KR20080050965A - Complementary metal oxide semiconductor device using thin film transistor and method of fabricating the same - Google Patents

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Abstract

A CMOS device using thin film transistors and a manufacturing method thereof are provided to improve the degree of integration of a semiconductor device by forming plural thin film transistors in a stack structure. An n-type thin film transistor is formed on a substrate, and a p-type thin film transistor is formed on the n-type thin film transistor. An interlayer dielectric(180) is formed between the n-type thin film transistor and the p-type thin film transistor. A metallization(190) electrically connects the n-type thin film transistor with the p-type thin film transistor. The n-type thin film transistor has a first polysilicon active layer(110), and the p-type thin film transistor has a second polysilicon active layer(210).

Description

박막트랜지스터를 이용한 ＣＭＯＳ소자 및 그 제조방법{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR DEVICE USING THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}CMOS device using thin film transistor and manufacturing method thereof {COMPLEMENTARY METAL OXIDE SEMICONDUCTOR DEVICE USING THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 복수개의 박막트랜지스터가 적층된 구조를 갖는 CMOS(complementary metal oxide semiconductor) 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a complementary metal oxide semiconductor (CMOS) device having a structure in which a plurality of thin film transistors are stacked.

박막트랜지스터(Thin Film Transistor, TFT)는 현재 평판 디스플레이(Flat Panel Display, FPD)에 가장 많이 사용되고 있는 반도체 소자이다. 주요 적용 분야로는 액정 디스플레이(Liquid Crystal Display, LCD), 유기발광다이오드(Organic Light Emitting Diodes, OLED) 디스플레이, 플렉서블 디스플레이(Flexible Display)와 같은 디스플레이 분야, 3차원 고집적 소자 또는 서로 다른 기능의 IC(Integrated chip)들을 집적한 고기능·고집적 SoC(System-on-a-chip) 분야 등 다양한 분야에서 활용되고 있다.Thin Film Transistors (TFTs) are the most commonly used semiconductor devices for flat panel displays (FPDs). Typical applications include display applications such as liquid crystal displays (LCDs), organic light emitting diodes (OLED) displays, flexible displays, three-dimensional highly integrated devices, or It is used in various fields such as high-performance and highly integrated system-on-a-chip (SoC) that integrates integrated chips.

이처럼 다양한 분야에서 응용되고 있는 박막트랜지스터의 전기적 특성을 개선하기 위하여 많은 연구가 진행되고 있으며 특히, 실리콘 결정화 기술 및 저온공정 기술이 비중있게 연구되고 있다.In order to improve the electrical characteristics of the thin film transistors that are applied in various fields as described above, a lot of researches are being carried out, and in particular, silicon crystallization technology and low temperature process technology have been heavily studied.

먼저, 실리콘 결정화 기술의 경우, 일반적으로 박막트랜지스터는 비정질실리콘(amorphous Si)을 기반으로 하는데, 이는 대면적으로 제작이 용이하며 생산성이 높고, 저온에서 증착이 가능하여 저가의 기판을 사용할 수 있기 때문이다. 그러나, 비정질실리콘은 원자 배열이 무질서하고, 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)와 같은 결함들이 존재하여 캐리어이동도(carrier mobility)가 낮아 고속 동작을 요구하는 박막트랜지스터에는 적합하지 않다. 따라서, 비정질실리콘에 비하여 캐리어이동도가 큰 폴리실리콘으로 저온에서 안정적으로 결정화시킬 수 있는 기술이 필요하다.First, in the case of silicon crystallization technology, thin film transistors are generally based on amorphous silicon, which is easy to manufacture in a large area, highly productive, and can be deposited at low temperature so that a low-cost substrate can be used. to be. However, amorphous silicon has a disordered atomic arrangement, defects such as weak Si-Si bonds and dangling bonds, and thus, thin film transistors requiring high-speed operation due to low carrier mobility. Not suitable for Accordingly, there is a need for a technology capable of stably crystallizing polysilicon having a higher carrier mobility than amorphous silicon at low temperatures.

그리고, 박막트랜지스터를 제조함에 있어서 주입된 불순물을 전기적으로 활성화시기 위한 열처리 공정이 고온에서 이루어진다. 하지만, 이러한 고온 공정은 박막트랜지스터의 전기적 특성이 열화되는 문제점이 있다. 일례로, 3차원 고집적 소자를 형성하기 위하여 박막트랜지스터를 다층으로 형성할때, N+1층의 박막트랜지스터와 N층의 박막트랜지스터 또는 그 아래층에 형성된 박막트랜지스에 포함된 불순물의 분포가 고온 공정으로 인하여 흐트러지는 문제점이 있다. 또한, 층과 층 사이에 전기적 신호를 전달하기 위한 수직 금속배선들이 들어가는데, 고온 공정으로 인하여 금속배선을 구성하는 금속성분들의 확산으로 인한 반도체 소자가 오염되는 문제점이 있다. In the manufacture of the thin film transistor, a heat treatment process for electrically activating the implanted impurities is performed at a high temperature. However, this high temperature process has a problem that the electrical characteristics of the thin film transistor is deteriorated. For example, when a thin film transistor is formed in multiple layers to form a three-dimensional highly integrated device, an impurity distribution is included in a thin film transistor of N + 1 layer and a thin film transistor of N layer or a thin film transistor formed on the lower layer. There is a problem that is disturbed. In addition, vertical metal wires for transferring an electrical signal between the layers enter, there is a problem that the semiconductor device is contaminated due to the diffusion of the metal components constituting the metal wiring due to the high temperature process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 박막트랜지스터를 이용하여 고집적이 가능한 CMOS 소자 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a highly integrated CMOS device and a method of manufacturing the same using a thin film transistor.

또한, 본 발명은 저온 고정을 바탕으로 하는 박막트랜지스터의 제조방법을 제공하는데 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a thin film transistor based on low temperature fixing.

또한, 본 발명은 단순화된 제조공정과 제조비용을 절감할 수 있는 CMOS 소자의 제조방법을 제공하는데 다른 목적이 있다.In addition, another object of the present invention is to provide a method for manufacturing a CMOS device that can reduce the manufacturing process and manufacturing cost simplified.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 CMOS 소자는 기판 상부에 형성된 n형 박막트랜지스터; 상기 n형 박막트랜지스터 상부에 형성된 p형 박막트랜지스터; 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터 사이에 형성된 층간절연막 및 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터의 전기적 연결을 위한 배선을 포함한다.According to one aspect of the present invention, a CMOS device includes: an n-type thin film transistor formed on an upper surface of a substrate; A p-type thin film transistor formed on the n-type thin film transistor; And an interlayer insulating layer formed between the n-type thin film transistor and the p-type thin film transistor, and wires for electrical connection between the n-type thin film transistor and the p-type thin film transistor.

상기 n형 박막트랜지스터 및 상기 p형 박막트랜지스터는 각각, 폴리실리콘 활성층; 상기 폴리실리콘 활성층의 상부에 패턴되고 게이트절연막을 개재하여 형성된 게이트 전극 및 상기 게이트 전극 양측의 상기 폴리실리콘 활성층에 형성된 소스 및 드레인용 도핑영역을 포함할 수 있다. 이때, 상기 폴리실리콘 활성층은 레 이져어닐(laser anneal)에 의해 결정화된 박막일 수 있다. The n-type thin film transistor and the p-type thin film transistor, respectively, a polysilicon active layer; And a gate electrode patterned on the polysilicon active layer and interposed through a gate insulating layer, and doped regions for source and drain formed in the polysilicon active layer on both sides of the gate electrode. In this case, the polysilicon active layer may be a thin film crystallized by laser anneal (laser anneal).

상기 n형 박막트랜지스터는 상기 폴리실리콘 활성층에 도핑된 소스 및 드레인용 제1도펀트를 포함할 수 있으며, 상기 p형 박막트랜지스터는 상기 폴리실리콘에 도핑된 소스 및 드레인용 제2도펀트를 포함할 수 있다. 이때, 상기 제1도펀트로 인(P) 또는 아세닉(As)을 사용할 수 있고, 상기 제2도펀트로 붕소(B)를 사용할 수 있으며, 상기 제1도펀트는 상기 제2도펀트에 비하여 상기 활성층내에서 열공정에 의한 확산 속도가 느리다.The n-type thin film transistor may include a first dopant for source and drain doped in the polysilicon active layer, and the p-type thin film transistor may include a second dopant for source and drain doped in the polysilicon. . In this case, phosphorus (P) or asceic (As) may be used as the first dopant, and boron (B) may be used as the second dopant, and the first dopant may be used in the active layer as compared with the second dopant. Slow diffusion rate due to thermal process at

상기 배선은 상기 n형 박막트랜지스터 및 상기 p형 박막트랜지스터가 CMOS 인버터를 구성하도록 형성할 수 있다.The wiring may be formed such that the n-type thin film transistor and the p-type thin film transistor constitute a CMOS inverter.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 박막트랜지스터 제조방법은 기판 상에 폴리실리콘 활성층을 형성하는 단계; 상기 폴리실리콘막 활성층 상에 게이트 절연막 및 게이트 전극을 패터닝하는 단계 및 상기 게이트 전극 양 측면의 상기 폴리실리콘 활성층에 소스 및 드레인영역을 형성하기 위해 플라즈마 도핑을 수행하는 단계를 포함한다. According to another aspect of the present invention, a method of manufacturing a thin film transistor includes: forming a polysilicon active layer on a substrate; Patterning a gate insulating film and a gate electrode on the polysilicon film active layer, and performing plasma doping to form source and drain regions in the polysilicon active layer on both sides of the gate electrode.

상기 폴리실리콘 활성층을 형성하는 단계는, 비정질실리콘막을 형성하는 단계 및 상기 비정질실리콘막을 결정화하기 위해 레이저어닐하는 단계를 포함할 수 있다. 상기 레이저어닐은 ELA(Eximer Laser Annealing) 또는 SLS(Sequential Lateral Soliifiction) 방법으로 실시할 수 있으며, 상기 ELA시에 400 ~ 500 mJ/cm2 을 사용할 수 있으며, 상기 SLS시에 700 ~ 900 mJ/cm2 을 사용할 수 있다.The forming of the polysilicon active layer may include forming an amorphous silicon film and laser annealing to crystallize the amorphous silicon film. The laser annealing may be performed by an Eximer Laser Annealing (ELA) or Sequential Lateral Soliifiction (SLS) method, 400 to 500 mJ / cm 2 may be used for the ELA, and 700 to 900 mJ / cm for the SLS. 2 can be used.

상기 플라즈마 도핑시, 도펀트 소스가스에 수소(H2)를 첨가하여 도핑을 수행할 수 있으며, 상기 플라즈마 도핑은 500℃ ~ 600℃ 에서 진행할 수 있다. 상기 도펀트 소스가스는 AsH3, PH3, BH3, B2H6, B5H9, B10H14, BF3, AsF5 및 PF3 로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.During the plasma doping, doping may be performed by adding hydrogen (H 2 ) to the dopant source gas, and the plasma doping may be performed at 500 ° C. to 600 ° C. The dopant source gas may be any one selected from the group consisting of AsH 3 , PH 3 , BH 3 , B 2 H 6 , B 5 H 9 , B 10 H 14 , BF 3 , AsF 5, and PF 3 .

본 발명은 복수개의 박막트랜지스터가 적층된 구조를 갖도록 형성함으로써, 반도체 소자의 집적도를 향상시킬 수 있는 효과가 있다.The present invention has an effect of improving the degree of integration of a semiconductor device by forming a plurality of thin film transistors having a stacked structure.

또한, 본 발명은 모든 공정을 저온(600℃ 이하)에서 실시함으로써, 가격이 저렴한 기판을 사용할 수 있으며, 열에 약한 다양한 소재를 반도체 소자에 적용할 수 있는 효과가 있다.In addition, the present invention, by performing all the processes at a low temperature (600 ℃ or less), it is possible to use a low-cost substrate, there is an effect that can be applied to a variety of materials susceptible to heat to the semiconductor device.

또한, 본 발명은 고온(500℃ ~ 600℃)에서 플라즈마 도핑을 실시함으로써, 주입된 도펀트 이온을 활성화시키기 위한 열처리 공정을 생략할 수 있으며, 이를 통하여 반도체 소자의 제조공정을 단순화시키고 반도체 소자의 제조비용을 절감하는 효과가 있다.In addition, the present invention can omit the heat treatment process for activating the implanted dopant ions by performing plasma doping at a high temperature (500 ℃ ~ 600 ℃), thereby simplifying the manufacturing process of the semiconductor device and manufacturing of the semiconductor device It is effective in reducing costs.

또한, 본 발명은 소스 및 드레인 영역을 형성하기 위한 도펀트 가스에 수소가스를 혼합하여 플라즈마 도핑을 실시함으로써, 반도체 소자의 특성을 향상시키는 효과가 있다.In addition, the present invention has the effect of improving the characteristics of the semiconductor device by plasma doping by mixing hydrogen gas to the dopant gas for forming the source and drain regions.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 또한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호는 표시된 부분은 동일한 요소를 나타낸다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. Also in the figures, the thicknesses of layers and regions are exaggerated for clarity, and where it is said that a layer is on another layer or substrate it may be formed directly on another layer or substrate, Alternatively, a third layer may be interposed therebetween. Also, like reference numerals denote like elements throughout the specification.

도 1은 본 발명의 바람직한 실시예에 따른 CMOS 소자를 도시한 단면도이다.1 is a cross-sectional view showing a CMOS device according to a preferred embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 CMOS 소자는 기판 상부에 형성된 n형 박막트랜지스터(T1), n형 박막트랜지스터(T1) 상부에 형성된 p형 박막트랜지스터(T2), n형 박막트랜지스터(T1)와 p형 박막트랜지스터(T2) 사이에 형성된 층간절연막(180) 및 n형 박막트랜지스터(T1)와 p형 박막트랜지스터(T2)의 전기적 연결을 위한 배선(190)을 포함한다. 이때, 배선(190)은 n형 박막트랜지스터(T1) 및 p형 박막트랜지스터(T2)가 COMS 인버터를 구성하도록 형성할 수 있다. 또한, p형 박막트랜지스터(T2) 상부에 형성된 콘택층(200)을 더 포함할 수 있다. As shown in FIG. 1, the CMOS device of the present invention includes an n-type thin film transistor T1 formed on an upper surface of a substrate, a p-type thin film transistor T2 formed on an n-type thin film transistor T1, and an n-type thin film transistor T1. ) And an interlayer insulating layer 180 formed between the p-type thin film transistor T2 and the wire 190 for electrical connection between the n-type thin film transistor T1 and the p-type thin film transistor T2. In this case, the wiring 190 may be formed such that the n-type thin film transistor T1 and the p-type thin film transistor T2 form a COMS inverter. In addition, the semiconductor device may further include a contact layer 200 formed on the p-type thin film transistor T2.

여기서, n형 박막트랜지스터(T1)와 p형 박막트랜지스터(T2)는 각각 제1폴리실리콘 활성층(110), 제2폴리실리콘 활성층(210)을 구비하며, 제1폴리실리콘 활성층(110) 및 제2폴리실리콘 활성층(210)은 각각 비정질실리콘이 레이져어닐에 의해 결정화된 박막일 수 있다. 이때, 제1 및 제2폴리실리콘 활성층(110, 210)은 게이트 전극(150, 250)이 제어하는 전계가 채널영역(170, 270)을 완전히 조절할 수 있는 두께 예컨대, 100Å ~ 1000Å 범위의 두께로 형성하는 것이 바람직하다. 이로써, 게이트 전극(150, 250)이 제어하는 채널영역(170, 270)의 두께가 감소하여 반전층(inversion layer)의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 트랜지스터의 소스 및 드레인(160, 260) 영역 간의 누설전류(leakage current)를 감소시키는 효과가 있다.Here, the n-type thin film transistor T1 and the p-type thin film transistor T2 include a first polysilicon active layer 110 and a second polysilicon active layer 210, respectively, and include a first polysilicon active layer 110 and a first polysilicon active layer 110 and a first polysilicon active layer 110. Each of the polysilicon active layers 210 may be a thin film in which amorphous silicon is crystallized by laser annealing. In this case, the first and second polysilicon active layers 110 and 210 may have a thickness in which the electric field controlled by the gate electrodes 150 and 250 can fully control the channel regions 170 and 270, for example, 100 μs to 1000 μs. It is preferable to form. As a result, the thickness of the channel regions 170 and 270 controlled by the gate electrodes 150 and 250 may be reduced, and thus the formation of an inversion layer may be very easily controlled, which results in the source and drain 160 of the transistor. , It is effective to reduce the leakage current (leakage current) between the region (260).

n형 박막트랜지스터(T1)는 제1폴리실리콘 활성층(110)에 도핑된 소스 및 드레인(160)용 제1도펀트를 갖고, p형 박막트랜지스터(T2)는 제2폴리실리콘 활성층(210)에 도핑된 소스 및 드레인(260)용 제2도펀트를 갖는다. 이때, 제1도펀트는 예컨대, 인(P) 또는 아세닉(As)을 사용할 수 있고, 제2도펀트는 예컨대, 붕소(B)를 사용할 수 있으며, 제1도펀트는 제2도펀트에 비하여 활성층(110, 210)내에서 열공정에 의한 확산속도가 느리다.The n-type thin film transistor T1 has a first dopant for the source and drain 160 doped in the first polysilicon active layer 110, and the p-type thin film transistor T2 is doped in the second polysilicon active layer 210. Second dopant for the source and drain 260. In this case, the first dopant may be formed of, for example, phosphorus (P) or athenic (As), and the second dopant may be, for example, of which boron (B) may be used, and the first dopant may be more active than the second dopant. , Slow diffusion rate due to thermal process.

n형 박막트랜지스터(T1) 및 p형 박막트랜지스터(T2)는 각각 폴리실리콘 활성층(110, 210), 폴리실리콘 활성층(110, 210)의 상부에 패턴되고 게이트절연막(140, 240)을 개재하여 형성된 게이트 전극(150, 250) 및 게이트 전극(150, 250) 양측의 폴리실리콘 활성층에 형성된 소스 및 드레인(160, 260)용 도핑영역을 포함할 수 있다. The n-type thin film transistor T1 and the p-type thin film transistor T2 are patterned on the polysilicon active layers 110 and 210 and the polysilicon active layers 110 and 210, respectively, and are formed through the gate insulating layers 140 and 240. And a doped region for the source and drains 160 and 260 formed in the polysilicon active layer on both sides of the gate electrode 150 and 250 and the gate electrode 150 and 250.

게이트절연막(140, 240)은 실리콘산화막, 실리콘질화막 및 강유전체막로 이 루어진 그룹에서 선택된 어느 하나로 형성할 수 있으며, 강유전체막으로는 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 또는 HfAlON 중 어느 하나를 사용할 수 있다. The gate insulating layers 140 and 240 may be formed of any one selected from the group consisting of a silicon oxide film, a silicon nitride film, and a ferroelectric film. The ferroelectric films may include HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , and the like. Either HfSiON or HfAlON can be used.

게이트 전극(150, 250)은 불순물이 도핑된 폴리실리콘막, 실리콘게르마늄막, 금속막, 도전성금속질화물막 및 금속실리사이드로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다. 금속막으로는 W, Ti, Ta, Ru, Pt 또는 Mo을 사용할 수 있고, 도전성금속질화물막으로는 TiN, TaN, TaSiN 또는 WN을 사용할 수 있으며, 금속실리사이드막으로는 CoSi, NiSi 또는 WSi를 사용할 수 있다.The gate electrodes 150 and 250 may be formed of any one selected from the group consisting of an impurity doped polysilicon film, a silicon germanium film, a metal film, a conductive metal nitride film, and a metal silicide. W, Ti, Ta, Ru, Pt or Mo may be used as the metal film, TiN, TaN, TaSiN or WN may be used as the conductive metal nitride film, and CoSi, NiSi, or WSi may be used as the metal silicide film. Can be.

기판(100)은 벌크 실리콘 기판, SOI(Silicon on Insulator) 기판, 유리 및 플라스틱으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다.The substrate 100 may be formed of any one selected from the group consisting of a bulk silicon substrate, a silicon on insulator (SOI) substrate, glass, and plastic.

층간절연막(180)은 산화막계열, 질화막계열 및 질화산화막으로 이루어진 그룹에서 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있으며, 질화막계열로는 Si3N4를 사용할 수 있다. 바람직하게는 소자 동작시 발생하는 열을 외부로 잘 전달할 수 있도록 열 전도성이 우수한 절연물질로 형성하는 것이 좋다.The interlayer insulating film 180 may be formed of any one selected from the group consisting of an oxide film series, a nitride film series, and a nitride oxide film, or a laminated film in which these layers are stacked. Oxides include silicon oxide (SiO 2 ), BPSG (Boron Phosphorus Silicate Glass), PSG (Phosphorus Silicate Glass), TEOS (Tetra Ethyle Ortho Silicate), USG (Un-doped Silicate Glass), SOG (Spin On Glass), High Density Plasma Oxide (HDP) or Spin On Dielectric (SOD) may be used, and Si 3 N 4 may be used as the nitride layer. Preferably, the insulating material may be formed of an insulating material having excellent thermal conductivity so as to transfer heat generated during operation of the device to the outside.

이와 같이, 본 발명은 복수개의 박막트랜지스터를 이용하여 적층 구조를 갖는 COMS 소자를 제공함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.As described above, the present invention can improve the degree of integration of a semiconductor device by providing a COMS device having a stacked structure using a plurality of thin film transistors.

이하, 본 발명에 따른 CMOS 소자의 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하의 공정설명에서 반도체 소자의 제조방법이나 이에 관련된 성막방법에 관련된 기술내용중 알려진기술에 대해서는 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다. Hereinafter, an embodiment of a manufacturing method of a CMOS device according to the present invention will be described in detail with reference to the accompanying drawings. In the following description of the process, no known technology is described in the description of the semiconductor device manufacturing method or the related film formation method, which means that the technical scope of the present invention is not limited by these known technologies.

도 2a 내지 도 2k는 본 발명의 바람직한 일실시예에 따른 CMOS 소자의 제조방법을 설명하기 위한 공정단면도이다.2A through 2K are cross-sectional views illustrating a method of manufacturing a CMOS device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(100) 상에 제1비정질실리콘층(120)을 형성한다. 이때, 기판(100)은 벌크 실리콘 기판, SOI 기판, 유리 및 플라스틱으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다.As shown in FIG. 2A, the first amorphous silicon layer 120 is formed on the substrate 100. In this case, the substrate 100 may be formed of any one selected from the group consisting of a bulk silicon substrate, an SOI substrate, glass, and plastic.

제1비정질실리콘층(120)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition, 이하 PECVD), 저압화학기상증착법(Low Pressure Chemical Vapor Deposition, 이하 LPCVD) 또는 스퍼터링법(sputtering)중 어느 한 방법을 이용하여 형성할 수 있다. 예컨대, PECVD 또는 LPCVD 방법을 이용하여 반응챔버에 실리콘 소스가스(source gas)로 SiH4 또는 Si2H6와 같은 실란(silane, SinH2n+2)가스를 주입하면서, 증착 온도를 600℃ 이하로 조절하면 제1비정질실리콘층(120)을 형성할 수 있다. 이때, PECVD법으로 제1비정질실리콘층(120)을 형성할 경우, 후속 제1비정질실리콘층(120)의 결정화 공정시, 수소가스(H2)의 분출로 인하여 제1비정질실리콘층(120)에 결함(defect)이 발생할 우려가 있으므로 이를 방지하 기 위한 탈수소화(dehydrogenation) 공정이 더 필요할 수도 있다.The first amorphous silicon layer 120 may use any one of plasma enhanced chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), or sputtering. Can be formed. For example, by injecting a silane (silane, Si n H 2n + 2 ) gas such as SiH 4 or Si 2 H 6 into the silicon source gas into the reaction chamber using PECVD or LPCVD, the deposition temperature is 600 ° C. When adjusted below, the first amorphous silicon layer 120 may be formed. In this case, when the first amorphous silicon layer 120 is formed by PECVD, during the crystallization process of the first amorphous silicon layer 120, the first amorphous silicon layer 120 may be formed due to the ejection of hydrogen gas (H 2 ). Defects may occur, which may require more dehydrogenation to prevent this.

여기서, 증착 온도를 일반적인 성막공정에 비하여 저온인 600℃ 이하로 조절하는 것은 기판(100) 상에 제1비정질실리콘층(120)을 형성하는 과정에서 고상결정화(Solid Phase Crystallization, SPC)가 일어나는 것을 방지하기 위함이다. 600℃ 이상의 고온에서 성막공정을 진행할 경우 비정질실리콘층이 형성되지 않고, 고상결정화로 인하여 폴리실리콘층이 형성된다. 이때, 형성된 폴리실리콘층은 결정립(grain)의 크기가 매우 작고, 저품질의 결정성을 갖기 때문에 비정질실리콘층을 형성한 후 결정화 공정을 통하여 형성된 폴리실리콘층에 비하여 소자응용 특성이 떨어진다. 또한, 고온을 견딜 수 있는 기판의 가격이 고가이기 때문에 가격이 저렴한 기판을 사용하여 박막트랜지스터의 생산가격을 낮추기 위해서는 저온(600℃ 이하) 성막공정을 통하여 비정질실리콘층을 형성하는 것이 바람직하다.Here, adjusting the deposition temperature to 600 ° C. or lower, which is lower than that of a general film forming process, may indicate that solid phase crystallization (SPC) occurs in the process of forming the first amorphous silicon layer 120 on the substrate 100. This is to prevent. When the film forming process is performed at a high temperature of 600 ° C. or higher, an amorphous silicon layer is not formed, and a polysilicon layer is formed due to solid phase crystallization. At this time, since the formed polysilicon layer has a very small grain size and low quality crystallinity, device application characteristics are inferior to that of the polysilicon layer formed through the crystallization process after forming the amorphous silicon layer. In addition, since a substrate capable of withstanding high temperatures is expensive, it is preferable to form an amorphous silicon layer through a low temperature (below 600 ° C.) film forming process in order to lower the production price of a thin film transistor using an inexpensive substrate.

또한, 제1비정질실리콘층(120)은 후속 공정을 통하여 반도체 소자의 활성영역으로 작용하기 때문에 제1비정질실리콘층(120)은 게이트가 제어하는 전계가 채널영역을 완전히 조절할 수 있는 두께 예컨대, 100Å ~ 1000Å 범위의 두께로 형성하는 것이 바람직하다. 이로써, 게이트가 제어하는 채널영역의 두께가 감소하여 반전층의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 트랜지스터의 소스 및 드레인 영역 간의 누설전류를 감소시키는 효과가 있다.In addition, since the first amorphous silicon layer 120 acts as an active region of the semiconductor device through a subsequent process, the first amorphous silicon layer 120 may have a thickness, for example, 100 μs, in which an electric field controlled by the gate can fully control the channel region. It is preferable to form to a thickness in the range of As a result, the thickness of the channel region controlled by the gate can be reduced, so that the formation of the inversion layer can be very easily controlled. As a result, the leakage current between the source and drain regions of the transistor can be reduced.

도 2b에 도시된 바와 같이, 제1비정질실리콘층(120)을 결정화 공정을 통하여 제1폴리실리콘층(130)으로 형성한다. 앞서 언급한 바와 같이, 제1비정질실리콘층(120)은 후속 공정을 통하여 반도체 소자의 활성층으로 작용하기 때문에 박막트 랜지스터의 동작 특성 향상을 위하여 예컨대, 채널영역에서의 캐리어 이동도(carrier mobility)를 향상시키기 위하여 결정화 공정을 실시한다.As shown in FIG. 2B, the first amorphous silicon layer 120 is formed as the first polysilicon layer 130 through a crystallization process. As mentioned above, since the first amorphous silicon layer 120 acts as an active layer of the semiconductor device through a subsequent process, for example, carrier mobility in the channel region may be used to improve operating characteristics of the thin film transistor. In order to improve the crystallization process.

이하, 비정질실리콘층을 폴리실리콘층으로 결정화시키는 방법에 대해 자세히 설명한다.Hereinafter, a method of crystallizing the amorphous silicon layer to the polysilicon layer will be described in detail.

비정질실리콘층을 결정화시키는 방법으로는 고온 열처리를 통하여 결정화시키는 고상결정화방법(solid phase crystallization, SPC), 금속 촉매를 이용하여 결정화시키는 금속유도결정화방법(MIC : metal induced crystallization) 또는 금속유도측면결정화방법(MILC : metal induced lateral crystallization) 및 ELA(eximer laser annealing) 또는 SLS(sequential lateral soliifiction)와 같은 레이져어닐방법이 있다.As a method of crystallizing the amorphous silicon layer, a solid phase crystallization method (SPC) which crystallizes through high temperature heat treatment, a metal induced crystallization method (MIC) or a metal induced side crystallization method which is crystallized using a metal catalyst (MILC: metal induced lateral crystallization) and laser annealing methods such as ELA (eximer laser annealing) or SLS (sequential lateral soliifiction).

고상결정화방법은 600℃ 이상의 고온의 퍼니스(furnace)에서 장시간 열처리하여 비정질실리콘층을 결정화시키는 방법으로 고온에서 장시간 수행되므로 결정립 성장 방향성이 불규칙하고, 결정립의 크기가 대체로 크지 않고 불균일하기 때문에 캐리어 이동도가 높지 않다는 단점이 있다. The solid phase crystallization method is a method of crystallizing an amorphous silicon layer by heat treatment in a furnace at a high temperature of 600 ° C. or higher for a long time. Since the solid phase crystallization is irregular for a long time at high temperature, the grain growth direction is irregular and the size of the grain is not large and non-uniform. The disadvantage is that it is not high.

금속유도결정화방법(MIC) 또는 금속유도측면결정화방법(MILC)은 비정질실리콘층 상에 금속촉매층을 형성한 다음, 열처리하여 결정화하는 방법으로 저온에서 열처리가 가능하기 때문에 가격이 저렴한 기판을 사용할 수 있다는 장점이 있다. 하지만, 금속 촉매로 인하여 결정화된 폴리실리콘층 내부에 금속 잔류물이 존재할 가능성이 높기 때문에 품질에 대한 신뢰성이 떨어질 수 있다는 문제점이 있다. The metal induction crystallization method (MIC) or metal induction side crystallization method (MILC) is a method of forming a metal catalyst layer on an amorphous silicon layer, followed by heat treatment to crystallize it, so that it is possible to use a low-cost substrate because it can be heat treated at low temperature There is an advantage. However, since there is a high possibility that metal residues exist in the crystallized polysilicon layer due to the metal catalyst, there is a problem in that the reliability of the quality may be deteriorated.

따라서, 본 발명에서는 비정질실리콘층을 결정화시키기 위하여 저온 공정이 가능하고, 우수한 결정립을 형성할 수 있는 ELA 또는 SLS 와 같은 레이져어닐방법을 사용한다. 레이저어닐방법은 비정질 실리콘층이 증착된 기판에 레이저를 조사하여 비정질실리콘층을 용융상태로 만든 후 냉각시켜 폴리실리콘층을 형성하는 방법이다. Therefore, the present invention uses a laser annealing method, such as ELA or SLS, which allows a low temperature process to crystallize the amorphous silicon layer and can form excellent grains. The laser annealing method is a method of forming a polysilicon layer by irradiating a laser onto a substrate on which an amorphous silicon layer is deposited to make an amorphous silicon layer in a molten state and then cooling it.

예를 들어, 도 2a에서 형성된 100Å ~ 1000Å 범위의 두께를 갖는 제1비정질 실리콘층(120)을 ELA을 통하여 결정화할 경우, 400 ~ 500 mJ/cm2의 에너지를 제1비정질실리콘층(120)에 공급하여 제1폴리실리콘층(130)으로 결정화시킬 수 있으며, SLS를 통하여 결정화할 경우, 700 ~ 900 mJ/cm2 의 에너지를 제1비정질실리콘층(120)에 공급하여 제1폴리실리콘층(130)으로 결정화시킬 수 있다.For example, when the first amorphous silicon layer 120 having a thickness in the range of 100 μs to 1000 μs formed in FIG. 2A is crystallized through ELA, energy of 400 to 500 mJ / cm 2 may be applied to the first amorphous silicon layer 120. The first polysilicon layer 130 may be crystallized to the first polysilicon layer 130, and when crystallized through SLS, energy of 700 to 900 mJ / cm 2 is supplied to the first amorphous silicon layer 120 to supply the first polysilicon layer. Crystallization to (130).

도 2c에 도시된 바와 같이, 제1폴리실리콘층(130)을 선택적으로 식각하여 제1폴리실리콘 활성층(110)을 형성한다. 제1폴리실리콘층(130) 상에 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽(etch barrier)으로 제1폴리실리콘층(130)을 식각하여 제1폴리실리콘 활성층(110)을 형성한다. 이때, 식각방법으로 건식식각법 예컨대, 반응성 이온 에칭(Reactive Ion Etching, RIE)을 사용할 수 있다. As shown in FIG. 2C, the first polysilicon layer 130 is selectively etched to form the first polysilicon active layer 110. After forming the photoresist pattern on the first polysilicon layer 130, the first polysilicon layer 130 is etched using the photoresist pattern as an etch barrier to form the first polysilicon active layer 110. In this case, a dry etching method, for example, reactive ion etching (RIE) may be used as an etching method.

여기서, 식각 후 기판(100) 상에 잔류되는 제1폴리실리콘층이 제1폴리실리콘 활성층(110)으로써, 일부는 채널영역(170)이 되고, 나머지는 소스 및 드레인 영역(160)이 된다.(도 2e 참조)Here, the first polysilicon layer remaining on the substrate 100 after etching is the first polysilicon active layer 110, and part of the first polysilicon active layer 110 becomes the channel region 170, and the other part becomes the source and drain regions 160. (See Figure 2E)

도 2d에 도시된 바와 같이, 제1폴리실리콘 활성층(110)의 소정영역 상부에 게이트절연막(140) 및 게이트 전극(150)을 순차적으로 형성한다. 이때, 게이트절연 막(140)으로는 실리콘산화막, 실리콘질화막 및 강유전막으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있으며, 강유전체막으로 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 또는 HfAlON 중 어느 하나를 사용할 수 있다.As shown in FIG. 2D, the gate insulating layer 140 and the gate electrode 150 are sequentially formed on the predetermined region of the first polysilicon active layer 110. In this case, the gate insulating film 140 may be formed of any one selected from the group consisting of a silicon oxide film, a silicon nitride film, and a ferroelectric film. The ferroelectric film may be HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , or HfSiON. Or HfAlON can be used.

게이트 전극(150)으로는 불순물이 도핑된 폴리실리콘막, 실리콘게르마늄막, 금속막, 도전성금속질화물막 및 금속실리사이드로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다. 금속막으로는 W, Ti, Ta, Ru, Pt 또는 Mo을 사용할 수 있고, 도전성금속질화물막으로는 TiN, TaN, TaSiN 또는 WN을 사용할 수 있으며, 금속실리사이드막으로는 CoSi, NiSi 또는 WSi를 사용할 수 있다.The gate electrode 150 may be formed of any one selected from the group consisting of a polysilicon film doped with an impurity, a silicon germanium film, a metal film, a conductive metal nitride film, and a metal silicide. W, Ti, Ta, Ru, Pt or Mo may be used as the metal film, TiN, TaN, TaSiN or WN may be used as the conductive metal nitride film, and CoSi, NiSi, or WSi may be used as the metal silicide film. Can be.

도 2e에 도시된 바와 같이, 게이트 전극(150) 양측의 제1폴리실리콘 활성층(110)에 플라즈마 도핑을 통하여 n형 소스 및 드레인(160) 영역을 형성한다. 이때, n형 소스 및 드레인(160) 영역을 먼저 형성하는 이유는 n형 도펀트인 인(P) 또는 아세닉(As)의 확산속도가 p형 도펀트인 붕소(B)에 비하여 확산 속도가 더 느리기 때문이다. As shown in FIG. 2E, n-type source and drain 160 regions are formed in the first polysilicon active layer 110 on both sides of the gate electrode 150 through plasma doping. At this time, the reason for forming the n-type source and drain 160 region first is that the diffusion rate of the phosphorus (P) or the asce (As), which is the n-type dopant, is slower than that of the boron (B), which is the p-type dopant. Because.

여기서, 플라즈마 도핑은 ion shower doping이라고도 불리며, 이온주입법(ion implantation)과 그 원리가 유사하다. 하지만, 종래의 이온주입법과 달리 이온 발생원과 가속장치를 사용하지 않는다. 대신에 주입하고자 하는 도펀트을 기체상태로 도입하고 플라즈마를 형성한 후 처리하고자 하는 소재에 고전압의 바이어스를 인가함으로써 플라즈마를 구성하는 성분 중 양이온들이 소재의 표면에 충돌, 주입되도록 한다. 플라즈마 도핑은 높은 플라즈마 밀도를 가지기 때문에 저온(200 ℃ ~ 300℃)에서 단시간에 많은 양의 도펀트를 얇은 곳에 도핑할 수 있다는 장점이 있다. Here, plasma doping is also called ion shower doping, and its principle is similar to ion implantation. However, unlike the conventional ion implantation method, the ion generator and the accelerator are not used. Instead, the dopant to be injected is introduced into the gas state, the plasma is formed, and a high voltage bias is applied to the material to be treated so that cations among the components constituting the plasma collide and are injected into the surface of the material. Plasma doping has the advantage of being able to dope a large amount of dopant in a thin place in a short time at low temperature (200 ℃ ~ 300 ℃) because of the high plasma density.

본 발명의 n형 소스 및 드레인(160) 영역을 형성하기 위한 플라즈마 도핑은 일반적인 플라즈마 도핑 온도보다 고온인 500℃ ~ 600℃의 온도에서 실시하는 것을 특징으로 한다. 이에 따라, 도펀트를 주입한 후, 주입된 도펀트를 활성화시키기 위한 후속 열처리 공정을 생략할 수 있으며, 이를 통하여 공정과정을 단순화시키고 반도체 소자의 생산비용을 절감할 수 있는 효과가 있다.Plasma doping to form the n-type source and drain 160 region of the present invention is characterized in that it is carried out at a temperature of 500 ℃ ~ 600 ℃ that is higher than the general plasma doping temperature. Accordingly, after the dopant is implanted, a subsequent heat treatment process for activating the implanted dopant may be omitted, thereby simplifying the process and reducing the production cost of the semiconductor device.

전술한 내용을 바탕으로 고온(500℃ ~ 600℃) 플라즈마 도핑을 통하여 n형 소스 및 드레인(160) 영역을 형성하는 방법을 설명하면 다음과 같다.A method of forming an n-type source and drain 160 region through high temperature (500 ° C to 600 ° C) plasma doping based on the above description will be described below.

반응챔버에 n형 도펀트인 인(P) 또는 아세닉(As)을 포함하고 있는 n형 도펀트 소스가스 예컨대, PH3, PF3, AsH3, 또는 AsF5 중 선택된 어느 하나와 수소가스(H2) 적정 비율 예컨대, PH3를 10sccm으로 H2를 15sccm의 유량비율로 혼합하여 주입하고, 반응챔버의 온도를 500℃ ~ 600℃ 범위로 제어하면서, 반응챔버에 고전압 예컨대, 2000V ~ 3000V 범위의 바이어스를 인가하여 플라즈마를 형성함으로써, n형 소스 및 드레인(160) 영역을 형성할 수 있다. An n-type dopant source gas containing phosphorus (P) or an arsenic (As) that is an n-type dopant in the reaction chamber, for example, any one selected from PH 3 , PF 3 , AsH 3 , or AsF 5 and hydrogen gas (H 2). ) Proper ratio, for example, PH 3 is mixed at 10 sccm, H 2 is mixed at a flow rate of 15 sccm, and the reaction chamber is controlled at a temperature of 500 ° C. to 600 ° C., while a bias of a high voltage, for example, 2000 V to 3000 V, is applied to the reaction chamber. By applying to form a plasma, it is possible to form the n-type source and drain 160 region.

여기서, n형 도펀트 소스가스와 함께 수소가스를 주입하면서 플라즈마 도핑을 실시함으로써, 제1폴리실리콘 활성층(110)에 존재하는 결합 예컨대, 댕글링본드(dangling bond)를 수소가스를 이용하여 제거하는 수소종단처리(hydrogen terminate treatment)를 동시에 진행하는 효과를 얻을 수 있다. 이를 통하여 n형 박막트랜지스터의 전기적인 특성을 향상시킬 수 있다.Here, by performing plasma doping while injecting hydrogen gas together with the n-type dopant source gas, hydrogen for removing a bond, eg, dangling bond, present in the first polysilicon active layer 110 using hydrogen gas. The effect of simultaneous hydrogen terminate treatment can be obtained. Through this, the electrical characteristics of the n-type thin film transistor can be improved.

이와 같은 공정과정을 통하여 n형 박막트랜지스터(T1)을 제작할 수 있다. Through this process, an n-type thin film transistor T1 may be manufactured.

도 2f에 도시된 바와 같이, n형 박막트랜지스터(T1) 상부에 층간절연막(180)을 형성한다. 층간절연막(180)은 산화막계열, 질화막계열 및 질화산화막으로 이루어진 그룹에서 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있으며, 질화막계열로는 Si3N4를 사용할 수 있다. 바람직하게는 소자 동작시 발생하는 열을 외부로 잘 전달할 수 있도록 열 전도성이 우수한 절연물질로 형성하는 것이 좋다.As shown in FIG. 2F, an interlayer insulating layer 180 is formed on the n-type thin film transistor T1. The interlayer insulating film 180 may be formed of any one selected from the group consisting of an oxide film series, a nitride film series, and a nitride oxide film, or a laminated film in which these layers are stacked. Oxides include silicon oxide (SiO2), Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Tetra Ethyle Ortho Silicate (TEOS), Un-doped Silicate Glass (USG), Spin On Glass (SOG) A plasma oxide film (High Density Plasma, HDP) or SOD (Spin On Dielectric) may be used, and Si3N4 may be used as the nitride film series. Preferably, the insulating material may be formed of an insulating material having excellent thermal conductivity so as to transfer heat generated during operation of the device to the outside.

이어서, 층간절연막(180) 상부에 제2비정질실리콘층(220)을 형성한다. 제2비정질실리콘층(220)은 PECVD, LPCVD 또는 스퍼터링법 중 어느 한 방법을 사용하여 형성할 수 있으며, 증착과정에서 고상결정화되는 것을 방지하기 위하여 저온 예컨대, 600℃ 이하의 온도에서 형성한다. Subsequently, a second amorphous silicon layer 220 is formed on the interlayer insulating layer 180. The second amorphous silicon layer 220 may be formed using any one of PECVD, LPCVD, or sputtering, and is formed at a low temperature, for example, 600 ° C. or less, in order to prevent solid phase crystallization during deposition.

또한, 제2비정질실리콘층(220)은 제1비정질실리콘층(120)과 동일하게 후속 공정을 통하여 반도체 소자의 활성층으로 작용하기 때문에 제2비정질실리콘층(220)은 게이트가 제어하는 전계가 채널영역을 완전히 조절할 수 있는 두께 예컨대, 100Å ~ 1000Å 범위의 두께로 형성하는 것이 바람직하다. In addition, since the second amorphous silicon layer 220 acts as an active layer of the semiconductor device through a subsequent process similarly to the first amorphous silicon layer 120, the second amorphous silicon layer 220 has an electric field channel controlled by the gate. It is preferable to form a thickness in which the region can be fully adjusted, for example, in the range of 100 kV to 1000 kV.

도 2g에 도시된 바와 같이, 제2비정질실리콘층(220)을 레이져어닐방법을 이 용하여 제2폴리실리콘층(230)으로 결정화시킨다. 이때, 레이져어닐방법 중 ELA을 사용하여 결정화할 경우, 400 ~ 500 mJ/cm2의 에너지를 제2비정질실리콘층(220)에 공급하여 제2폴리실리콘층(230)으로 결정화시킬 수 있으며, SLS를 사용하여 결정화할 경우, 700 ~ 900 mJ/cm2 의 에너지를 제2비정질실리콘층(220)에 공급하여 제2폴리실리콘층(230)으로 결정화시킬 수 있다.As shown in FIG. 2G, the second amorphous silicon layer 220 is crystallized into the second polysilicon layer 230 using a laser annealing method. In this case, when the crystallization using the ELA of the laser annealing method, the energy of 400 ~ 500 mJ / cm 2 can be supplied to the second amorphous silicon layer 220 to crystallize the second polysilicon layer 230, SLS When crystallization using, by supplying the energy of 700 ~ 900 mJ / cm 2 to the second amorphous silicon layer 220 may be crystallized to the second polysilicon layer 230.

도 2h에 도시된 바와 같이, 제2폴리실리콘층(230)을 선택적으로 식각하여 제2폴리실리콘 활성층(210)을 형성한다. 제2폴리실리콘층(230) 상에 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽으로 제2폴리실리콘층(230)을 식각하여 제2폴리실리콘 활성층(210)을 형성한다. 이때, 식각방법으로 건식식각법 예컨대, 반응성 이온 에칭법을 사용할 수 있다. As shown in FIG. 2H, the second polysilicon layer 230 is selectively etched to form the second polysilicon active layer 210. After forming the photoresist pattern on the second polysilicon layer 230, the second polysilicon layer 230 is etched using the photoresist pattern as an etch barrier to form the second polysilicon active layer 210. In this case, a dry etching method such as a reactive ion etching method may be used as the etching method.

여기서, 식각 후 층간절연막(180) 상에 잔류되는 제2폴리실리콘층이 제2폴리실리콘 활성층(210)으로써, 일부는 채널영역(270)이 되고, 나머지는 소스 및 드레인 영역(260)이 된다.(도 2j 참조)Here, the second polysilicon layer remaining on the interlayer insulating layer 180 after etching is the second polysilicon active layer 210, part of which becomes the channel region 270, and the other part becomes the source and drain regions 260. (See Figure 2J)

도 2i에 도시된 바와 같이, 제2폴리실리콘 활성층(210)의 소정 영역 상부에 게이트절연막(240) 및 게이트 전극(250)을 형성한다. 이때, 게이트절연막(240)은 실리콘산화막, 실리콘질화막 및 강유전체막로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있으며, 강유전체막으로는 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 또는 HfAlON 중 어느 하나를 사용할 수 있다. As shown in FIG. 2I, a gate insulating layer 240 and a gate electrode 250 are formed on a predetermined region of the second polysilicon active layer 210. In this case, the gate insulating film 240 may be formed of any one selected from the group consisting of a silicon oxide film, a silicon nitride film, and a ferroelectric film. As the ferroelectric film, HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , HfSiON or Any one of HfAlON can be used.

게이트 전극(250)으로는 불순물이 도핑된 폴리실리콘막, 실리콘게르마늄막, 금속막, 도전성금속질화물막 및 금속실리사이드로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다. 금속막으로는 W, Ti, Ta, Ru, Pt 또는 Mo을 사용할 수 있고, 도전성금속질화물막으로는 TiN, TaN, TaSiN 또는 WN을 사용할 수 있으며, 금속실리사이드막으로는 CoSi, NiSi 또는 WSi를 사용할 수 있다The gate electrode 250 may be formed of any one selected from the group consisting of an impurity doped polysilicon film, a silicon germanium film, a metal film, a conductive metal nitride film, and a metal silicide. W, Ti, Ta, Ru, Pt or Mo may be used as the metal film, TiN, TaN, TaSiN or WN may be used as the conductive metal nitride film, and CoSi, NiSi, or WSi may be used as the metal silicide film. Can

도 2j에 도시된 바와 같이, 게이트 전극의 양측의 제2폴리실리콘 활성층(210)에 고온(500℃ ~ 600℃) 플라즈마 도핑을 통하여 p형 소스 및 드레인(260) 영역을 형성한다. 플라즈마 도핑을 이용하여 p형 소스 및 드레인 영역을 형성하는 방법은 반응챔버에 p형 도펀트인 붕소(B)를 포함하는 p형 도펀트 소스가스 예컨대, BH3, H2H6, B5H9, B10H14 또는 BF3 중 어느 하나와 수소가스를 적정비율 예컨대, B2H6을 7sccm으로 H2을 70sccm의 비율로 혼합하여 주입하고, 반응챔버의 온도를 500℃ ~ 600℃ 범위로 제어하면서, 반응챔버에 고전압 예컨대, 2000V ~ 3000V 범위의 바이어스를 인가하여 플라즈마를 형성함으로써, p형 소스 및 드레인(260) 영역을 형성할 수 있다. As illustrated in FIG. 2J, the p-type source and drain 260 regions are formed in the second polysilicon active layer 210 on both sides of the gate electrode through high temperature (500 ° C. to 600 ° C.) plasma doping. A method of forming a p-type source and drain region using plasma doping is a p-type dopant source gas containing boron (B) as a p-type dopant in the reaction chamber, for example, BH 3 , H 2 H 6 , B 5 H 9 , B 10 H 14 or BF 3 Any one of the hydrogen gas and a proper ratio, for example, B 2 H 6 is mixed at 7 sccm and H 2 is mixed at a ratio of 70 sccm, and the temperature of the reaction chamber is controlled in the range of 500 ° C to 600 ° C, By forming a plasma by applying a bias in the range of 2000V to 3000V, the p-type source and drain 260 regions may be formed.

여기서, p형 도펀트 소스가스와 함께 수소가스를 주입하면서 플라즈마 도핑을 실시함으로써, 제2폴리실리콘 활성층(210)에 존재하는 결합 예컨대, 댕글링본드를 수소가스를 이용하여 제거하는 수소종단처리를 동시에 진행하는 효과를 얻을 수 있으며, 이를 통하여 p형 박막트랜지스터의 전기적인 특성을 향상시킬 수 있다.Here, by performing plasma doping while injecting hydrogen gas together with the p-type dopant source gas, a hydrogen termination treatment for removing bonds, eg, dangling bonds, present in the second polysilicon active layer 210 using hydrogen gas is performed simultaneously. The progress effect can be obtained, and through this, the electrical characteristics of the p-type thin film transistor can be improved.

이와 같은 공정과정을 통하여 p형 박막트랜지스터로 제조할 수 있다. Through this process can be manufactured to a p-type thin film transistor.

도 2k에 도시된 바와 같이, p형 박막트랜지스터와 n형 박막트랜지스터를 전 기적으로 연결하기 위한 배선을 형성한다. 예컨대, 배선공정을 통하여 n형 박막트랜지스터와 p형 박막트랜지스터가 COMS 인버터 소자로 동작하도록 형성할 수 있다. As shown in FIG. 2K, a wire for electrically connecting the p-type thin film transistor and the n-type thin film transistor is formed. For example, an n-type thin film transistor and a p-type thin film transistor may be formed to operate as a COMS inverter device through a wiring process.

이와 같이, 본 발명은 모든 공정을 600℃ 이하의 저온 공정을 바탕으로 CMOS 소자를 형성할 수 있는 효과가 있다. 이에 따라, 가격이 저렴한 기판을 사용하여 생산비용을 절감할 수 있으며, 열적 안정성으로 인하여 반도체 소자에 적용하지 못했던 다양한 물질들을 반도체 소자에 적용할 수 있다. As described above, the present invention has the effect of forming a CMOS device based on the low temperature process of less than 600 ℃ all processes. Accordingly, it is possible to reduce the production cost by using a low-cost substrate, it is possible to apply a variety of materials that could not be applied to the semiconductor device due to the thermal stability.

또한, 본 발명은 고온(500℃ ~ 600℃) 플라즈마 도핑을 통하여 소스 및 드레인 영역을 형성함으로써, 반도체 소자의 제조공정을 단순화시키고, 제조비용을 절감시킬 수도 있다.In addition, the present invention by forming the source and drain region through the high temperature (500 ℃ ~ 600 ℃) plasma doping, it is possible to simplify the manufacturing process of the semiconductor device, and reduce the manufacturing cost.

또한, 플라스마 도핑시 도펀트 소스가스와 함께 수소가스를 사용함으로써, 박막트랜지스터의 전기적인 특성을 향상시킬 수 있다. In addition, by using hydrogen gas together with the dopant source gas when plasma doping, it is possible to improve the electrical characteristics of the thin film transistor.

또한, 본 발명의 일실시예에서는 2개의 박막트랜지스터가 적층된 구조를 갖는 CMOS 소자를 형성하는 방법에 대해 예시하였지만, 본 발명은 이에 한정되는 것은 아니며, 2개 이상의 박막트랜지스터가 적층된 구조를 갖는 3차원 고집적 소자 또는 고집적 SoC(System on a Chip) 소자를 형성하는 데에도 동일하게 적용할 수 있다.In addition, in an embodiment of the present invention, a method of forming a CMOS device having a structure in which two thin film transistors are stacked is illustrated. However, the present invention is not limited thereto, and two or more thin film transistors have a stacked structure. The same applies to forming a three-dimensional highly integrated device or a highly integrated System on a Chip (SoC) device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범 위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments within the scope of the technical idea of the present invention are possible.

도 1은 본 발명의 바람직한 실시예에 따른 CMOS 소자를 도시한 단면도. 1 is a cross-sectional view showing a CMOS device according to a preferred embodiment of the present invention.

도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 CMOS 소자의 제조방법을 도시한 공정단면도.2A through 2K are cross-sectional views illustrating a method of manufacturing a CMOS device in accordance with a preferred embodiment of the present invention.

***도면 주요 부분에 대한 부호 설명***       *** Explanation of symbols for main parts of drawing ***

100 : 기판 110 : 제1폴리실리콘 활성층100 substrate 110 first polysilicon active layer

120 : 제1비정질실리콘층 130 : 제1폴리실리콘층120: first amorphous silicon layer 130: first polysilicon layer

140, 240 : 게이트절연막 150, 250 : 게이트 전극140, 240: gate insulating film 150, 250: gate electrode

160 : n형 소스 및 드레인 영역 170, 270 : 채널영역160: n-type source and drain region 170, 270: channel region

180 : 층간절연막 210 : 제2폴리실리콘 활성층180: interlayer insulating film 210: second polysilicon active layer

220 : 제2비정질실리콘층 230 : 제2폴리실리콘층220: second amorphous silicon layer 230: second polysilicon layer

260 : p형 소스 및 드레인 영역 190 : 배선 260: p-type source and drain region 190: wiring

200 : 콘택층 200: contact layer

Claims (19)

기판 상부에 형성된 n형 박막트랜지스터;An n-type thin film transistor formed on the substrate; 상기 n형 박막트랜지스터 상부에 형성된 p형 박막트랜지스터;A p-type thin film transistor formed on the n-type thin film transistor; 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터 사이에 형성된 층간절연막; 및An interlayer insulating film formed between the n-type thin film transistor and the p-type thin film transistor; And 상기 n형 박막트랜지스터와 상기 p형 박막트랜지스터의 전기적 연결을 위한 배선Wiring for electrical connection between the n-type thin film transistor and the p-type thin film transistor 을 포함하는 CMOS 소자.CMOS device comprising a. 제1항에 있어서,The method of claim 1, 상기 n형 박막트랜지스터는 제1폴리실리콘 활성층을 구비하고, 상기 p형 트랜지스터는 제2폴리실리콘 활성층을 구비하는 CMOS 소자.And the n-type thin film transistor includes a first polysilicon active layer, and the p-type transistor includes a second polysilicon active layer. 제2항에 있어서,The method of claim 2, 상기 제1폴리실리콘 및 제2폴리실리콘은 각각 비정질실리콘이 레이저 어닐(laser anneal)에 의해 결정화된 박막인 CMOS 소자.The first polysilicon and the second polysilicon are CMOS devices in which amorphous silicon is a thin film crystallized by laser anneal, respectively. 제2항에 있어서,The method of claim 2, 상기 n형 박막트랜지스터는 상기 제1폴리실리콘 활성층에 도핑된 소스 및 드레인용 제1도펀트를 갖고, 상기 p형 박막트랜지스터는 상기 제2폴리실리콘에 도핑된 소스 및 드레인용 제2도펀트를 갖는 CMOS 소자.The n-type thin film transistor has a first dopant for source and drain doped in the first polysilicon active layer, the p-type thin film transistor has a second dopant for source and drain doped in the second polysilicon . 제4항에 있어서,The method of claim 4, wherein 상기 제1도펀트는 상기 제2도펀트에 비해 상기 활성층내에서 열공정에 의한 확산 속도가 느린 CMOS 소자.The first dopant has a slow diffusion rate due to a thermal process in the active layer than the second dopant. 제5항에 있어서, The method of claim 5, 상기 제1도펀트는 인(P) 또는 아세닉(As)이고, 상기 제2도펀트는 붕소(B)인 CMOS 소자.And the first dopant is phosphorus (P) or an arsenic (As), and the second dopant is boron (B). 제1항 내지 제6항 중 어느 한 항에,The method according to any one of claims 1 to 6, 상기 기판은, The substrate, 벌크 실리콘 기판, SOI(Silicon on Insulator) 기판, 유리 및 플라스틱으로 이루어진 그룹으로부터 선택된 어느 하나인 CMOS 소자.A CMOS device, any one selected from the group consisting of a bulk silicon substrate, a silicon on insulator (SOI) substrate, glass, and plastic. 제1항에 있어서,The method of claim 1, 상기 n형 박막트랜지스터 및 상기 p형 박막트랜지스터는 각각,The n-type thin film transistor and the p-type thin film transistor, respectively, 폴리실리콘 활성층;Polysilicon active layer; 상기 폴리실리콘 활성층의 상부에 패턴되고 게이트절연막을 개재하여 형성된 게이트 전극; 및A gate electrode patterned on the polysilicon active layer and formed through a gate insulating film; And 상기 게이트 전극 양측의 상기 폴리실리콘 활성층에 형성된 소스 및 드레인용 도핑영역Source and drain doping regions formed in the polysilicon active layer on both sides of the gate electrode 을 포함하는 CMOS 소자.CMOS device comprising a. 제8항에 있어서,The method of claim 8, 상기 게이트절연막은 실리콘산화막, 실리콘질화막 및 강유전체막로 이루어진 그룹으로 부터 선택된 어느 하나인 CMOS 소자.And the gate insulating film is any one selected from the group consisting of a silicon oxide film, a silicon nitride film, and a ferroelectric film. 제 9항에 있어서,The method of claim 9, 상기 강유전체막은 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹에서 선택된 어느 하나인 CMOS 소자. Wherein the ferroelectric film is any one selected from the group consisting of HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , HfSiON and HfAlON. 제1항에 있어서,The method of claim 1, 상기 배선은 상기 n형 박막트랜지스터 및 상기 p형 박막트랜지스터가 CMOS 인버터를 구성하도록 형성되는 CMOS 소자.And the wiring line is formed such that the n-type thin film transistor and the p-type thin film transistor constitute a CMOS inverter. 기판 상에 폴리실리콘 활성층을 형성하는 단계;Forming a polysilicon active layer on the substrate; 상기 폴리실리콘막 활성층 상에 게이트 절연막 및 게이트 전극을 패터닝하는 단계; 및Patterning a gate insulating film and a gate electrode on the polysilicon film active layer; And 상기 게이트 전극 양 측면의 상기 폴리실리콘 활성층에 소스 및 드레인영역을 형성하기 위해 플라즈마 도핑을 수행하는 단계;Performing plasma doping to form source and drain regions in the polysilicon active layers on both sides of the gate electrode; 를 포함하는 박막트랜지스터 제조 방법. Thin film transistor manufacturing method comprising a. 제12항에 있어서,The method of claim 12, 상기 폴리실리콘 활성층을 형성하는 단계는,Forming the polysilicon active layer, 비정질실리콘막을 형성하는 단계; 및Forming an amorphous silicon film; And 상기 비정질실리콘막을 결정화하기 위해 레이저 어닐하는 단계Laser annealing to crystallize the amorphous silicon film 를 포함하는 박막트랜지스터 제조 방법. Thin film transistor manufacturing method comprising a. 제12항에 있어서,The method of claim 12, 상기 플라즈마 도핑시, 도펀트 소스가스에 수소(H2)를 첨가하여 도핑을 수행하는 박막트랜지스터 제조 방법.In the plasma doping, a thin film transistor manufacturing method of performing doping by adding hydrogen (H 2 ) to the dopant source gas. 제13항에 있어서,The method of claim 13, 상기 레이저 어닐은 The laser annealing ELA(Eximer Laser Annealing) 또는 SLS(Sequential Lateral Soliifiction) 방법으로 실시하는 박막트랜지스터 제조 방법.A method for manufacturing a thin film transistor, which is performed by an ELA (Eximer Laser Annealing) or a SLS (Sequential Lateral Soliifiction) method. 제15항에 있어서,The method of claim 15, 상기 ELA시에 400 ~ 500 mJ/cm2 을 사용하는 박막트랜지스터 제조 방법.A thin film transistor manufacturing method using 400 ~ 500 mJ / cm 2 in the ELA. 제15항에 있어서,The method of claim 15, 상기 SLS시에 700 ~ 900 mJ/cm2 을 사용하는 박막트랜지스터 제조 방법.The thin film transistor manufacturing method using the 700 ~ 900 mJ / cm 2 at the time of the SLS. 제12항에 있어서,The method of claim 12, 상기 플라즈마 도핑은 500 ~ 600℃ 에서 진행하는 박막트랜지스터 제조 방법.The plasma doping is a thin film transistor manufacturing method proceeds at 500 ~ 600 ℃. 제14항에 있어서,The method of claim 14, 상기 도펀트 소스가스는 AsH3, PH3, BH3, B2H6, B5H9, B10H14, BF3, AsF5 및 PF3 로 이루어진 그룹으로부터 선택된 어느 하나인 박막트랜지스터 제조 방법.The dopant source gas is any one selected from the group consisting of AsH 3 , PH 3 , BH 3 , B 2 H 6 , B 5 H 9 , B 10 H 14 , BF 3 , AsF 5 and PF 3 .
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