KR20080050776A - 다층 세라믹 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은, 베이스 필름 상에 바인더 필름을 적층하는 제1 단계와, 상기 바인더 필름 상에 전극 패턴을 형성하는 제2 단계와, 상기 전극패턴을 덮도록 상기 바인더 필름 상에 유전체 슬러리를 도포하여 상기 전극패턴이 음각으로 형성된 유전체 시트 제품을 형성하는 제3 단계와, 상기 제1 단계 내지 제3 단계를 반복하여 복수개의 유전체 시트 제품을 형성하는 제4 단계, 및 상기 인접하는 서로 다른 유전체 시트제품에 형성된 전극패턴의 일부가 중첩 되도록 상기 베이스 필름이 제거된 복수개의 유전체 시트 제품을 적층하여 적층체를 형성하는 제5 단계를 포함하는 다층 세라믹 캐패시터 제조방법을 제공한다.
적층(laminated), 세라믹(ceramic), 캐패시터(capacitor), 전극(electrode)
Description
도1은 종래의 적층형 캐패시터의 제조방법의 공정중 유전체 및 전극의 적층체의 단면도이다.
도2a 내지 도2g는 본 발명의 바람직한 실시형태에 따른 다층 세라믹 캐패시터의 제조공정도이다.
도3은, 본 발명에 사용되는 바인더 필름의 제조공정도이다.
<도면의 주요부분에 대한 부호설명>
21 : 베이스 필름 22, 22a, 22b : 전극패턴
25, 25a, 25b : 바인더 필름 26, 26a, 26b : 유전체 시트
27 : 외부전극
본 발명은 적층형 캐패시터에 관한 것으로서, 보다 상세하게는 복수개의 유전체 시트층에 형성되는 내부전극이 상기 유전체 시트에 음각으로 형성되는 특징을 갖는 적층형 캐패시터의 제조공정에 관한 것이다.
일반적으로 적층형 캐패시터(MLCC : multi layer ceramic capacitor)는 복수개의 유전체층 사이에 내부전극이 삽입된 구조를 갖는다. 이러한 MLCC는 소형화가 가능하면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용된다.
최근에는, 적층형 캐패시터는 전체 패키지 크기의 소형화와 성능을 개선하기 위해, 메모리카드, PC 메인보드 및 각종 RF 모듈에서 인쇄회로기판 등에 내장된 형태로 사용되고 있다.
도1은 종래의 적층형 캐패시터의 제조방법의 공정중 유전체 및 전극의 적층체의 단면도이다.
도1을 참조하면, 복수 개의 유전체 시트(11) 상에 전극(12)이 형성되고, 상기 전극이 형성된 유전체 시트가 적층되어 적층체가 형성되어 있다.
종래기술에 따른 적층형 캐패시터 제조공정은, 2 ~ 5 ㎛ 정도의 유전체 시트위에 스크린 인쇄공법으로 전극을 인쇄하는 공정을 거쳐 유전체 시트제품을 형성한 후, 동일 공정에 의해 제조된 수십 내지 수백장의 유전체 시트제품을 적층한다. 상기 적층된 유전체 시트 제품을 칩크기에 맞게 절단한 후 소성하는 공정을 거치게 된다.
이 때, 유전체 시트 상에 전극을 인쇄하는 방식은 최근 인쇄공정이 발달하여 인쇄두께를 낮추고는 있으나, 유전체 시트와의 미세한 높이차이(13)가 발생하게 된다. 따라서, 수십 내지 수백장의 동일한 유전체 시트 제품이 적층되면서 그 누적된 높이 차이로 인해 소성 공정에서 디라미네이션(delamination), 크랙(crack)의 발생 등의 문제점이 생긴다.
상기한 문제점을 해결하기 위해서, 본 발명은, 유전체 시트 상에 형성되는 전극패턴을 상기 유전체 시트에 음각으로 형성되도록 하는 것을 목적으로 한다.
본 발명은, 베이스 필름 상에 바인더 필름을 적층하는 제1 단계와, 상기 바인더 필름 상에 전극 패턴을 형성하는 제2 단계와, 상기 전극패턴을 덮도록 상기 바인더 필름 상에 유전체 슬러리를 도포하여 상기 전극패턴이 음각으로 형성된 유전체 시트 제품을 형성하는 제3 단계와, 상기 제1 단계 내지 제3 단계를 반복하여 복수개의 유전체 시트 제품을 형성하는 제4 단계, 및 상기 인접하는 서로 다른 유전체 시트제품에 형성된 전극패턴의 일부가 중첩 되도록 상기 베이스 필름이 제거된 복수개의 유전체 시트 제품을 적층하여 적층체를 형성하는 제5 단계를 포함하는 다층 세라믹 캐패시터 제조방법을 제공한다.
상기 다층 세라믹 캐패시터 제조방법은 상기 적층체를 소성하여 소성체를 형성하는 단계와, 상기 소성체를 칩 사이즈로 절단하는 단계, 및 상기 절단된 단면에 외부전극을 형성하는 단계를 더 포함할 수 있다.
상기 다층 세라믹 캐패시터 제조방법은 상기 적층체를 칩 사이즈로 절단하는 단계와, 상기 절단된 적층체를 소성하여 소성체를 형성하는 단계, 및 상기 절단된 단면에 외부전극을 형성하는 단계를 더 포함할 수 있다.
상기 바인더 필름을 형성하는 단계는, 바인더 수지와 용매를 혼합하여 바인더 용액을 마련하는 단계와, 상기 바인더 용액을 상기 베이스 필름에 도포하는 단계와, 상기 도포된 바인더 용액을 건조시키는 단계를 포함할 수 있다.
상기 바인더 수지는, 셀룰로오스(cellulose), 에틸 셀룰로오스(ethyl cellulose), 폴리비닐 부티랄(polyvinyl butyral: PVB), 폴리비닐 알콜(polyvinyl alcohol: PVA), 폴리메틸 메타크릴레이트(polymethyl methacrylate: PMMA), 폴리아크릴 에스테르(polyacrylate esters) 중에서 선택된 하나 또는 둘 이상의 혼합물일 수 있다.
상기 용매는, 메틸 에틸 케톤(methyl ethyl kethone), 에틸 알코올(ethyl alcohol), 이소프로필 알코올(isopropyl alcohol), 톨루엔(toluene), 에틸 아세테이트(ethyl acetate), 디에틸 에테르(diethyl ether), 삼염화 에틸렌(trichloro ethylene), 메탄올(methanol)등의 단일 용매 또는 둘 이상의 혼합용매일 수 있다.
상기 전극패턴은 일정간격을 갖도록 형성되는 것이 바람직하다.
상기 전극패턴을 형성하는 단계는, 상기 바인더 필름 상에 전극페이스트를 원하는 패턴으로 인쇄하는 단계와, 상기 인쇄된 전극페이스트를 건조시키는 단계를 포함할 수 있다.
상기 유전체 시트 제품을 형성하는 단계는, 상기 전극패턴을 덮도록 상기 바인더 필름 상에 유전체 슬러리를 도포하는 단계, 및 상기 유전체 슬러리를 소정시간 건조시키는 단계를 포함할 수 있다.
상기 적층체를 형성하는 단계는, 상기 유전체 시트 제품을 원하는 적층위치에 배치한 후에, 상기 베이스 필름을 제거함으로써 실행될 수 있다.
상기 적층체를 형성하는 단계와 소성체를 형성하는 단계의 사이에, 상기 적층체를 가소시킴으로써 상기 복수개의 유전체 시트 제품의 바인더 필름을 제거하는 단계를 더 포함할 수 있으며, 이 때, 상기 가소공정의 온도는 250 내지 400℃인 것 이 바람직하다.
본 발명은, 또한, 복수개의 유전체층이 적층되어 형성되며 상면, 하면 및 복수의 측면을 갖는 캐패시터 본체, 상기 복수개의 유전체층 각각의 일면에 음각으로 형성되는 내부전극 - 인접한 유전체 층에 형성된 내부전극은 상기 캐패시터 본체의 대향하는 측면에 교대로 노출됨-, 상기 내부전극에 연결되도록 상기 캐패시터 본체의 대향하는 측면 각각에 형성되는 외부전극을 포함하는 다층 세라믹 캐패시터를 제공한다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도2a 내지 도2g는 본 발명의 바람직한 실시형태에 따른 음각 내부전극이 형성된 적층 세라믹 캐패시터 제조공정의 단면도이다.
도2a를 참조하면, 베이스 필름(21)상에 바인더 필름(25)이 형성된다.
상기 베이스 필름(21)은, Si 코팅된 PET 필름이 사용될 수 있다.
상기 바인더 필름(25)은, 바인더 수지 및 용매를 혼합한 바인더 용액을 상기 베이스 필름(21)에 도포하고 건조하여 제조할 수 있다.
상기 바인더 필름(25)은 5~8 ㎛의 두께를 갖는 층으로 형성되는 것이 바람직하다.
상기 바인더 필름이 형성되는 과정은 도3에서 더 상세하게 설명하겠다.
도2b를 참조하면, 상기 바인더 필름(25)상에 전극패턴(22)이 형성된다.
상기 전극패턴(22)이 형성되는 바인더 필름(25)의 표면은 상기 베이스 필름(21)의 표면보다 큰 거칠기를 가지고 있어서 전극패턴을 인쇄하는데 용이한 면이 있다.
상기 전극패턴(22)은 도전성 잉크 또는 도전성 페이스트를 사용해서 인쇄할 수 있으며, 본 실시예에서는 니켈(Ni)분말을 주원료로 하는 페이스트를 사용하였다.
본 실시예에서는, 스크린 인쇄법에 의해 전극 잉크를 일정간격을 두면서 연속적으로 인쇄했다. 상기 전극 페이스트가 인쇄된 상기 바인더 필름을 약 85℃로 가열된 열풍건조지역을 통과시켜 상기 전극 페이스트중의 용제를 증발시켜 전극패턴을 형성하였다.
본 실시예에서, 상기 바인더 필름(25)상에 형성된 전극패턴(22)은 약 10㎛ 정도의 두께를 갖도록 하였다.
본 실시예에서 상기 전극패턴(22)은, 상기 전극패턴(22)이 형성된 복수 개의 유전체를 적층한 후 칩 크기로 절단하여 형성되는 적층 세라믹 캐패시터의 내부전극을 형성한다. 따라서, 유전체 시트 상에 형성되는 상기 전극패턴(22)은 일정한 크기를 갖고 일정 간격으로 배열되는 것이 바람직하다.
도2c를 참조하면, 상기 인쇄된 전극패턴(22) 및 바인더 필름(25)을 덮는 유전체시트(26)가 형성된다.
상기 유전체 시트(26)는 유전체 슬러리를 이용하여 상기 전극패턴이 인쇄된 바인더 필름 위에 성형될 수 있다.
본 실시예에서, 상기 유전체 슬러리는, MLCC 분말 100g에 톨루엔/에탄올(60/40 vol%)혼합용액 30g과 기타 유기 첨가물 1g을 잘 섞이도록 밀링(milling) 하여, 충분히 믹스된 후 다시 고형분 40%의 아크릴 계열(또는 PVB 계열)의 바인더 용액 40g를 첨가한 후 충분히 섞이도록 밀링(milling)하여 제조된다.
이와 같이, 유전체 슬러리로 상기 전극패턴(22) 및 바인더 필름(25)을 도포한 후에 적절한 온도에서 건조시켜 상기 유전체시트 제품이 형성된다.
이러한 공정에 의해 형성된 유전체 시트 제품은 유전체 시트(26)에 전극패턴(22)이 음각 형성되어 있어서, 전극이 유전체 시트에 양각으로 형성된 종래의 기술에 비해 상기 유전체 시트(26)와 전극패턴(22)이 접촉하는 면적이 넓어지므로 부착력이 강해진다.
상기 유전체 시트(26) 및 전극패턴(22) 상에 형성된 베이스 필름(21)은, 물리적인 힘을 가해 제거될 수 있으며, 바인더 필름(25)은 열을 가해 제거될 수 있다.
상기 바인더 필름(25)은 250 ~ 400℃ 정도의 온도에서 전소되는 특징을 갖도록 제조될 수 있다.
도2d는, 상기 도2a 내지 도2c의 공정을 반복하여 제조된 제조된 복수개의 유 전체 시트 제품을 적층하는 단계이다.
상기 도2a 내지 도2c의 공정을 통해 제조된 복수개의 유전체 시트 제품을 적층하기 전에 베이스 필름(21)을 제거하고, 인접하게 적층되는 유전체 시트 제품의 유전체 시트(26b)와 바인더 필름(25a)이 접촉되도록 가압 적층하여 적층체를 형성한다.
상기 베이스 필름(21)은 손을 사용하여 쉽게 박리할 수 있다. 이 공정을 통해 유전체 시트를 덮고 있는 바인더 필름이 노출되게 된다.
적층공정에서는, 상기 베이스 필름이 제거된 복수 개의 유전체 시트 제품을 일시에 적층하는 방법을 사용할 수도 있고, 각각의 유전체 시트 제품의 유전체 시트가 인접층의 바인더 필름에 접촉하도록 상기 유전체 시트 제품을 위치시키고 베이스 필름을 제거할 수도 있다.
본 실시예에서는, 다층 세라믹 캐패시터의 내부에 형성되는 내부전극을 형성하기 위해서 인접하게 적층되는 유전체 시트 상에 형성된 전극패턴의 일부가 서로 중첩되도록 배치되는 것이 바람직하다.
도2e는, 적층체의 소성 공정에 의해 바인더 필름(25a, 25b)이 제거되는 단계이다.
상기 적층된 유전체 적층체를 소성하기 위해서는 고온(1100 ~ 1200℃)으로 소성 하는 단계를 거쳐야 한다.
상기 바인더 필름(25a,25b)은 250 내지 400℃의 온도에서 전소되는 성질을 갖도록 제조될 수 있다. 따라서, 상기 유전체 시트의 소성온도에서 상기 바인더 필름(25a,25b)은 전소되어 제거될 수 있다.
상기 소성 공정 이전에 소성온도보다 낮은 온도로 가소하여 상기 바인더 필름을 제거하는 단계를 더 포함할 수도 있다. 이 때, 가소온도는 바인더 필름을 제거할 수 있는 250 내지 400℃가 바람직하다.
이러한 고온 소성에 의해 상기 유전체 적층체가 소성되는 동시에 상기 전극도 열팽창에 의해 부피가 변할 수 있다. 전극이 양각 인쇄된 경우에는 이러한 전극과 유전체 시트의 열팽창 계수의 차이에 의해 소성시 전극이 박리되거나 불량률이 높아지는 경우가 생긴다. 그러나, 본 실시예에서는 전극패턴(22a, 22b)이 이미 유전체 시트(26a, 26b)의 내부로 음각되어 형성되어 있기 때문에 열팽창 계수 차이에 의해 전극이 유전체시트와 박리되는 현상을 줄일 수 있다.
이 공정에 의해 상기 음각된 전극패턴(43)의 일부면만 외부로 노출시킬 수 있다. 상기 전극패턴(43)의 노출되지 않은 면은 상기 유전체 시트(44)와 접촉하고 있으므로, 유전체 시트의 상면에 전극패턴을 인쇄하는 경우보다 접촉면적이 넓어져서 부착력이 강하게 된다.
또한, 상기 음각 인쇄된 전극패턴(43)의 노출면은 양각으로 인쇄된 전극의 노출면에 비해 평평한 면을 가질 것이다. 전극이 양각으로 인쇄되는 경우에는 도전성 페이스트의 응집력 때문에 평평한 면이 형성되기 어렵기 때문이다.
도2f는, 상기 소성된 소성체를 칩사이즈로 절단하는 단계이다.
여기서 칩사이즈라 함은, 일반적인 다층 세라믹 캐패시터로 사용되는 크기를 말한다. 예를 들어, 1608 또는 1005 사이즈로 형성될 수 있다.
상기 절단에 의해, 적층된 유전체 사이에 형성된 전극이 절단면을 통해 외부에 노출된다. 따라서, 적층시 인접하는 유전체 시트에 형성된 전극패턴이 서로 일부가 중첩되도록 적층된 본 실시예의 경우, 인접하는 유전체 시트에 형성된 전극패턴이 서로 중첩되지 않는 부분을 절단하는 것이 바람직하다. 이러한 절단에 의해 절단면의 양단에는 각각 다른층에 형성되는 전극패턴이 교대로 노출된다.
여기서, 도2e 및 도2f의 단계는 서로 바뀔 수 있다. 즉, 상기 도2d 단계에서 형성된 적층체를 칩 사이즈로 절단한 후 소성공정을 진행할 수 있다.
도2g는, 상기 칩 사이즈로 절단된 소성체에 외부전극(27)을 형성하는 단계이다.
상기 외부전극(27)은, 상기 절단된 소성체의 양 절단면에 각각 형성되어, 상기 절단면으로 노출된 전극패턴(22a,22b)에 각각 연결된다. 상기 외부전극(27)은 상기 절단된 소성체의 절단면에서 상면 및 하면으로 일부가 연장되어 형성될 수 있다.
도3은 본 발명에 사용되는 바인더 필름의 제조공정도이다.
상기 서술한 다양한 바인더 수지 및 용매 중에서 본 발명에 실시될 상기 바 인더 수지 및 용매를 선택할 경우, 상기 바인더 수지 및 용매는 용융성이 높은 것을 선택한다. 상기와 같이 바인더 수지 및 용매가 선택되면, 상기 선택된 바인더 수지 및 용매를 혼합하여 바인더 용액(32)을 만든다. 바람직하게는, 상기 바인더 용액(32)의 바인더 수지 및 용매의 혼합비는 무게를 기준으로 1:10 일 수 있다.
본 발명의 실시예에서 상기 바인더 수지로는 폴리비닐 부티랄(polyvinyl butyral: PVB)을 선택하고, 상기 용매로는 톨루엔(toluene) 및 에탄올(ethanole)이혼합된 혼합용매를 선택할 수 있다. 바람직하게는, 상기 혼합용매의 톨루엔 및 에탄올의 혼합비는 60wt% : 40wt% 일 수 있다.
상기 선택된 바인더 수지 및 용매가 혼합된 바인더 용액(32)을 홀이 있는 지그(37)에 장입한 후, 상기 바인더 용액(32)이 장입된 지그(32)를 베이스 필름(31)의 길이 방향으로 이동시키면서 상기 베이스 필름(31)에 상기 바인더 용액(32)을 캐스팅하여 바인더 필름(32)을 제작한다. 상기와 같이 제작된 바인더 필름(32)은 원하는 면적으로 재단된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 즉, 바인더 필름 및 슬러리의 성분 및 그 비율 등은 다양하게 구현될 수 있다.
첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명에 따르면, 다층 세라믹 캐패시터의 내부에 형성되는 내부전극이 적층되는 유전체 시트에 음각으로 형성됨으로써, 다수의 유전체 시트를 적층하더라도 디라미네이션(delamination)이나 크랙(crack) 현상을 방지할 수 있다.
Claims (13)
- 베이스 필름 상에 바인더 필름을 적층하는 제1 단계;상기 바인더 필름 상에 전극 패턴을 형성하는 제2 단계;상기 전극패턴을 덮도록 상기 바인더 필름 상에 유전체 슬러리를 도포하여 상기 전극패턴이 음각으로 형성된 유전체 시트 제품을 형성하는 제3 단계;상기 제1 단계 내지 제3 단계를 반복하여 복수개의 유전체 시트 제품을 형성하는 제4 단계; 및상기 인접하는 서로 다른 유전체 시트제품에 형성된 전극패턴의 일부가 중첩 되도록 상기 베이스 필름이 제거된 복수개의 유전체 시트 제품을 적층하여 적층체를 형성하는 제5 단계를 포함하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 적층체를 소성하여 소성체를 형성하는 단계;상기 소성체를 칩 사이즈로 절단하는 단계; 및상기 절단된 단면에 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 적층체를 칩 사이즈로 절단하는 단계;상기 절단된 적층체를 소성하여 소성체를 형성하는 단계; 및상기 절단된 단면에 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 바인더 필름을 형성하는 단계는,바인더 수지와 용매를 혼합하여 바인더 용액을 마련하는 단계와,상기 바인더 용액을 상기 베이스 필름에 도포하는 단계와,상기 도포된 바인더 용액을 건조시키는 단계를 포함하는 다층 세라믹 캐패시터 제조방법.
- 제4항에 있어서,상기 바인더 수지는,셀룰로오스(cellulose), 에틸 셀룰로오스(ethyl cellulose), 폴리비닐 부티랄(polyvinyl butyral: PVB), 폴리비닐 알콜(Polyvinyl alcohol:PVA), 폴리메틸 메타크릴레이트(polymethyl methacrylate: PMMA), 폴리아크릴 에스테르(polyacrylate esters) 중에서 선택된 하나 또는 둘 이상의 혼합물인 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제4항에 있어서,상기 용매는,메틸 에틸 케톤(methyl ethyl kethone), 에틸 알코올(ethyl alcohol), 이소프로필 알코올(isopropyl alcohol), 톨루엔(toluene), 에칠 아세테이트(ethyl acetate), 디에틸 에테르(diethyl ether), 삼염화 에틸렌(trichloro ethylene), 메탄올(methanol)등의 단일 용매 또는 둘 이상의 혼합용매인 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 전극패턴은 일정간격을 갖도록 형성되는 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 전극패턴을 형성하는 단계는,상기 바인더 필름 상에 전극페이스트를 원하는 패턴으로 인쇄하는 단계와,상기 인쇄된 전극페이스트를 건조시키는 단계를 포함하는 것을 특징으로 하는다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 유전체 시트 제품을 형성하는 단계는,상기 전극패턴을 덮도록 상기 바인더 필름 상에 유전체 슬러리를 도포하는 단계; 및상기 유전체 슬러리를 소정시간 건조시키는 단계를 포함하는 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제1항에 있어서,상기 적층체를 형성하는 단계는,상기 유전체 시트 제품을 원하는 적층위치에 배치한 후에, 상기 베이스 필름을 제거함으로써 실행되는 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 제2항 또는 제3항에 있어서,상기 적층체를 형성하는 단계와 소성체를 형성하는 단계의 사이에,상기 적층체를 가소시킴으로써 상기 복수개의 유전체 시트 제품의 바인더 필름을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다층 세라믹 기판 제조방법.
- 제10항에 있어서,상기 가소공정의 온도는 250 내지 400℃인 것을 특징으로 하는 다층 세라믹 캐패시터 제조방법.
- 복수개의 유전체층이 적층되어 형성되며 상면, 하면 및 복수의 측면을 갖는 캐패시터 본체;상기 복수개의 유전체층 각각의 일면에 음각으로 형성되는 내부전극 - 인접한 유전체 층에 형성된 내부전극은 상기 캐패시터 본체의 대향하는 측면에 교대로 노출됨;상기 내부전극에 연결되도록 상기 캐패시터 본체의 대향하는 측면 각각에 형성되는 외부전극을 포함하는 다층 세라믹 캐패시터.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101053393B1 (ko) * | 2008-12-23 | 2011-08-01 | 한양대학교 산학협력단 | 고주파 소자의 모델링 회로 및 이의 모델링 방법 |
-
2006
- 2006-12-04 KR KR1020060121473A patent/KR20080050776A/ko not_active Application Discontinuation
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