KR20080048493A - 니켈 전극에 사용하기 위한 씨오지 유전성 조성물 - Google Patents

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Abstract

본 발명은 다층 세라믹 칩 캐패시터에 관한 것으로서 본 발명에 따라 제조된 캐패시터는 COG 요건을 만족시키고 환원 분위기 소결 조건에 적합하여 니켈 또는 니켈 합금과 같은 비금속이 내부 및 외부 전극용으로 사용될 수 있게 한다. 이 캐패시터는 바람직한 유전 특성(높은 캐패시턴스, 낮은 소산 인자, 높은 절연 저항), 매우 가속된 수명 테스트에서의 우수한 성능 및 유전 파괴에 대하여 매우 우수한 저항성을 나타낸다. 유전 층은 다양한 조합의 TiO2, MgO, B2O3, CaO, A12O3, SiO2 및 SrO와 같은 다른 금속 산화물로 도핑된 스트론튬 지르코네이트 매트릭스를 포함한다. 도 1은 본 발명의 구현예에 따른 다층 세라믹 칩 캐패시터(1)의 단면도이다. 캐패시터(1)의 외부 전극(4)은 캐패시터 칩(1)의 측면 상에 내부 전극 층(3)과 전기 접속하여 배치된다. 캐패시터 칩(1)은 다수의 교호적으로 스택된 유전 층(2)을 갖는다.
다층 세라믹 칩 캐패시터, 외부 전극, 내부 전극, 금속 산화물, 유전 특성

Description

니켈 전극에 사용하기 위한 씨오지 유전성 조성물{COG DIELECTRIC COMPOSITION FOR USE WITH NICKEL ELECTRODES}
본 발명은 지르코네이트 티타네이트-계 유전성 조성물에 관한 것으로서, 보다 상세하게는 니켈 또는 니켈 합금으로 이루어진 내부 비금속(base metal) 전극을 갖는 다층 세라믹 칩 캐패시터를 형성하는데 사용될 수 있는 스트론튬-지르코네이트-티타네이트-계 유전성 조성물에 관한 것이다.
다층 세라믹 칩 캐패시터는 미니어츄어-크기의 고 캐패시턴스 및 고 신뢰성의 전자 부품으로서 널리 사용되고 있다. 고성능 전자 장비의 요구가 증가함에 따라 다층 세라믹 칩 캐패시터도 보다 작은 크기, 보다 높은 캐패시턴스, 보다 저 비용 및 보다 높은 신뢰성이라는 시장의 요구에 직면해 있다.
다층 세라믹 칩 캐패시터는 일반적으로 내부 전극 형성 페이스트(paste) 및유전층-형성 페이스트의 교호 층을 형성하므로서 제작된다. 그러한 층들은 일반적으로 시트화, 프린팅 또는 유사한 기술, 이어서 동시 소성하므로서 형성된다.
일반적으로, 내부 전극은 팔라듐, 금, 은 또는 이들의 합금과 같은 전도체로 이루어진다. 팔라듐, 금 및 은은 고가이지만 구리 및 그 합금과 같은 상대적으로 값싼 비금속을 사용하므로서 부분적으로 대체될 수 있다. "비금속(base metal)"은 금, 은, 팔라듐 및 백금 이외의 전도성 금속이다. 비금속 내부 전극은 대기에서 소성되는 경우 산화될 수 있어서, 유전 층 및 내부 전극 층이 환원 분위기에서 동시 소성되어야 한다. 그러나, 환원 분위기에서 소성하는 것은 유전층이 환원되도록 하는데 이는 전기비저항(resistivity)을 감소시킨다. 비-환원 유전 물질을 사용하는 다층 세라믹 칩 캐패시터가 제안되고 있지만 그러한 장치는 일반적으로 절연저항(IR)의 짧은 수명 및 낮은 신뢰성을 갖는다.
전자 산업 협회(EIA)는 COG 특성으로 알려진 캐패시턴스의 온도 계수(TCC)를 위한 기준을 규정한다. COG 특성은 캐패시턴스의 변화가 -55℃-+125℃의 온도 범위에 걸쳐 ±30 ppm/℃ 이하일 것을 요구한다. COG 부품은 어떤 캐패시턴스 노화도 나타내지 않는다.
발명의 요약
본 발명은 니켈 또는 니켈 합금과 같은 비금속을 함유하는 내부 전극과 조화되는 세라믹 다층 캐패시터를 만드는데 사용될 수 있는 유전성 조성물을 제공한다. 캐패시터는 매우 가속된 수명 시험 조건하에서 적은 유전 손실 및 우수한 신뢰성과 함께 안정한 유전 상수를 나타내도록 본 발명의 유전성 조성물로부터 형성될 수 있다.
본 발명의 유전성 조성물은 약 0.5-3 미크론의 평균 직경을 갖는 그레인의 일정한 밀집 마이크로구조를 포함한다. 일정하고 밀집된 그레인 마이크로구조는 5 미크론보다 더 얇은 유전 층을 갖는 고 신뢰성의 다층 캐패시터를 달성하는데 중요하다.
하나의 구현예에서, 본 발명의 유전 조성물은 소성 전에 스트론튬, 티타늄 및 지르코늄의 산화물의 블렌드를 포함한다. MgO, B2O3 및 MgO-CaO-SrO-Al2O3-SiO2와 같이 소결하는데 도움을 주는 산화물이 첨가될 수 있다. 본 발명의 또 다른 구현예는 스트론튬-지르코네이트-티타네이트 믹스(mix) 및 마그네슘 산화물-보론 산화물 믹스를 포함하는 유전층을 포함하는 다층 칩을 포함하는 전자 장치이다. 본 발명의 또 다른 구현예는 스트론튬 지르코네이트 티타네이트 믹스 및 MgO-CaO-SrO-Al2O3-SiO2 믹스를 포함하는 유전 층을 포함하는 다층 칩을 포함하는 전자 장치이다.
또 다른 구현예에서, 본 발명은 기판에 유전 물질의 입자를 도포하고, 유전 물질을 소결시키기에 충분한 온도에서 기판을 소성시키는 것을 포함하는 전자 부품을 형성하는 방법을 제공하는데 여기에서 유전 물질은 소성 전에 표 1에 있는 성분들의 블렌드(중량%)를 포함한다. 본 발명에서의 각 수치(퍼센트, 온도, 등)는 "약"이 있는 것으로 간주된다.
유전 조성물의 산화물 조성
SrO ZrO2 TiO2 B2O3 MgO
wt % 41.5-48.5 47-55 1-2 0.05-3 0.05-1.5
또 다른 경로는 스트론튬 카보네이트, 티타늄 디옥사이드 및 지르코늄 옥사이드로 시작하는 것이다. 또한, 조성물은 SrTiO3 또는 SrZrO3와 같은 하나 이상의 예비 반응된 산화물의 블렌드를 소성시키므로서 제조될 수 있다. 이와 관련하여, 표 2의 조성이 표 1의 조성으로 제조된 것과 거의 동일한 유전 물질을 가져온다.
유전 물질의 또 다른 조성
SrCO3 TiO2 ZrO2 MgO B2O3
wt % 52.0-56.0 1.0-2.0 41.0-45.0 0.05-1.5 0.05-3.0
또 다른 구현예에서, 유전 물질은 소성 전에 표 3에 있는 성분들의 블렌드(중량%)를 포함한다.
유전 조성물의 또 다른 조성
SrO ZrO2 TiO2 MgO CaO Al2O3 SiO2
wt % 44.2-45.6 50.2-51.8 1.5-1.6 0.1-0.4 0-0.3 0.3-1.2 0.5-2.2
본 발명의 또 다른 구현예는 Ag, Au, Pd 또는 Pt 이외의 전이금속을 포함하는 내부 전극물질 및 유전 물질의 교호적으로 스택된 층들을 포함하는 다층 세라믹 칩 캐패시터로서 유전 물질은 표 1, 2 또는 3의 조성 중 어떤 것의 소결된 블렌드를 포함한다. 또 다른 구현예는 고형부를 포함하는 납 및 카드뮴 없는유전 페이스트로서 이 고형부는 유리 성분을 포함하고, 유리성분은 소성 전에 표 1, 표 2 또는 표 3의 성분들을 포함한다.
본 발명의 상기 및 다른 특징은 하기에서 보다 상세히 설명되는데 특허청구범위와 본 발명의 특정의 구현예를 상세하게 설명하는 하기 설명에서 나타나지만 이들은 본 발명의 원리가 사용될 수 있는 다양한 방법 중의 일부를 나타낸 것이다.
도 1은 본 발명의 구현예에 따른 다층 세라믹 칩 캐패시터의 단면도이다.
다층 칩 캐패시터는 유전 층 및 내부 전극 층을 교호적으로 스택킹하여 그린 칩을 형성하므로서 제작된다. 여기에서 해당 내부 전극은 니켈 또는 니켈 합금을 포함하는 비금속으로 이루어진다. 유전 층을 형성하는 유전 조성물은 유기 비히클 시스템을 갖는 유전물의 부품을 습식 밀링(wet milling)하므로서 제조된다. 유전 조성물은 폴리에스터 또는 폴리프로필렌과 같은 캐리어 필름 또는 스텐레스 스틸, 종이와 같은 벨트 또는 알루미나 또는 유리와 같은 기판상에 침착하여 필름을 코팅하고 시트를 형성하는데 이것은 전극과 교호적으로 스택되어 그린 칩을 형성한다.
그린 칩이 형성된 후 유기 비히클은 대기에서 350℃ 이하의 온도로 가열하므로서 제거된다. 비히클이 제거되었을 때 그린 칩은 약 1200-1350℃의 온도에서 약 10-12-10-8 atm의 산소 부분 압력을 갖는 습윤 질소 및 수소의 환원 분위기에서 소성된다. 다양한 가열 프로파일이 바인더를 제거하고 칩을 소성하는데 사용될 수 있다.
다층 세라믹 캐패시터의 형태는 본 기술에서 잘 알려져 있다. 도 1에서는 다층 세라믹 캐패시터(1)의 예시적인 구조가 도시되어 있다. 캐패시터(1)의 외부 전극(4)은 캐패시터 칩(1)의 측면 상에 내부 전극 층(3)과 전기 접속하여 배치된다. 캐패시터 칩(1)은 다수의 교호적으로 스택된 유전 층(2)을 갖는다. 캐패시터 칩(10)의 형상은 주로 장방형이지만 중요한 것은 아니다. 또한, 크기는 중요하지 않으며 칩은 일반적으로 1.0 - 5.6 mm x 0.5 - 5.0 mm x 0.5 - 1.9 mm 범위에서 특정 적용에 따라서 적절한 치수를 가질 수 있다. 내부 전극 층(3)은 반대쪽 단부에서 그들이 칩(1)의 반대 측면에서 교호적으로 노출되도록 스택된다. 즉, 한 그룹의 내부 전극 층(3)은 칩(1)의 일 측면에서 노출되고 다른 그룹의 내부 전극 층(3)은 칩(1)의 반대 측면에서 노출된다. 하나의 외부 전극(4)은 한 그룹의 내부 전극 층(3)과 전기 접촉으로 캐패시터 칩(1)의 한쪽 측면에 적용되고 다른 외부 전극(4)은 다른 그룹의 내부 전극 층(3)과 전기 접촉으로 칩(1)의 반대 측면에 적용된다.
유전 층은 표 1, 2 또는 3에서와 같은 스트론튬, 티타늄 및 지르코늄의 산화물을 포함하는 블렌드를 소결하므로서 이루어진 유전물질로 이루어진다. B2O3, MgO 또는 MgO-CaO-Al2O3-SiO2-SrO를 포함하는 소결 보조제도 유용할 수 있다.
또 다른 경로는 표 4 또는 5에서와 같은 스트론튬 티타네이트 및 스트론튬 지르코네이트로 시작하는 것이다. 상기한 산화물들의 하이드록사이드 또는 카보네이트, 아세테이트, 니트레이트와 같은 다른 형태 및 금속 포르메이트, 옥살레이트, 등과 같은 오르가노금속성 화합물도 소정의 금속 이온이 소정의 양으로 제공되는 한 동일한 효과를 갖는다는 것이 본 기술에 친숙한 사람들에게는 명백하다.
유전 조성물의 또 다른 조성
SrTiO3 SrZrO3 B2O3 MgO
wt % 1-7 89-99 0.05-3 0.05-1.5
유전 조성물의 또 다른 조성
wt % SrCO 3 SrZrO 3 SrTiO 3 SrO ZrO 2 TiO 2 MgO CaO Al 2 O 3 SiO 2
A 50-58 0-0.5 40-46 0.5-3 0.05-1 0-1 0.05-2 0.05-3
B 90-98 2-5 0-1 0.05-2 0-1.5 0.05-2 0.05-3.5
C 92.5-95.4 3.5-3.6 0.1-0.4 0-0.3 0.3-1.2 0-0.3
D 41.5-48.5 47-55 0.5-2.5 0.05-1 0-0.5 0.05-2.5 0.05-3.5
다른 화합물도 유전 특성에 악영향을 주지 않는다면 유전 물질에 존재할 수 있다. 그러한 물질은 불순물로서 원료물질에서 일반적으로 발견된다.
본 발명의 유전 조성물은 일반적으로 약 0.5-3 미크론의 평균 크기를 갖는 미세 결정 그레인을 갖는데 약 0.7 미크론 이하의 그레인 크기가 바람직하다.
각 유전 층은 약 50 미크론 이하의 두께를 갖는다. 바람직하게는, 각 유전층의 두께는 약 0.5-50 미크론이다. 보다 바람직하게는, 각 유전층의 두께는 약 2-10 미크론이다. 본 발명의 조성물은 사용 기간에 걸쳐 캐패시턴스의 최소 감성을 보장하도록 얇은 유전층을 갖는 다층 세라믹 칩 캐패시터를 만드는데 사용될 수 있다. 칩 캐패시터에 스택된 유전층의 수는 일반적으로 약 2-800, 바람직하게는 약 3-400이다.
본 발명의 다층 세라믹 칩 캐패시터는 일반적으로 페이스트를 사용하여 통상적인 인쇄 및 시트화 법으로 그린 칩을 형성하고 이 그린 칩을 소성시키므로서 제작된다. 소성 후에, 칩은 알루미나와 실리카와 같은 매체에 건성 텀블링되어(tumbled) 코너를 라운드지게한다. 이후, 예를 들면, 구리를 함유하는 전도성 페이스트는 노출된 내부 전극을 함께 접속하도록 양 단부에 도포되어 말단을 만든다. 칩은 이후 다층 캐패시터를 형성하도록 양 단부에서 전도체(예를 들면, 구리)를 고형 전도 패드를 소결시키기 위하여 약 10분-2시간 동안 건조 질소 분위기에서 약 800℃로 소성된 말단이다. 말단은 도 1에 도시된 바와 같이 외부 전극(4)이다.
유전 페이스트
유전 층을 형성하기 위한 페이스트는 여기에 기술된 바와 같이 유기 비히클을 원료 유전 물질과 혼합하므로서 얻어질 수 있다. 또한 유용한 것은 상기한 바와 같이 소성시 산화물 및 복합체 산화물로 변환하는 전구물질 화합물이다. 유전 물질은 이들 산화물 또는 이들 산화물의 전구물질을 함유하는 화합물을 선택하고 이들을 적절한 비율에서 혼합하므로서 얻어진다. 원료 유전 물질에서 그러한 화합물의 비율은 소성 후 원하는 유전 층 조성물이 얻어질 수 있도록 결정된다. 원료 유전물질은 일반적으로 약 0.1-3 미크론, 보다 바람직하게는 약 1 미크론 이하의 평균 입자 크기를 갖는 분말 형태로 사용된다.
유기 비히클
유기 비히클은 유기 용매에서의 바인더 또는 물에서의 바인더이다. 여기에 사용된 바인더의 선택은 중요하지 않다; 에틸 셀루로오스, 폴리비닐 부탄올, 에틸 셀루로오스 및 하이드록시프로필 셀룰로오스 및 이들의 조합과 같은 통상적인 바인더가 용매와 함께 적절하다, 유기 용매도 중요하지 않은데 특정 적용법(즉, 인쇄 또는 시트화)에 따라, 부틸 카르비톨, 아세톤, 톨루엔, 에탄올, 디에틸렌 글리콜 부틸 에테르; 2,2,4-트리메틸 펜탄디올 모노이소부티레이트(Texanol®); 알파-테르피네올; 베타-테르피네올; 감마 테르피네올; 트리데실 알콜; 디에틸렌 글리콜 에틸 에테르(Carbitol®). 디에틸렌 글리콜 부틸 에테르(Butyl Carbitol®) 및 프로필렌 글리콜; 및 이들의 블렌드와 같은 통상적인 유기 용매로부터 선택될 수 있다. Texanol®이라는 상표로 판매되는 제품은 미국, 테네시, 킹스포트에 소재하는 이스트만 케미칼 컴패니(Eastman Chemical Company)로부터 입수 가능하고; Dowanol® 및 Carbitol®이라는 상표로 판매되는 것들은 미국 미시간, 미들랜드에 소재하는 다우 케미칼 컴패니(Dow Chemical Co.)로부터 입수 가능하다.
선택적으로, 물과 조합된 폴리비닐 알콜(PVA) 또는 폴리비닐 아세테이트(PVAC)로부터 선택될 수 있다. PVA와 PVAC는 일반적으로 보론 함유 세라믹 유전 분말과 조화되지 않는다는 것을 알아야 한다. PVA 및/또는 PVAC와 함께 보론 함유 유리를 포함하는 수성 슬러리는 심한 겔화를 겪는 경향이 있다. 따라서, 본 발명에서 기술된 바와 같이 보론을 함유하지 않는 세라믹 유전 분말이 수계 슬러리 처리를 위해 특히 중요하다.
각 페이스트(유전 또는 전극 페이스트)의 유기 비히클 함량에 대한 특별한 제한은 없다. 페이스트는 종종 약 1-5 wt%의 바인더 및 약 10-50 wt의 유기 용매를 함유하는데 밸런스는 금속성분(전극에 대하여) 또는 유전 성분(유전 층에 대하여)이다. 원할 경우, 각 페이스트는 약 10 wt% 이하의 분산제, 가소제, 유전 화합물 및 절연 화합물과 같은 다른 첨가제를 함유할 수 있다.
내부 전극
내부 전극 층을 형성하기 위한 페이스트는 전기-전도성 물질과 유기 비히클을 혼합하므로서 얻어진다. 여기에 사용된 전도성 물질로는 상기한 바와 같은 전도성 금속 및 합금 및 소성시 예를 들면, 산화물, 오르가노메탈 화합물 및 수지산염을 그러한 전도성 금속으로 변환시키는 다양한 화합물을 포함한다. 적절한 니켈 페이스트의 예로는 페로 코포레이션(Ferro Corporation)으로부터의 EL51-012 니켈 페이스트이다.
도 1을 참고로 할 때, 내부 전극 층(3)을 형성하는 전도체는 유전층(2)의 유전 금속이 환원 방지 특성을 갖기 때문에 비금속이 바람직하게 사용되지만 중요한 것은 아니다. 일반적인 비금속은 니켈 및 그 합금을 포함한다. 바람직한 니켈 합금으로는 Mn, Cr, Co, Cu 및 Al로부터 선택된 적어도 하나의 다른 금속을 함유한다. 적어도 약 95 wt%의 니켈을 함유하는 합금이 바람직하다. 니켈과 니켈 합금은 약 0.1 wt% 이하의 인 및 다른 미량 성분(즉, 불순물)을 함유할 수 있다는 것을 알아야 한다. 내부 전극 층의 두께는 특정 적용에 적합하도록 조절될 수 있지만 일반적으로 약 5 미크론 이하의 두께이다. 바람직하게는, 내부 전극 층이 약 0.5-5 미크론, 보다 바람직하게는 약 1-5 미크론의 두께를 갖는다.
외부 전극
외부 전극(4)을 형성하는 전도체는 구리, 니켈 및 임의적으로 Mn, Cr, Co 또는 Al을 함유하는 이들의 합금과 같은 저렴한 금속이 바람직하지만 중요한 것은 아니다. 외부 전극 층의 두께는 특정 적용에 적합하도록 조절될 수 있지만 일반적으로 약 10-50 미크론 이하, 바람직하게는 약 20-40 미크론의 두께이다. 외부 전극을 형성하는 페이스트는 내부 전극에 대해서와 동일한 방법으로 제조된다.
그린 칩은 유전층-형성 페이스트 및 내부 전극 층-형성 페이스트로부터 제조될 수 있다. 프린팅법의 경우에 그린 칩은 폴리에스터 필름(예를 들면, 폴리에틸렌 테레프탈레이트(PET))의 기판 상에 페이스트를 라미나 형태로 교호적으로 프린팅하고 라미나 스택을 소정의 형상으로 절단하며, 그것을 기판과 분리하므로서 제조된다. 또한, 유용한 것은 그린 칩이 유전 층-형성 페이스트로부터 그린 시트를 형성하고, 각 그린 시트상에 내부 전극 층-형성 페이스트를 프린팅하며, 프린트된 그린 시트를 스택킹하므로서 제조된다. 그린 칩으로부터 유기 비히클이 제거된 후에는 소성된다. 유기 비히클은 대기에서 0.01-20℃/시간, 보다 바람직하게는 0.03-0.1℃/시간의 속도에서 약 150-350℃, 바람직하게는 약 200-300℃, 보다 바람직하게는 약 250℃의 유지 온도 및 약 30-700 분, 바람직하게는 약 200-300분의 유지 시간으로 가열하므로서 통상적인 조건 하에서 제거될 수 있다.
소성
그린 칩은 내부 전극 층-형성 페이스트에 있는 전도체의 형태에 따라 결정되는 분위기에서 소성된다. 내부 전극 층이 니켈 및 니켈 합금과 같은 비금속 전도체로 이루어지는 경우 소성 분위기는 10-12 - 10-8 atm의 산소 부분 압력을 가질 수 있다. 10-12 atm 이하의 부분 압력에서 소결하는 것은 그러한 낮은 압력에서 전도체가 비 정상적으로 소결되고 유전층으로부터 단락될 수 있기 때문에 피해야 한다. 약 10-8 atm 이상의 산소 부분 압력에서는 내부 전극 층이 산화될 수 있다. 약 10-11 - 10-9 atm의 산소 부분 압력이 가장 바람직하다.
소성을 위해서 온도는 실온으로부터 약 1150-1350℃, 보다 바람직하게는 약 1250-1350℃의 피크 온도로 상승된다. 이 온도는 치밀화를 강화하기 위하여 약 2시간 동안 유지된다. 보다 낮은 유지 온도는 불충분한 치밀화를 제공하는 반면에 보다 높은 유지 온도는 매우 큰 그레인을 만들 수 있다. 소성은 환원 분위기에서 수행되는 것이 바람직하다. 예시적인 소성 분위기로는 습윤 N2 또는 N2 및 H2 가스의 가습 혼합물를 포함한다. 소결 램프 속도는 약 50-500℃/시간, 바람직하게는 약 200-300℃/시간이고; 약 1200-1350℃, 바람직하게는 약 1250-1350℃, 보다 바람직하게는 약 1275-1325℃의 유지온도이다. 유지시간은 약 0.5-8 시간, 바람직하게는 약 1-3 시간이고; 냉각속도는 50-500℃/시간, 바람직하게는 200-300℃/시간이다.
유기 비히클 제거 및 소성은 연속적으로 또는 개별적으로 수행될 수 있다. 연속적인 경우의 공정으로는 유기 비히클을 제거하고, 냉각없이 분위기를 변화시키며, 소성온도로 가열하며, 특정 시간 동안 그 온도를 유지하며 그 후 냉각시키는 것을 포함한다. 개별적인 경우에는 유기 비히클이 제거되고 냉각된 후 칩의 온도가 소결 온도로 상승되고 분위기는 환원 분위기로 변화된다.
결과적인 칩은 예를 들면, 외부 전극-형성 페이스트가 외부 전극(말단)을 형성하도록 인쇄 또는 반송 및 소성되기 전에 배럴 텀블링(barrel tumbling) 및/또는 블라스팅으로 단부 면에서 연마될 수 있다. 외부 전극-형성 페이스트의 소성은 약 600-800℃에서 약 10분-1 시간 동안 건조 질소 분위기(약 10-6 atm 산소 부분 압력)에서 수행될 수 있다.
필요한 경우, 외부 전극 상에는 도금 또는 본 기술에서 알려진 다른 방법에 의해 패드가 형성된다. 본 발명의 다층 세라믹 칩 캐패시터는 예를 들면, 용접에 의해 인쇄회로 기판상에 설치될 수 있다.
하기 실시예는 본 발명의 바람직한 양태를 설명하기 위하여 제공된 것으로서 발명의 범위를 제한하는 것으로 의도된 것은 아니다.
개관( Overview )
각 층이 5-10 미크론의 두께를 갖는 순수한 니켈 전극 10개의 활성층을 갖는 다층 세라믹 캐패시터를 제조하여 1275-1350℃에서 환원 분위기(10-11-10-8 atm의 pO2)로 소결시켰다. 물리번 및 전기적 측정을 수행했다. 소성된 칩은 30 이상의 유전 투과성, 1 MHz에서 DF < 0.1 %, -55 - +125℃에서 ±30 ppm/℃ 이하의 TCC, 25℃에서 IR > 1013오옴, 125℃에서 IR >1012 오옴을 나타냈다. 유전 파괴 전압은 140V/미크론을 초과한다. 140℃에서 칩에 300V DC 전압을 가하여 신뢰성 테스트를 수행했다. 115시간 후에 실패가 관찰되지 않았다.
실시예 1
표 6에 도시된 바와 같은 적절한 양의 산화물들을 물에서 혼합, 블렌딩 및/또는 밀링하여 전구물질 1로서 나타내는 유전 조성물을 형성했다. 이 분말을 미국 코네티컷, 노위크에 소재하는 알티 밴더빌트 컴패니, 인코포레이티드(RT Vanderbilt Co, Inc)로부터 입수가능한 폴리머성 해교제(deflocculant)인 1% Darvan® C와 고 전단(~5000/분)에서 혼합했다. 혼합된 분말을 0.5 mm YTZ(이트리아 안정화 지르코니아)를 사용하여 약 0.64 미크론의 입자 D50으로 비드 밀링하였다. 이 분말을 1200℃에서 5시간 동안 하소(calcined)하였다. 하소된 분말을 통상적인 수단으로 분쇄하여 전구물질 1을 제공하였다.
하소 전의 전구물질 1의 조성
SrCO3 ZrO2 TiO2
wt % 54.901 43.761 1.337
선택적으로, 하소 후 전구물질 1의 조성물은 하기 표현으로 나타낼 수 있다: SrZr0.955Ti0.04503. 전구물질 1에 표 7의 조성에 따라 소결 플럭스로서 2MgO*3 B2O3 (Mg(OH)2 및 H3BO3의 조합으로서)를 첨가했다. 다시, 블렌드된 분말을 고 전단(약 5000/분)에서 혼합하고 0.5 mm YTZ를 사용하여 약 0.40 미크론의 입자 D50으로 비드 밀링한 후 통상적인 수단으로 건조 및 분쇄하여 실시예 1의 유전 분말을 제공했다.
소성 전의 실시예 1 유전 분말의 조성
전구물질 1 Mg(OH)2 H3BO3
wt % 98.377 0.787 0.836
실시예 1의 분말은 표 8에 기술된 바와 같은 단순한 산화물의 조합을 함유하는데 선택적으로 하기와 같이 표현될 수 있는 식을 갖는다: 98.979 wt%의 SrZr0.955Ti0.04503 + 0.547 wt%의 MgO + 0.474 wt% B2O3.
실시예 1 유전 분말의 산화물 성분
SrO ZrO2 TiO2 MgO B2O3
wt % 45.606 51.791 1.583 0.547 0.474
Mol% 48.869 46.669 2.199 1.507 0.756
최종 분말은 0.3-1 미크론의 평균 입자 크기를 가졌다. 상기 분말 100g을 폴리비닐 부탄올, 톨루엔 및 에틴올을 포함하는 유기 비히클 28.8g에 첨가하고 24 시간 동안 습윤 밀링하여 테이프 캐스팅을 위한 슬러리를 제조했다. 이 습윤 슬러리를 폴리에스터 필름상에 코팅하여 유전성 그린 테이프를 제조하였다. 유전성 그린 테이프의 두께는 그들에 대하여 수행될 특정 테스트에 따라 약 5-15 미크론이었다. 통상적인 니켈 페이스트를 사용하여 통상적인 스크린-프린팅 법으로 건조 그린 유전 테이프 상에 니켈 전극을 프린트했다. 총 10 시트를 스택킹하고 5100 psi의 압력 및 130℉(54℃)의 온도하에서 접착시켜 그린 칩을 제조했다. 소결 및 수축 후(이것은 일반적으로 X와 Y 방향 모두에서 15-20%이다) 칩의 치수가 약 0.12"(L) x 0.06"(W)(EIA1206 크기) 또는 0.08"(L) x 0.05" (W) (EIA0805 크기)로 되도록 적절한 치수로 다이싱(dicing)한 후 그린 칩을 가열하여 표 9의 연소 사이클에 따라 유기 비히클을 제거했다.
바인더 제거 조건
단계 온도(℃) 시간(분) 분위기
실온으로부터 램프 265 1200 대기
침지( Soak ) 265 240 대기
실온으로 냉각 25 25℃에 도달까지 대기
모든 실시예에 있어서, 칩은 먼저 바인더가 265℃의 온도(표 9)에서 제거되고, 101-11 - 10-8 atm의 pO2에서 N2/H2/H2O의 가스 혼합물에서 1250 - 1350℃의 온도로 소결되었다. 가스 혼합물을 35℃의 물 온도를 갖는 습윤기를 통해 N2/H2를 가습시키므로서 달성하였다. 이후, 텀블링으로 코너 라운딩하여 칩을 얻었다. 오하이오 클리블랜드에 소재하는 페로 코포레이션으로부터 입수 가능한 외부 전극 형성 페이스트를 단부 표면에 도포하고 약 70분 동안 775℃로 건조 질소 분위기에서 소성시켜 외부 전극을 형성했다. 그렇게 가공된 다층 캐패시터는 다양한 두께와 함께 약 3.2 mm x 1.6 mm (EIA 1206 크기) 또는 약 2.1 mm x 1.3 mm (EIA0805 크기)의 치수를 가졌다. 유전 층은 6-15 미크론의 두께였으며, 내부 니켈 전극 층은 약 1.5 미크론의 두께였다.
실시예 1의 분말로부터 다층 칩 캐패시터를 제조하여 테스트했다. 소성 조건 뿐만 아니라 전기적 특성을 표 10에 요약하였다. 표 10에 있는 모든 실시예(1a-1g)는 2시간 동안 표시된 온도에서 소성했다.
실시예 1의 MLCCs에 대한 소성 조건 및 전기적 특성
실시예 1a 1b 1c 1d 1e 1f 1g
소결온도(℃) 1275 1275 1300 1300 1325 1325 1325
pO 2 ( atm ) 10-10 10-11 10-10 10-11 10-8 10-9 10-10
유전층 두께(미크론) 5.0 4.7 5.1 5.0 5.2 5.0 5.4
캐패시턴스 ( pF ) 386.5 363.2 412.2 391.8 422.6 418.5 406.5
DF (%) 0.019 0.003 0.007 0.008 0.023 0.013 0.023
유전상수 30.0 27.9 34.8 32.5 38.4 36.3 29.5
TCC ( ppm / ℃)
25 ℃ -12.4 -12.2 -6.7 -12.2 -11.6 -8.8 -3.8
85 ℃ -2.2 -3.8 -0.3 -3.4 -7.8 -1.0 3.3
125 ℃ -1.8 -2.6 1.0 -2.2 -1.8 0.0 7.0
IR (10 12 OHM )
25 ℃ 900 760 270 440 390 660 420
125 ℃ 47.0 8.6 13.0 5.8 6.3 7.5 9.8
파괴전압 (V) 1060 945 977 880 1005 811 714
실시예 2
소결 보조제로서 전구물질 1에 표 11에 따른 Mg(OH)2, CaCO3, Al2O3 및 SiO2의 혼합물을 첨가했다(소성 후 효과적으로 MgO-CaO-Al2O3-SiO2)를 가져옴). 실시예 1에 따라 분말을 처리했다.
소성 전 실시예 2 유전 물질의 조성
전구물질 Mg(OH)2 CaCO3 Al2O3 SiO2
wt% 97.812 0.257 0.257 0.579 1.096
실시예 2의 분말은 선택적으로 하기와 같이 표현될 수 있는 식을 갖는다: 98.003 wt%의 SrZrO .955Ti0 .04503 + 0.178 wt%의 MgO + 0.144 wt %의 CaO + 0.579 wt%의 Al2O3 + 1.096 wt%의 SiO2. 간단한 산화물로서 표현했을 때 실시예 2의 분말은 표 12의 조성을 가졌다.
실시예 2 유전 분말의 산화물 성분
SrO ZrO2 TiO2 MgO CaO Al2O3 SiO2
Wt % 45.156 51.281 1.567 0.178 0.144 0.579 1.096
Mol% 48.288 46.115 2.173 0.489 0.285 0.629 2.021
전기적 테스트를 위한 MLCC 칩을 제작하기 위하여 실시예 1의 과정에 따라 실시예 2의 최종 분말을 처리했다. 소성 조건뿐만 아니라 전기적 특성도 표 13에 요약하였다. 표 13에 있는 실시예 2a-2d를 2 시간 동안 표시된 온도에서 소성했다.
실시예 2의 MLCCs에 대한 소성 조건 및 전기적 특성
실시예 2a 2b 2c 2d
소결온도 (℃) 1300 1300 1325 1350
pO 2 ( atm ) 10-10 10-11 10-10 10-10
유전층 두께(미크론) 12.3 11.3 11.0 10.9
캐패시턴스 ( pF ) 152.7 158.2 164.7 166.5
DF (%) 0.005 0.070 0.010 0.007
유전상수 31.2 32.3 31.4 31.5
TCC ( ppm /℃)
25 ℃ -4.8 -3.8 0.5 0.2
85 ℃ 4.5 4.0 7.3 7.2
125 ℃ 4.5 5.0 8.0 7.6
IR (10 12 OHM )
25 ℃ 100.0 31.0 5.0 34.0
125 ℃ 6.5 5.0 2.1 3.0
파괴전압 (V) 1726 909 1565 1562
실시예 3-14
표 14에 있는 실시예 3-14의 조성에 따라 소결 보조제로서 MgO5, CaO, Al2O3, SiO2 및/또는 SrO를 모두 또는 어떤 것을 혼합물의 다양한 양을 전구물질 1에 첨가했다. 실시예 12, 13 및 14에 있는 소결 보조제는 SrO를 함유하기 때문에 이들 실시예에 있는 총 SrO는 전구물질 1로부터 그리고 소결 보조제 모두로부터 나온다. 전구물질 1의 총 중량은 실시예 3-14에 대한 처음 세 개 항목(SrO, ZrO2 및 TiO2)의 합이다. 비교를 쉽게 하기 위하여, 실시예 2의 조성 및 MLCC 전기적 특성도 표 14 및 15에 포함되었다.
실시예 2-14 분말의 산화물 성분(wt%)
실시예 SrO ZrO2 TiO2 MgO CaO Al2O3 SiO2 소결 보조제로부터의 SrO
2 45.156 51.281 1.567 0.178 0.144 0.579 1.095 0
3 44.236 50.236 1.535 0.355 0.288 1.158 2.192 0
4 45.616 51.803 1.583 0.089 0.072 0.290 0.548 0
5 45.160 51.286 1.567 0.204 0.108 0.579 1.096 0
6 45.165 51.291 1.567 0.230 0.072 0.579 1.096 0
7 45.170 51.296 1.567 0.255 0.036 0.579 1.096 0
8 45.174 51.307 1.567 0.281 0.000 0.579 1.096 0
9 45.305 51.450 1.572 0.178 0.144 0.581 0.770 0
10 45.355 51.506 1.574 0.178 0.145 0.582 0.661 0
11 45.405 51.563 1.575 0.179 0.145 0.582 0.551 0
12 45.173 52.265 1.566 0.178 0.108 0.579 1.096 0.036
13 45.190 51.249 1.566 0.177 0.072 0.579 1.095 0.072
14 45.221 51.218 1.565 0.177 0.000 0.578 1.095 0.146
실시예 3-14의 최종 분말을 실시예 1의 과정에 따라 처리하여 전기적 테스트를 위한 MLCC 칩을 제작했다. 소성 조건 및 전기적 특성을 표 14에 요약하였다. MLCCs를 각각 2 시간 동안 소성했다.
Figure 112008020838890-PCT00001
실시예 1-14의 조성으로부터 예시적인 칩을 제조했는데 모두 매우 높은
유전 상수, 낮은 DF, 작은 소성 그레인 크기 및 높은 파괴 전압을 갖는다. TCC는 COG 기준을 충족하며 25℃ 및 125℃에서의 IR은 모두 EIA 규격을 초과한다.
추가적인 이점 및 변형은 본 기술에서 숙련된 자에게 쉽게 일어날 것이다. 따라서, 넓은 범위에 있어서 본 발명은 여기에 기술되고 도시된 특정의 상세한 설명 및 예시적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위 등에서 정의되는 일반적인 본 발명 개념의 정신 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.

Claims (20)

  1. 고형물 부분을 포함하는 납 및 카드뮴 없는 유전 페이스트에 있어서, 고형물 부분이 소성 전에
    a. 약 41.5 wt% - 약 48.5 wt% SrO,
    b. 약 47 wt% - 약 55 wt% ZrO2,
    c. 약 0.5 wt% - 약 2.5 wt% TiO2,
    d. 약 0.05 wt% - 약 1.5 wt% MgO, 및
    e. 약 0.05 wt% - 약 3 wt% B2O3
    를 포함하는 것을 특징으로 하는 유전 페이스트.
  2. 전자 부품을 형성하기 위한 방법에 있어서,
    a. 기판 상에 청구범위 1항의 유전 페이스트를 도포하고,
    b. 유전 물질을 소결시키기에 충분한 온도로 기판을 소성시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 소성이 1200-1350℃의 온도에서 수행되는 것을 특징으로 하는 방법.
  4. 제 2항에 있어서, 소성이 약 10-12-10-8 atm의 부분 산소 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
  5. 다층 세라믹 칩 캐패시터에 있어서,
    a. 청구범위 1항의 유전물질의 교호적으로 스택된 층, 및
    b. Ag, Au, Pd 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 물질의 층
    으로 이루어진 소성된 집합체를 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  6. 제 5항에 있어서, 내부 전극 물질이 니켈을 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  7. 전자 부품을 형성하기 위한 방법에 있어서,
    a.-i. 청구범위 1항의 페이스트를 포함하는 산화물-함유 유전물질의 층, 및
    ii. 금속-함유 전극 페이스트의 층을
    iii. 기판상에 교호적으로 적용하여 라미나 스택을 형성하고,
    b. 유전 물질을 소결시키기에 충분한 온도로 기판을 소성시키며,
    c. 라미나 스택을 소정의 형상으로 절단하고,
    d. 절단된 스택을 기판과 분리하며,
    e. 전극에 있는 금속을 소결시키고, 유전 물질에 있는 산화물을 융합시키기 위하여 스택을 소성시키는 단계를 포함하며, 내부 전극과 유전 물질은 각각 하나의 층 두께를 갖는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서, 소성 후 유전 물질의 층들은 약 1- 50 미크론의 두께를 갖는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서, 소성은 1200-1325℃의 온도에서 수행되는 것을 특징으로 하는 방법.
  10. 제 7항에 있어서, 소성이 약 10-12-10-8 atm의 부분 산소 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
  11. 제 7항에 있어서, 금속-함유 전극 페이스트가 니켈을 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  12. 고형물 부분을 포함하는 납 및 카드뮴 없는 유전 페이스트에 있어서, 고형물 부분이 소성 전에
    a. 약 44.2 wt% - 약 45.6 wt% SrO,
    b. 약 50.2wt% - 약 51.8 wt% ZrO2,
    c. 약 0.1 wt% - 약 0.4 wt% MgO,
    d. 약 1.5 wt% - 약 1.6 wt% TiO2,
    e. 약 0.3 wt% - 약 1.2 wt% Al2O3,
    f. 약 0.5 wt% - 약 2.2 wt% SiO2, 및
    g. 약 0.3 wt% 이하의 CaO
    를 포함하는 것을 특징으로 하는 유전 페이스트.
  13. 전자 부품을 형성하기 위한 방법에 있어서,
    a. 기판 상에 청구범위 12항의 유전 페이스트를 도포하고,
    b. 유전 물질을 소결시키기에 충분한 온도로 기판을 소성시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  14. 제 12항에 있어서, 소성이 1200-1350℃의 온도에서 그리고 약 10-12-10-8 atm의 부분 산소 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
  15. 전자 부품을 형성하기 위한 방법에 있어서,
    a. 기판상에 소결된 유전물질의 입자를 도포하고,
    b. 유전 물질을 소결시키기에 충분한 온도로 기판을 소성시키는 단계를 포함하며,
    c. 유전 물질은 소성 전에 하기 조성물 1, 조성물 2, 조성물 3, 조성물 4로 이루어진 그룹으로부터 선택된 조성물을 포함하는데, 소결 전에
    i. 조성물 1은
    1. 약 1 wt% - 7 wt% SrTiO3,
    2. 약 89 wt% - 99 wt% SrZrO3,
    3. 약 0.05 wt% - 3 wt% B2O3, 및
    4. 약 0.05 wt% - 1.5 wt% MgO를 포함하고,
    ii. 조성물 2는
    1. 약 52 wt% - 56 wt% SrCO3,
    2. 약 41 wt% - 45 wt% ZrO2,
    3. 약 1 wt% - 2wt% TiO2,
    4. 약 0.05 wt% - 3 wt% B2O3, 및
    5. 약 0.05 wt% - 1.5 wt% MgO를 포함하며,
    iii. 조성물 3은
    1. 약 50 wt% - 58 wt% SrCO3,
    2. 약 40 wt% - 46 wt% ZrO2,
    3. 약 0.5 wt% - 3 wt% TiO2,
    4. 약 0.05 - 1 wt% MgO,
    5. 약 0.05 wt% - 2 wt% Al2O3,
    6. 약 0.05 wt% - 3 wt% SiO2,
    7. 양이 약 1 wt%를 초과하지 않는다는 전제에서 CaO, 및
    8. 양이 약 0.5 wt%를 초과하지 않는다는 전제에서 SrO를 포함하고,
    iv. 조성물 4는
    1. 약 2 wt% - 5 wt% SrTiO3,
    2. 약 90 wt% - 98 wt% SrZrO3,
    3. 약 0.05 - 2 wt% MgO,
    4. 약 0.05 wt% - 2.5 wt% Al2O3,
    5. 약 0.05 wt% - 3.5 wt% SiO2,
    6. 양이 약 1 wt%를 초과하지 않는다는 전제에서 SrO, 및
    7. 양이 약 1 wt%를 초과하지 않는다는 전제에서 CaO
    를 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서, 소성이 1200-1350℃의 온도에서 수행되는 것을 특징으로 하는 방법.
  17. 제 15항에 있어서, 소성이 약 10-12-10-8 atm의 부분 산소 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
  18. 제 15항에 있어서, 소성이 1200-1325℃의 온도에서 수행되는 것을 특징으로 하는 방법.
  19. 제 15항에 있어서, 유전 물질이 소성 전에 조성물 1을 포함하는 것을 특징으로 하는 방법.
  20. 제 15항에 있어서, 유전 물질이 소성 전에 조성물 3을 포함하는 것을 특징으로 하는 방법.
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