KR20080046931A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 데이터 신호의 전압 상승 기간의 끝단의 전압을 전압 유지 기간의 전압의 0.5배 이상 1배 미만으로 설정함으로써 구동 효율의 저하를 억제하고, 아울러 어드레스 방전을 안정시키는 효과가 있다.
이러한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 어드레스 전극을 포함하는 플라즈마 디스플레이 패널과, 서브필드의 어드레스 기간에서 어드레스 전극에 데이터 신호를 공급하는 구동부를 포함하고, 데이터 신호는 인덕터부를 통한 공진에 의해 전압이 제 10 전압까지 점진적으로 상승하는 전압 상승 기간과, 제 10 전압보다 큰 제 20 전압을 실질적으로 일정하게 유지하는 전압 유지 기간, 전압이 제 20 전압이하로 점진적으로 하강하는 전압 하강 기간을 포함하고, 제 10 전압은 제 20 전압의 0.5배 이상 1배 미만이다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면.
도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 6은 데이터 신호에 대해 보다 상세히 설명하기 위한 도면.
도 7은 구동부의 구성의 일례에 대해 설명하기 위한 도면.
도 8a 내지 도 8f는 도 7의 구동부의 동작의 일례에 대해 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하는 구동부를 포함할 수 있다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성된다. 구동부는 전극을 통해 방전 셀로 구동 신호를 공급한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 자외선(Ultraviolet rays) 등의 광을 발생하고, 이러한 자외선 등의 광이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명의 일실시예는 서브필드의 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 신호의 공급 방법을 개선하여 구동 효율의 저하를 방지하고, 어드레스 방전을 안정시키는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 어드레스 전극을 포함하는 플라즈마 디스플레이 패널과, 서브필드의 어드레스 기간에서 어드레스 전극에 데이터 신호를 공급하는 구동부를 포함하고, 데이터 신호는 인덕터부를 통한 공진에 의해 전압이 제 10 전압까지 점진적으로 상승하는 전압 상승 기간과, 제 10 전압보다 큰 제 20 전압을 실질적으로 일정하게 유지하는 전압 유지 기간, 전압이 제 20 전압이하로 점진적으로 하강하는 전압 하강 기간을 포함하고, 제 10 전압은 제 20 전압의 0.5배 이상 1배 미만이다.
또한, 제 10 전압은 제 20 전압의 0.6배 이상 0.85배 이하이다.
또한, 전압 상승 기간의 길이는 전압 상승 기간과 전압 유지 기간과 전압 하강 기간의 길이의 합의 0.05배 이상 0.4배 이하이다.
또한, 전압 상승 기간의 길이는 전압 상승 기간과 전압 유지 기간과 전압 하강 기간의 길이의 합의 0.08배 이상 0.35배 이하이다.
또한, 데이터 신호의 전압이 제 10 전압인 시점에서의 인덕터부에 흐르는 전류는 0A(암페어)보다는 크고 전압 상승 기간에서 인덕터부에 흐르는 최대 전류보다는 작다.
또한, 데이터 신호의 전압이 제 10 전압인 시점에서의 인덕터부에 흐르는 전류는 전압 상승 기간에서 인덕터부에 흐르는 최대 전류의 0.2배 이상 0.7배 이하이다.
또한, 데이터 신호는 전압이 제 10 전압인 시점에서 제 20 전압으로 클램 핑(Clamping)된다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.
플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(Y1~Yn)과 서스테인 전극(Z1~Zn)을 포함하고, 아울러 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극(X1~Xm)을 포함한다.
구동부(110)는 서브필드(Subfield)의 어드레스 기간에서 플라즈마 디스플레이 패널(100)의 어드레스 전극에 데이터 신호를 공급한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 구동부(110)는 플라즈마 디스플레이 패널(100)의 스캔 전극을 구동시키는 제 1 구동부(미도시)와, 서스테인 전극을 구동시키는 제 2 구동부와, 어드레스 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 본 발명의 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
다음, 도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널은 서로 나란한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)과, 전술한 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 어드레스 전극(213, X)이 형성되는 후면 기판(111)이 합착되어 이루어진다.
스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기판(201)에는 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 덮도록 유전체 층, 예컨대 상부 유전체 층(204)이 형성될 수 있다.
상부 유전체 층(204)은 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시킬 수 있다.
상부 유전체 층(204)이 형성된 전면 기판(201)에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성될 수 있다. 이러한 보호 층(205)은 산화마그네슘(MgO) 재질을 포함할 수 있다. 이러한 보호층(205)은 예를 들면 산화마그네슘(MgO) 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성될 수 있다.
한편, 후면 기판(211) 상에는 전극, 예컨대 어드레스 전극(213, X)이 형성되고, 이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮도록 유전체 층, 예컨대 하부 유전체 층(215)이 형성될 수 있다.
이러한, 하부 유전체 층(215)은 어드레스 전극(213, X)을 절연시킬 수 있다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 형성될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 형성되는 것도 가능하다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 적용될 수 있는 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다.
여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
이와 같이, 형성하게 되면 방전 셀 내에 형성되는 후술될 형광체 층(214)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 형성되는 청색(B) 형광체 층의 폭이 적색(R) 방전 셀 내에 형성되는 적색(R) 형광체 층의 폭 보다 넓고, 아울러 녹색(G) 방전 셀에 형성되는 녹색(G) 형광체 층의 폭이 적색(R) 방전 셀 내에 형성되는 적색(R) 형광체 층의 폭보다 넓을 수 있다.
그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 적용될 수 있는 플라즈마 디스플레이 패널은 도 2에 도시된 격벽(212)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(212)은 제 1 격벽(212b)과 제 2 격벽(212a)을 포함하고, 여기서, 제 1 격벽(212b)의 높이와 제 2 격벽(212a)의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 제 1 격벽(212b)의 높이가 제 2 격벽(212a)의 높이보다 더 낮을 수 있다. 아울러, 채널형 격벽 구조인 경우에는 제 1 격벽(212b)에 채널이 형성될 수 있다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 적용될 수 있는 플라즈마 디스플레이 패널에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 2에서는 후면 기판(211)에 격벽(212)이 형성된 경우만을 도시하고 있지만, 격벽(212)은 전면 기판(201) 또는 후면 기판(211) 중 적어도 어느 하나에 형성될 수 있다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워질 수 있다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 형성되는 것도 가능하다.
또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(214)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 녹색(G) 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 청색(B) 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 적색(R) 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 형광체 층의 두께는 청색(B) 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 적용될 수 있는 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 이상의 설명에서는 번호 204의 상부 유전체 층 및 번호 215의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 번호 212의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 다른 블랙 층(미도시)을 더 형성할 수도 있다.
또한, 격벽(212)과 대응되는 전면 기판(201) 상의 특정 위치에 또 다른 블랙 층(미도시)이 더 형성되는 것도 가능하다.
또한, 후면 기판(211) 상에 형성되는 어드레스 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
다음, 도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 3을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 영상 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 영상 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 영상 프레임을 사용하는 것이다. 이러한 경우에 하나의 영상 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.
여기, 도 3에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필 드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 3에서는 하나의 영상 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4는 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다. 이하에서 설명될 구동 신호들은 앞선 도 1의 번호 110의 구동부가 공급하는 것임을 미리 밝혀둔다.
도 4를 살펴보면, 먼저 리셋 기간 이전의 프리(Pre) 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호가 공급될 수 있다.
아울러, 스캔 전극(Y)에 제 1 하강 램프 신호가 공급되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호가 서스테인 전극(Z)에 공급될 수 있다.
여기서, 스캔 전극(Y)에 공급되는 제 1 하강 램프 신호는 제 1 전압(V1)까지 점진적으로 하강할 수 있다.
아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지할 수 있다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에 서 공급되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압일 수 있다.
이와 같이, 프리 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프 신호가 공급되고, 이와 함께 서스테인 전극(Z)에 프리 서스테인 신호가 공급되면 스캔 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 스캔 전극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 스캔 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 음(-)의 벽 전하가 쌓일 수 있다.
이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.
아울러, 리셋 기간에서 스캔 전극(Y)으로 공급되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
구동 시간을 확보하는 관점에서 영상 프레임의 서브필드 중에서 시간상 가장 먼저 배열되는 서브필드에서의 리셋 기간이전에 프리 리셋 기간이 포함되거나 영상 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능하다.
또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능하다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 스캔 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호가 공급될 수 있다.
여기서, 상승 램프 신호는 제 2 전압(V2)부터 제 3 전압(V3)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 3 전압(V3)부터 제 4 전압(V4)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만할 수 있다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호가 스캔 전극(Y)에 공급될 수 있다.
여기서, 제 2 하강 램프 신호는 제 5 전압(V5)부터 제 6 전압(V6)까지 점진적으로 하강할 수 있다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
다음, 도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.
먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 2 전압(V2)부터 제 3 전압(V3)까지는 급격히 상승한 이후에 제 3 전압(V3)부터 제 4 전압(V4)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5b를 살펴보면 제 2 하강 램프 신호는 제 8 전압(V8)에서부터 전압이 점진적으로 하강하는 형태이다. 여기서, 제 8 전압(V8)은 제 3 전압(V3)과 실질적으로 동일할 수도 있고, 상이할 수도 있다.
이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
한편, 리셋 기간 이후의 어드레스 기간에서는 제 2 하강 램프 신호의 최저 전압, 즉 제 6 전압(V6)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호가 스캔 전극(Y)에 공급될 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ㅿVy)만큼 하강하는 스캔 신호(Scan)가 스캔 전극(Y1~Yn)에 공급될 수 있다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어 도 하나의 서브필드에서 스캔 신호(Scan)의 폭은 다른 서브필드에서의 스캔 신호(Scan)의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭이 앞에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호(Scan) 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초)......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호(Scan)가 스캔 전극(Y)으로 공급될 때, 스캔 신호에 대응되게 어드레스 전극(X)에 데이터 신호가 공급될 수 있다. 데이터 신호는 전압 상승 기간, 전압 유지 기간 및 전압 하강 기간을 포함할 수 있다.
이러한 데이터 신호에 대해서는 도 6이후에서 보다 상세히 설명하기로 한다.
이러한 스캔 신호(Scan)와 데이터 신호(Data)가 공급됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
여기서, 어드레스 기간에서 서스테인 전극(Z)의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극(Z)에 서스테인 바이어스 신호가 공급될 수 있다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신 호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.
이후, 영상 표시를 위한 서스테인 기간에서는 스캔 전극(Y) 및 서스테인 전극(Z)에 중 적어도 하나에 서스테인 신호(SUS)가 공급될 수 있다. 예를 들면, 스캔 전극(Y)과 서스테인 전극(Z)에 교호적으로 서스테인 신호(SUS)가 공급될 수 있다.
이러한 서스테인 신호(SUS)가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 공급될 때 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
이러한 과정을 통해 영상이 표시될 수 있다.
다음, 도 6은 데이터 신호에 대해 보다 상세히 설명하기 위한 도면이다.
도 6을 살펴보면, 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 신호는 전압 상승 기간, 전압 유지 기간 및 전압 하강 기간을 포함한다.
전압 상승 기간에서는 데이터 신호의 전압이 인덕터(Inductor)부를 통한 공진에 의해 제 10 전압(V10)까지 점진적으로 상승한다. 이러한 전압 상승 기간의 길이는 대략 100ns이상 380ns이하이다.
전압 유지 기간에서는 데이터 신호의 전압이 제 10 전압(V10)보다는 큰 제 20 전압(V20)을 실질적으로 일정하게 유지한다. 이러한 전압 유지 기간의 길이는 대략 570ns이상 780ns이하이다.
전압 하강 기간에서는 데이터 신호의 전압이 제 20 전압(V20)이하로 점진적 으로 하강한다. 이러한 전압 하강 기간의 길이는 대략 130ns이상 300ns이하이다.
이러한 전압 상승 기간, 전압 유지 기간, 전압 하강 기간을 포함하는 데이터 신호의 전체 길이는 대략 900ns이상 1400ns이하이다.
이상에서 설명한 데이터 신호를 공급하는 구동부의 구성 및 그의 동작의 일례에 대해 첨부된 도 7 및 도 8a 내지 도 8f를 결부하여 살펴보면 다음과 같다.
도 7은 구동부의 구성의 일례에 대해 설명하기 위한 도면이다.
또한, 도 8a 내지 도 8f는 도 7의 구동부의 동작의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 7을 살펴보면 구동부는 데이터 드라이브 집적 회로부(Data Drive Integrated Circuit, 700)와, 데이터 전압 공급부(710) 및 에너지 회수부(720)를 포함한다.
데이터 전압 공급부(710)는 제 3 스위치부(S3)를 포함하고, 이러한, 제 3 스위치부(S3)의 스위칭(Switching) 동작을 통해 도시하지 않은 데이터 전압원이 출력하는 제 20 전압(V20)을 데이터 드라이브 집적 회로부(700)로 공급한다.
데이터 드라이브 집적 회로부(700)는 플라즈마 디스플레이 패널의 어드레스 전극(X)에 접속되고, 자신에게 공급되는 전압을 미리 정해진 스위칭(Switching) 동작을 통해 어드레스 전극(X)에 공급한다. 예를 들면, 데이터 전압 공급부(710)의 출력과 에너지 회수부(720)의 출력과 그라운드 레벨(GND)의 전압을 선택적으로 어드레스 전극(X)으로 공급한다.
아울러, 이러한 데이터 드라이브 집적 회로부(700)는 제 1 스위치부(S1)와 제 2 스위치부(S2)를 포함한다.
여기서, 제 1 스위치부(S1)의 일단은 데이터 전압 공급부(710) 및 에너지 회수부(720)와 공통 연결되고, 타단은 제 2 스위치부(S2)의 일단과 연결된다. 또한, 제 2 스위치부(S2)의 타단은 접지(GND)된다.
아울러, 제 1 스위치부(S1)의 타단과 제 2 스위치부(S2)의 일단의 사이, 즉 제 2 노드(n2)는 어드레스 전극(X)과 접속된다.
이러한, 데이터 드라이브 집적 회로부(700)는 데이터 전압 공급부(710) 및 에너지 회수부(720)로부터 독립되어 하나의 모듈(Module)로서 형성될 수 있다. 예를 들면, 연성 기판, 예컨대 TCP(Tape Carrier Package) 상에 하나의 칩(Chip)의 형태로 형성된다.
에너지 회수부(720)는 커패시터부(C), 인덕터부(L) 및 제 4 스위치부(S4)를 포함한다. 여기서 커패시터부(C)와 인덕터부(L)와 제 4 스위치부(S4)는 직렬 배치된다.
커패시터부(C)는 이용하여 플라즈마 디스플레이 패널의 어드레스 전극(X)에 공급할 에너지를 저장하며, 아울러 플라즈마 디스플레이 패널의 어드레스 전극(X)으로부터 회수된 무효 에너지를 저장한다.
제 4 스위치부(S4)는 커패시터부(C)로부터 플라즈마 디스플레이 패널의 어드레스 전극(X)으로 공급되는 에너지의 공급 경로를 형성한다. 아울러, 플라즈마 디스플레이 패널의 어드레스 전극(X)으로부터 에너지 저장용 커패시터부(C)로 회수되는 에너지의 회수 경로를 형성한다.
인덕터부(L)는 커패시터부(C)에 저장된 에너지가 LC공진을 통해 플라즈마 디스플레이 패널의 어드레스 전극(X)으로 공급되도록 하고, 아울러 플라즈마 디스플레이 패널의 무효 에너지가 LC공진을 통해 커패시터부(C)에 회수되도록 한다.
여기서, 제 4 스위치부(S4)의 일단은 커패시터부(C)의 타단과 연결되고, 타단은 접지된다. 커패시터부(C)의 일단은 인덕터부(L)의 타단과 연결되고, 인덕터부(L)의 일단은 제 1 노드(n1)에서 데이터 전압 공급부(710) 및 데이터 드라이브 집적회로부(700)의 제 1 스위치부(S1)의 일단과 공통 연결된다.
한편, 구동부는 전류 차단부(730)를 더 포함할 수 있다. 전류 차단부(730)는 에너지 회수부(720)의 커패시터부(C)와 도시하지 않은 데이터 전압원 사이의 전류 흐름을 차단할 수 있는 다이오드부(D)를 포함한다. 이러한 전류 차단부(730)는 데이터 전압원의 출력, 즉 제 20 전압(V20)이 커패시터부(C)로 유입되지 않도록 차단할 수 있다.
이러한, 도 7에 도시된 구동부의 동작을 첨부된 도 8a 내지 도 8f를 참조하여 살펴보면 다음과 같다.
먼저, 도 8a를 살펴보면 앞선 도 6에서와 같이 상승 기간, 유지 기간, 상승 기간을 갖는 데이터 신호를 어드레스 전극(X)에 공급하기 위한 도 7의 구동부의 스위칭 타이밍(Timing)이 나타나 있다.
전압 상승 기간, 즉 d1기간에서는 에너지 회수부(720)의 제 4 스위치부(S4)가 온(On) 상태이고, 또한 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)가 온 상태이다.
아울러, 데이터 전압 공급부(710)의 제 3 스위치부(S3)와 데이터 드라이브 집적 회로부(700)의 제 2 스위치부(S2)는 각각 오프(Off) 상태이다.
그러면, 도 8b에서와 같이 에너지 회수부(720)의 커패시터부(C)에 저장된 에너지가 제 3 노드(n3), 인덕터부(L), 제 1 노드(n1) 및 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)를 통해 플라즈마 디스플레이 패널의 어드레스 전극(X)으로 공급된다.
여기서, 인덕터부(L)에 의한 공진이 발생하고, 이로 인해 어드레스 전극(X)의 전압이 제 10 전압(V10)까지 점진적으로 상승하게 된다.
이후, 전압 유지 기간, 즉 d2에서는 데이터 전압 공급부(710)의 제 3 스위치부(S3)와 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)가 온 상태이고, 에너지 회수부(720)의 제 4 스위치부(S4), 에너지 회수 제어 스위치부(Q3) 및 데이터 드라이브 집적 회로부(700)의 제 2 스위치부(S2)는 각각 오프 상태이다.
그러면, 도 8c에서와 같이 데이터 전압원이 공급하는 제 20 전압(V20)이 데이터 전압 공급부(710)의 제 3 스위치부(S3)를 통해, 제 1 노드(n1)을 거쳐 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)를 지나 플라즈마 디스플레이 패널의 어드레스 전극(X)으로 공급된다. 이에 따라, 어드레스 전극(X)의 전압, 즉 데이터 신호의 전압이 제 10 전압(V10)으로부터 제 20 전압(V20)까지 상승한다. 즉, 데이터 신호는 전압이 제 10 전압(V10)인 시점에서 제 20 전압(V20)으로 클램핑(Clamping)된다.
한편, 전압 상승 기간(d1)의 끝단에서의 데이터 신호의 전압, 즉 제 10 전 압(V10)이 과도하게 낮은 경우에는 인덕터부(L)에 의한 공진 시간이 과도하게 짧아지게 되고, 이로 인해 커패시터부(C)에 저장된 에너지가 어드레스 전극(X)으로 충분히 공급되지 않음으로써 구동 효율이 저하된다.
이러한 구동 효율의 저하를 방지하기 위해 제 10 전압(V10)은 전압 유지 기간(d2)에서의 데이터 신호의 전압, 즉 제 20 전압(V20)의 0.5배 이상 1배 미만으로 설정될 수 있다. 예를 들어, 제 20 전압(V20)이 100V라고 가정하면 제 10 전압(V10)은 대략 50V이상 100V미만의 범위 내에서 결정되는 것이다.
또한, 아울러, 제 10 전압(V10)이 과도하게 높은 경우에는 인덕터부(L)에 의한 공진 시간이 과도하게 길어짐으로써 데이터 신호의 전압이 출렁이게 되는 등의 문제점이 발생하여 어드레스 방전이 불안정해질 수 있다.
이상에서 설명한 구동 효율의 저하 및 어드레스 방전의 불안정을 방지하기 위해 제 10 전압(V10)은 전압 유지 기간(d2)에서의 데이터 신호의 전압, 즉 제 20 전압(V20)의 0.6배 이상 0.85배 이하로 설정될 수 있다.
한편, 전압 상승 기간(d1)의 길이가 과도하게 긴 경우에는 하나의 데이터 신호의 길이가 과도하게 길어짐으로써 전체 구동 시간이 부족해질 수 있다. 아울러, 전압 상승 기간(d1)의 길이가 과도하게 짧은 경우에는 인덕터부(L)에 의한 공진 시간이 과도하게 짧아지게 되고, 이로 인해 커패시터부(C)에 저장된 에너지가 어드레스 전극(X)으로 충분히 공급되지 않음으로써 구동 효율이 저하된다.
이러한 구동 효율의 저하 및 어드레스 방전의 불안정을 방지하기 위해 데이터 신호의 전압 상승 기간(d1)의 길이는 전압 상승 기간(d1)과 전압 유지 기간(d2) 과 전압 하강 기간(d3)의 길이의 합(d1+d2+d3)의 0.05배 이상 0.4배 이하로 설정되거나 또는 0.08배 이상 0.35배 이하로 설정될 수 있다.
이상에서 설명한 전압 상승 기간(d1)과 전압 유지 기간(d2)에서 인덕터부(L)에 흐르는 전류(IL)에 대해 다음 도 8d에 도시되어 있다.
도 8d를 살펴보면, 전압 상승 기간(d1)에서는 인덕터부(L)로부터 어드레스 전극(X)쪽으로 전류가 흐르고, 아울러 그 전류량이 증가함을 알 수 있다.
여기서, 데이터 신호의 전압이 제 10 전압(V10)인 시점에서의 인덕터부(L)에 흐르는 전류(I1)는 0A(암페어)보다는 크고 전압 상승 기간(d1)에서 인덕터부(L)에 흐르는 최대 전류(Imax)보다는 작다.
바람직하게는, 데이터 신호의 전압이 제 10 전압(V10)인 시점에서의 인덕터부(L)에 흐르는 전류(I1)는 전압 상승 기간(d1)에서 인덕터부(L)에 흐르는 최대 전류(Imax)의 0.2배 이상 0.7배 이하이다.
한편, 전압 하강 기간, 즉 d3기간에서는 에너지 회수부(720)의 제 4 스위치부(S4)가 온 상태이고, 또한 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)가 온 상태이다.
아울러, 데이터 전압 공급부(710)의 제 3 스위치부(S3) 및 데이터 드라이브 집적 회로부(700)의 제 2 스위치부(S2)는 각각 오프 상태이다.
그러면, 도 8e에서와 같이 플라즈마 디스플레이 패널의 무효 에너지가 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1), 제 1 노드(n1) 및 인덕터 부(L)를 경유하여 커패시터부(C)로 회수된다.
이때, 인덕터부(L)를 통한 LC공진이 발생하고 이에 따라 어드레스 전극(X)의 전압, 즉 데이터 신호의 전압이 제 20 전압(V20)이하로 점진적으로 하강한다.
전압 하강 기간 이후에는 다음 도 8f에서와 같이 데이터 드라이브 집적 회로부(700)의 제 2 스위치부(S2)가 온 상태이고, 데이터 전압 공급부(710)의 제 3 스위치부(S3), 에너지 회수부(720)의 제 4 스위치부(S4) 및 데이터 드라이브 집적 회로부(700)의 제 1 스위치부(S1)는 각각 오프 상태이다.
그러면, 그라운드(GND) 레벨의 전압이 데이터 드라이브 집적 회로부(700)의 제 2 스위치부(S2)를 지나 플라즈마 디스플레이 패널의 어드레스 전극(X)으로 공급되는 것이다.
이와 같은 과정을 통해 어드레스 전극(X)으로 데이터 신호가 공급된다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 데이터 신호의 전압 상승 기간의 끝단의 전압을 전압 유지 기간의 전압의 0.5배 이상 1배 미만으로 설정함으로써 구동 효율의 저하를 억제하고, 아울러 어드레스 방전을 안정시키는 효과가 있다.

Claims (7)

  1. 어드레스 전극을 포함하는 플라즈마 디스플레이 패널과,
    서브필드의 어드레스 기간에서 상기 어드레스 전극에 데이터 신호를 공급하는 구동부
    를 포함하고,
    상기 데이터 신호는 인덕터부를 통한 공진에 의해 전압이 제 10 전압까지 점진적으로 상승하는 전압 상승 기간과, 상기 제 10 전압보다 큰 제 20 전압을 실질적으로 일정하게 유지하는 전압 유지 기간, 전압이 상기 제 20 전압이하로 점진적으로 하강하는 전압 하강 기간을 포함하고,
    상기 제 10 전압은 상기 제 20 전압의 0.5배 이상 1배 미만인 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 10 전압은 상기 제 20 전압의 0.6배 이상 0.85배 이하인 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 전압 상승 기간의 길이는 상기 전압 상승 기간과 전압 유지 기간과 전압 하강 기간의 길이의 합의 0.05배 이상 0.4배 이하인 플라즈마 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 전압 상승 기간의 길이는 상기 전압 상승 기간과 전압 유지 기간과 전압 하강 기간의 길이의 합의 0.08배 이상 0.35배 이하인 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 데이터 신호의 전압이 제 10 전압인 시점에서의 상기 인덕터부에 흐르는 전류는 0A(암페어)보다는 크고 상기 전압 상승 기간에서 상기 인덕터부에 흐르는 최대 전류보다는 작은 플라즈마 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 데이터 신호의 전압이 제 10 전압인 시점에서의 상기 인덕터부에 흐르는 전류는 상기 전압 상승 기간에서 상기 인덕터부에 흐르는 최대 전류의 0.2배 이상 0.7배 이하인 플라즈마 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 데이터 신호는 전압이 상기 제 10 전압인 시점에서 제 20 전압으로 클램핑(Clamping)되는 플라즈마 디스플레이 장치.
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