KR20080043091A - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, Vs 전압을 공급하는 전원과 접지단 사이에 제1 전압을 공급하는 제1 노드와 제2 전압을 공급하는 제2 노드가 형성되어 있다.
제1 노드에 제1 다이오드의 애노드와 제2 다이오드의 캐소드가 연결되어 있다. 복수의 제1 전극에 제1 인덕터의 제1단이 연결되어 있고, 제1 인덕터의 제2단에 제3 다이오드의 애노드와 제4 다이오드의 캐소드가 연결되어 있다. 제1 다이오드의 캐소드와 제3 다이오드의 캐소드의 접점에 제1 트랜지스터의 제1단이 연결되어 있고, 제2 다이오드의 애노드와 제4 다이오드의 애노드의 접점에 제1 트랜지스터의 제2단이 연결되어 있다.
제2 노드에 제5 다이오드의 애노드와 제6 다이오드의 캐소드가 연결되어 있다. 복수의 제1 전극에 제2 인덕터의 제1단이 연결되어 있고, 제2 인덕터의 제2단에 제7 다이오드의 애노드와 제8 다이오드의 캐소드가 연결되어 있다. 제5 다이오드의 캐소드와 제7 다이오드의 캐소드의 접점에 제2 트랜지스터의 제1단이 연결되어 있고, 제6 다이오드의 애노드와 제8 다이오드의 애노드의 접점에 제2 트랜지스터의 제2단이 연결되어 있다.
PDP, 공진, 에너지 회수

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 유지 방전 회로를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 유지 방전 회로의 신호 타이밍을 나타낸 도면이다.
도 5a 내지 도 5h는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.
본 발명은 플라즈마 표시 장치에 관한 것으로, 특히 플라즈마 표시 장치의 에너지 회수 회로에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다. 일반적으로 플라즈마 표시 장치에서는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.
이러한 동작을 하기 위해서, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가된다. 이때, 유지 방전이 일어나는 두 전극은 용량성 성분으로 작용하므로, 전극에 하이 레벨 전압 또는 로우 레벨 전압을 인가하기 위해서는 무효 전력이 필요하다. 따라서 플라즈마 표시 장치의 유지 방전 회로에서는 무효 전력을 회수하여 재사용하는 에너지 회수 회로가 사용된다. 종래의 에너지 회수 회로로서 L.F.Weber에 의해 제안된 회로(미국특허 제4,866,349호 및 제5,081,400호)가 있다. 이러한 회로에서는 유지 방전이 일어나는 전극에 하이 레벨 전압(예를 들어, Vs 전압)과 로우 레벨 전압(예를 들어, 0V 전압)을 교대로 인가할 때에, (1/2)Cp(Vs)2*2의 높은 전력 손실이 발생한다. 또한 유지 기간에서 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인하여 유지 방전 구동 회로의 단가가 증가된다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 무효 소비 전력을 저감시키고, 낮은 내압의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
상기 과제를 달성하기 위하여, 본 발명의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 복수의 제1 전극과; 제1 전압을 공급하는 제1 노드; 제2 전압을 공급하는 제2 노드; 상기 제1 노드와 상기 복수의 제1 전극 사이에 연결되어 있으며, 턴온시에 제1단이 상기 제1 노드에 연결되고 제2단이 상기 복수의 제1 전극에 연결되어 상기 복수의 제1 전극의 전압을 증가시키는 제1 경로 또는 상기 제1단이 상기 복수의 제1 전극에 연결되고 상기 제2단이 상기 제1 노드에 연결되어 상기 복수의 제1 전극의 전압을 감소시키는 제2 경로를 형성하는 제1 트랜지스터; 및 상기 제2 노드와 상기 복수의 제1 전극 사이에 연결되어 있으며, 턴온시에 제1단이 상기 제2 노드에 연결되고 제2단이 상기 복수의 제1 전극에 연결되어 상기 복수의 제1 전극의 전압을 증가시키는 제3 경로 또는 상기 제1단이 상기 복수의 제1 전극에 연결되고 상기 제2단이 상기 제2 노드에 연결되어 상기 복수의 제1 전극의 전압을 감소시키는 제4 경로를 각각 형성하는 제2 트랜지스터를 포함한다.
본 발명의 다른 특징에 따르면 제1 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, a) 제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있는 제1 트랜지스터를 턴온하여 상기 제1 트랜지스터를 포함하는 제1 경로를 통해 상기 제1 전극의 전압을 증가시키는 단계와; b) 상기 제1 전압보다 높은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제2 트랜지스터를 포함하는 제2 경로를 통해 상기 제1 전극의 전압을 더 증가시키는 단계와; c) 상기 제1 전극에 상기 제2 전압보다 높은 제3 전압을 인가하는 단계; d) 상기 제1 전극과 상기 제2 전원 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제2 트랜지스터를 포함하는 제3 경로를 통해 상기 제1 전극의 전압을 감소시키는 단계와; e) 상기 제1 전극과 상기 제1 전원 사이에 연결되어 있는 제1 트랜지스터를 턴온하여 상기 제1 트랜지스터를 포함하는 제4 경로를 통해 상기 제1 전극의 전압을 더 감소시키는 단계; 및f) 상기 제1 전압보다 낮은 제4 전압을 인가하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 " 포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치의 개략적인 개념도이고, 도 2는 본 발명의 실시 예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1~Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1~Yn)을 포함한다. 일반적으로 X 전극(X1~Xn)은 각 Y 전극(Y1~Yn)에 대응해서 형성되어 있으며, Y 전극(Y1~Yn)과 X 전극(X1~Xn)은 A 전극(A1~Am)과 직교하도록 배치된다. 이때, A 전극(A1~Am)과 X 및 Y 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A1~Am), X 전극(X1~Xn) 및 Y 전극(Y1~Yn)에 구동 전압을 인가한다.
구체적으로, 각 서브필드의 어드레스 기간 동안 A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다. 각 서브필드의 유지 기간 동안, 도 2에 나타낸 바와 같이 X 전극 구동부(400)는 복수의 X 전극(X1~Xn)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 Y 전극 구동부(500)는 복수의 Y 전극(Y1~Yn)에 유지 방전 펄스를 X 전극(X1~Xn)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다.
다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도4 및 도 5a 내지 도 5f를 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 유지 방전 회로(410)의 개략적으로 나타낸 도면이다. 도 3에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y전극(Y)만을 도시하였으며, X전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 또한 도 3에서는 설명의 편의상 복수의 X 전극(X1-Xn)에 연결된 유지 방전 회로(410)만을 도시하였으며, 이러한 유지 방전 회로(410)는 도 1의 유지 전극 구동부(400)에 형성될 수 있다. 그리고 복수의 Y 전극(Y1-Yn)에 연결된 주사 전극 구동부(500)도 도 3의 유지 방전 회로(410)와 동일한 구조를 가질 수 있으며, 도 3의 유지 방전 회로(410)와 다른 구조를 가질 수도 있다.
이러한 유지 방전 회로(410)는 복수의 X 전극(X1-Xn)에 공통으로 연결될 수 도 있으며, 또는 복수의 X 전극(X1-Xn) 중 일부 전극에만 연결될 수도 있다.
도 3에 도시한 바와 같이, 유지 방전 회로(410)는 트랜지스터(S1~S6), 인덕터(L), 다이오드(D1~D14) 및 커패시터(C1~C4)를 포함한다. 도 3에서는 트랜지스터(S1~S6)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(S1~S6)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(S1~S6)로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터(S1~S6)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(S1~S6)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.
도 3을 보면, X 전극에 트랜지스터(S2)의 소스와 트랜지스터(S3)의 드레인이 각각 연결되어 있다. 트랜지스터(S2)의 드레인은 트랜지스터(S1)의 소스에 연결되어 있고, 트랜지스터(S1)의 드레인은 유지 방전 펄스의 하이 레벨 전압 즉, Vs 전압을 공급하는 전원(Vs)에 연결되어 있다. 트랜지스터(S3)의 소스는 트랜지스터(S4)의 드레인에 연결되어 있고, 트랜지스터(S4)의 소스는 유지 방전 펄스의 로우 레벨 전압 즉, 0V 전압을 공급하는 접지단(0V)에 연결되어 있다.
트랜지스터(S1)의 소스와 트랜지스터(S2)의 드레인 사이의 접점에 인덕터(L1)의 제1단이 연결되어 있고, 인덕터(L1)의 제2단이 다이오드(D3)의 애노드 및 다이오드(D4)의 캐소드에 각각 연결되어 있다. 그리고 트랜지스터(S3)의 드레인과 트랜지스터(S4)의 소스의 접점에 인덕터(L2)의 제1단이 연결되어 있고, 인덕터(L2)의 제2단이 다이오드(D7)의 애노드 및 다이오드(D8)의 캐소드에 연결되어 있다.
그리고 다이오드(D3)의 캐소드에 트랜지스터(S5)의 제1단이 연결되어 있고, 다이오드(D4)의 애노드에 트랜지스터(S5)의 제2단이 연결되어 있다. 그리고 트랜지스터(S5)의 제1단에 다이오드(D1)의 캐소드가 연결되고, 트랜지스터(S5)의 제2단에 다이오드(D2)의 애노드가 연결되어 있으며, 다이오드(D1)의 애노드가 노드(A)에 연결되어 있고, 다이오드(D2)의 캐소드가 노드(A)에 연결되어 있다.
다이오드(D7)의 캐소드에 트랜지스터(S6)의 제1단이 연결되어 있고, 다이오드(D8)의 애노드에 트랜지스터(S6)의 제2단이 연결되어 있다. 그리고 트랜지스터(S6)의 제1단에 다이오드(S5)의 캐소드가 연결되고, 트랜지스터(S6)의 제2단에 다이오드(D6)의 애노드가 연결되어 있으며, 다이오드(D5)의 애노드가 노드(B)에 연결되어 있고, 다이오드(D6)의 캐소드가 노드(B)에 연결되어 있다.
커패시터(C1)의 제1단이 전원(Vs)에 연결되어 있으며, 커패시터(C1)의 제2단이 노드(A)에 연결되어 있다. 노드(A)에 커패시터(C2)의 제1단이 연결되어 있고, 커패시터(C2)의 제2단이 노드(B)에 연결되어 있다. 노드(B)에 커패시터(C3)의 제1단에 연결되어 있으며, 커패시터(C3)의 제2단이 노드(C)에 연결되어 있다. 그리고 노드(C)에 커패시터(C4)의 제1단이 연결되어 있고 커패시터(C4)의 제2단이 접지단에 연결되어 있다. 이 때, 커패시터(C1, C2, C3, C4)의 용량이 동일하다면, 각 커패시터(C1, C2, C3, C4)에는 Vs/4 전압이 충전된다. 따라서, 노드(A)는 3Vs/4 전압이 공급하는 전원으로 동작하며, 노드(B)는 Vs/2 전압이 공급하는 전원으로 동작하 며, 노드(C)는 Vs/4 전압이 공급하는 전원으로 동작한다.
이 때, 트랜지스터(S5)의 턴온시에 다이오드(D1) 및 다이오드(D4)는 X 전극의 전압을 증가시키는 상승 경로를 형성하며, 트랜지스터(S5)의 턴온시에 다이오드(D3) 및 다이오드(D2)는 X 전극의 전압을 감소시키는 하강 경로를 형성한다. 또한, 트랜지스터(S6)의 턴온시에 다이오드(D5) 및 다이오드(D8)는 X 전극의 전압을 증가시키는 상승 경로를 형성하며, 트랜지스터(S6)의 턴온시에 다이오드(D7) 및 다이오드(D6)는 X 전극의 전압을 감소시키는 하강 경로를 형성한다.
그리고 도 3에서와 달리, 인덕터(L1)가 다이오드(D1)의 애노드와 다이오드(D2)의 캐소드 사이의 접점과 노드(A) 사이에 연결될 수도 있으며, 마찬가지로 인덕터(L2) 또한 다이오드(D5)의 애노드와 다이오드(D6)의 캐소드 사이의 접점과 노드(C)에 연결될 수 있다. 그리고 다이오드(D3)의 애노드 및 다이오드(D4)의 캐소드에 각각 인덕터가 연결될 수도 있으며, 다이오드(D7)의 애노드 및 다이오드(D8)의 캐소드에 각각 인덕터가 연결될 수도 있다. 또한 다이오드(D1)의 애노드 및 다이오드(D2)의 캐소드에 각각 인덕터가 연결될 수도 있으며, 다이오드(D5)의 애노드 및 다이오드(D6)의 캐소드에 각각 인덕터가 연결될 수도 있다.
그리고 노드(B)에 다이오드(D13)의 애노드와 다이오드(D14)의 캐소드가 연결되어 있다. 다이오드(D13)의 캐소드에 트랜지스터(S2)의 드레인이 연결되어 있고, 다이오드(D14)의 애노드에 트랜지스터(S3)의 소스가 연결되어 있다. 이 때, 트랜지스터(S2) 및 트랜지스터(S3)의 턴온시에 다이오드(D13) 및 다이오드(D14)는 각각 X 전극에 Vs/2 전압을 인가하기 위한 전류 경로를 형성한다.
그리고, 다이오드(D9)의 캐소드는 트랜지스터(S1)의 드레인에 연결되어 있고, 다이오드(D9)의 애노드는 다이오드(D3)의 캐소드, 트랜지스터(S5)의 드레인 및 다이오드(D1)의 캐소드에 연결되어 있다. 다이오드(D12)의 애노드는 트랜지스터(S4)의 소스에 연결되어 있고, 다이오드(D12)의 캐소드는 다이오드(D8)의 애노드, 트랜지스터(S6)의 소스 및 다이오드(D6)의 애노드에 연결되어 있다.
트랜지스터(S5)의 소스, 다이오드(D2)의 애노드 및 다이오드(D4)의 애노드에 다이오드(D10)의 캐소드가 연결되어 있고, 다이오드(D10)의 애노드는 노드(B), 다이오드(D13)의 애노드와 다이오드(D14)의 캐소드의 접점에 연결되어 있으며, 다이오드(D11)의 애노드는 트랜지스터(S6)의 드레인, 다이오드(D5)의 캐소드 및 다이오드(D7)의 캐소드에 연결되어 있다. 이때, 다이오드(D9, D10)는 인덕터(L1)의 제2단의 전압을 클램핑시키고, 다이오드(D11, D12)는 인덕터(L2)의 제2단의 전압을 클램핑시키는 기능을 한다.
다음, 도 3의 유지 방전 회로(410)의 동작에 대해서 도 4, 도 5a 내지 도 5h를 참조하여 상세하게 설명한다.
도 4는 본 발명의 실시 예에 따른 유지 방전 회로(410)의 신호 타이밍도이며, 도 5a 내지 도 5h는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로(410)의 동작을 나타내는 도면이다.
도 4 및 도 5a를 보면, 모드1(M1)에서는 트랜지스터(S6, S3)가 턴온되어, 도 5a에 나타낸 바와 같이 접지단, 커패시터(C4), 다이오드(D5), 트랜지스터(S6), 다이오드(D8), 인덕터(L2), 트랜지스터(S3)의 바디 다이오드 및 패널 커패시터(Cp)의 X 전극의 경로로 공진이 발생한다(①). 이 공진에 의해 커패시터(C4)에 충전된 에너지가 인덕터(L2)를 통하여 X 전극에 주입되어 X 전극의 전압(Vx)이 0V 전압에서 Vs/2 전압까지 증가한다.
모드2(M2)에서는 트랜지스터(S6, S3)가 턴오프되고 트랜지스터(S2)가 턴온되어, 도 5b에 나타낸 바와 같이 접지단, 커패시터(C4, C3), 다이오드(D13), 트랜지스터(S2) 및 패널 커패시터(Cp)의 X 전극의 경로를 통하여 X 전국(X)에 Vs/2 전압이 인가된다(②).
모드3(M3)에서는 트랜지스터(S2)가 턴온된 상태에서 트랜지스터(S5)가 턴온되어, 도 5c에 나타낸 바와 같이 접지단, 커패시터(C4, C3, C2), 다이오드(D1), 트랜지스터(S5), 다이오드(D4), 인덕터(L1), 트랜지스터(S2) 및 패널 커패시터(Cp)의 X 전극의 경로로 공진이 발생한다(③). 이 공진에 의해 커패시터(C4, C3, C2)에 충전된 에너지가 인덕터(L1)를 통하여 X 전극에 주입되어 X 전극의 전압(Vx)이 Vs 전압까지 증가된다.
모드4(M4)에서는 트랜지스터(S2)가 턴온된 상태에서 트랜지스터(S5)가 턴오프되고 트랜지스터(S1)가 턴온되어, 도 5d에 나타낸 바와 같이 커패시터(C1~C4), 트랜지스터(S1, S2) 및 패널 커패시터(Cp)의 X 전극의 경로를 통하여 X 전극(X)에 Vs 전압을 인가한다(④). 그리고 모드4(M4)에서 X 전극의 전압을 Vs 전압까지 증가시킨 후에 다이오드(D4)의 리버스 리커버리 현상에 의해 인덕터(L1)에는 제1단에서 제2단 방향으로 전류가 형성된다. 이렇게 형성된 전류는 인덕터(L1), 다이오드(D3), 다이오드(D9), 트랜지스터(S1)의 경로를 통하여 프리휠링되면서 급격히 감 소한다(④').
모드5(M5)에서는 트랜지스터(S2)는 턴온된 상태에서 트랜지스터(S1)가 턴오프되고 트랜지스터(S5)가 턴온되어, 도 5e에 나타낸 바와 같이 패널 커패시터(Cp)의 X 전극, 트랜지스터(S2)의 바디 다이오드, 인덕터(L1), 다이오드(D3), 트랜지스터(S5), 다이오드(D2), 커패시터(C2, C3, C4) 및 접지단의 경로로 공진이 발생한다(⑤). 이 공진에 의해 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L1)를 통하여 커패시터(C2, C3, C4)로 회수 되면서, X 전극의 전압이 Vs 전압에서 Vs/2 전압까지 감소한다.
모드6(M6)에서는 트랜지스터(S5, S2)가 턴오프되고 트랜지스터(S3)가 턴온되어, 도 5f에 나타낸 바와 같이 패널 커패시터(Cp)의 X 전극, 트랜지스터(S3), 다이오드(D14), 커패시터(C3, C4) 및 접지단의 경로를 통하여 X 전극(X)에 Vs/2 전압을 인가한다(⑥).
모드7(M7)에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(S6)가 턴온되어, 도 5g에 나타낸 바와 같이 패널 커패시터(Cp)의 X 전극, 트랜지스터(S3), 인덕터(L2), 다이오드(D7), 트랜지스터(S6), 다이오드(D6), 커패시터(C4) 및 접지단의 경로로 공진이 발생한다(⑦). 이 공진에 의해 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L2)를 통하여 커패시터(C4)로 회수되면서, X 전극의 전압이 0V 전압까지 감소한다.
모드8(M8)에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(S6)가 턴오프되고 트랜지스터(S4)가 턴온되어, 도 5h에 나타낸 바와 같이 패널 커패시터(Cp) 의 X 전극, 트랜지스터(S3, S4) 및 접지단의 경로를 통하여 X 전극(Y)에 0V 전압을 인가한다(⑧). 그리고 모드8(M8)에서 X 전극의 전압을 0V 전압까지 감소시킨 후에 다이오드(D7)의 리버스 리커버리 현상에 의해 인덕터(L2)에는 제2단에서 제1단 방향으로 전류가 형성된다. 이렇게 형성된 전류는 인덕터(L2), 트랜지스터(S4), 다이오드(D12), 다이오드(D8)의 경로를 통하여 프리휠링되면서 급격히 감소한다(⑧').
이와 같이, 본 발명의 실시예에서는 유지 기간 동안 모드 1 내지 모드 8(M1~M8)가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 X 전극에 Vs 전압과 0V 전압이 교대로 인가될 수 있다.
그리고 본 발명의 실시예에서는 X 전극의 전압(Vx)을 0V 전압에서 Vs/2 전압까지 증가시킨 후 Vs/2 전압에서 Vs 전압까지 상승시키고 Y 전극의 전압(Vy)을 Vs 전압에서 Vs/2 전압으로 하강시킨 후 Vs/2 전압에서 0V 전압까지 하강시키므로, (1/2)Cp(Vs/2)2*4 의 전력 손실이 발생한다. 즉, 본 발명의 실시예에서는 Y 전극과 X 전극의 전압을 0V 전압에서 Vs 전압까지 바로 증가시키고 Vs 전압에서 0V 전압으로 바로 하강시키는 경우의 전력 손실 (1/2)Cp(Vs)2*2 에 비해 전력 손실을 줄일 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 낮은 내압의 트랜지스터를 사용할 수 있고, 무효 소비 전력을 줄일 수 있다.

Claims (15)

  1. 복수의 제1 전극;
    제1 전압을 공급하는 제1 노드;
    제2 전압을 공급하는 제2 노드;
    상기 제1 노드와 상기 복수의 제1 전극 사이에 연결되어 있으며, 턴온시에 제1단이 상기 제1 노드에 연결되고 제2단이 상기 복수의 제1 전극에 연결되어 상기 복수의 제1 전극의 전압을 증가시키는 제1 경로 또는 상기 제1단이 상기 복수의 제1 전극에 연결되고 상기 제2단이 상기 제1 노드에 연결되어 상기 복수의 제1 전극의 전압을 감소시키는 제2 경로를 형성하는 제1 트랜지스터; 및
    상기 제2 노드와 상기 복수의 제1 전극 사이에 연결되어 있으며, 턴온시에 제1단이 상기 제2 노드에 연결되고 제2단이 상기 복수의 제1 전극에 연결되어 상기 복수의 제1 전극의 전압을 증가시키는 제3 경로 또는 상기 제1단이 상기 복수의 제1 전극에 연결되고 상기 제2단이 상기 제2 노드에 연결되어 상기 복수의 제1 전극의 전압을 감소시키는 제4 경로를 각각 형성하는 제2 트랜지스터;
    를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 경로는
    상기 제1 노드에 애노드가 연결되고, 캐소드가 상기 제1 트랜지스터의 제1단 에 연결되어 있는 제1 다이오드; 및
    상기 제1 트랜지스터의 제2단에 애노드가 연결되고, 캐소드가 상기 복수의 제1 전극에 연결되어 있는 제2 다이오드
    를 포함하며,
    상기 제2 경로는
    상기 복수의 제1 전극에 애노드가 연결되고, 캐소드가 상기 제1 트랜지스터의 제1단에 연결되어 있는 제3 다이오드; 및
    상기 제1 트랜지스터의 제2단에 애노드가 연결되고, 캐소드가 상기 제1 노드에 연결되어 있는 제4 다이오드
    를 포함하며,
    상기 제3 경로는
    상기 제2 노드에 애노드가 연결되고, 캐소드가 상기 제2 트랜지스터의 제1단에 연결되어 있는 제5 다이오드; 및
    상기 제2 트랜지스터의 제2단에 애노드가 연결되고, 캐소드가 상기 복수의 제1 전극에 연결되어 있는 제6 다이오드
    를 포함하며,
    상기 제4 경로는
    상기 복수의 제1 전극에 애노드가 연결되고, 캐소드가 상기 제2 트랜지스터의 제1단에 연결되어 있는 제7 다이오드; 및
    상기 제2 트랜지스터의 제2단에 애노드가 연결되고, 캐소드가 상기 제2 노드 에 연결되어 있는 제8 다이오드
    를 포함하는 플라즈마 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 및 제4 경로는 각각
    상기 복수의 제1 전극에 제1단이 연결되어 있으며, 제2단이 상기 제6 다이오드의 캐소드 및 상기 제7 다이오드의 애노드에 연결되어 있는 제3 트랜지스터
    를 포함하며,
    상기 제1 및 제2 경로는 각각
    상기 복수의 제1 전극에 제1단이 연결되어 있으며, 제2단이 상기 제2 다이오드의 캐소드 및 상기 제3 다이오드의 애노드에 연결되어 있는 제4 트랜지스터
    를 더 포함하는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    제1단이 상기 제1 전압보다 낮은 제3 전압을 공급하는 제1 전원에 연결되고 제2단이 상기 제4 트랜지스터의 제2단 사이에 연결되어 있는 제5 트랜지스터; 및
    제1단이 상기 제2 전압보다 높은 제4 전압을 공급하는 제2 전원에 연결되고 제2단이 상기 제3 트랜지스터의 제2단에 연결되어 있는 제6 트랜지스터
    를 더 포함하는 플라즈마 표시 장치.
  5. 제4항에 있어서,
    상기 제2 다이오드의 애노드에 캐소드가 연결되고, 상기 제5 트랜지스터의 제1단에 애노드가 연결되어 있는 제9 다이오드; 및
    상기 제7 다이오드의 캐소드에 애노드가 연결되고, 상기 제6 트랜지스터의 제1단에 캐소드가 연결되어 있는 제10 다이오드를 더 포함하는 플라즈마 표시 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 전압과 상기 제2 전압의 중간 전압인 제5 전압을 공급하는 제3 노드;
    상기 제3 노드에 애노드가 연결되고, 캐소드가 상기 복수의 제1 전극에 연결되어 있는 제11 다이오드; 및
    상기 제3 노드에 캐소드가 연결되고, 애노드가 상기 복수의 제1 전극에 연결되어 있는 제12 다이오드를 더 포함하는 플라즈마 표시 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 경로는 상기 제1 트랜지스터의 제2단과 상기 복수의 제1 전극 사이 또는 상기 제1 노드와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 인덕터를 더 포함하며,
    상기 제2 경로는 상기 복수의 제1 전극과 상기 제1 트랜지스터의 제1단 사이 또는 상기 제1 노드와 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제2 인덕터를 포함하며,
    상기 제3 경로는 상기 제2 트랜지스터의 제2단과 상기 복수의 제1 전극 사이 또는 상기 제2 노드와 상기 제2 트랜지스터의 제1단 사이에 연결되어 있는 제3 인덕터를 포함하며,
    상기 제4 경로는 상기 복수의 제1 전극과 상기 제2 트랜지스터의 제1단 사이 또는 상기 제2 노드와 상기 제2 트랜지스터의 제2단 사이에 연결되어 있는 제4 인덕터를 포함하는 플라즈마 표시 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 경로는 각각
    상기 제1 트랜지스터의 제1단 및 제2단 사이에 접점과 상기 복수의 제1 전극 사이 또는 상기 제1 트랜지스터의 제1단 및 제2단 사이의 접점과 상기 제1 노드 사이에 연결되어 있는 제1 인덕터
    를 포함하며,
    상기 제3 및 제4 경로는 각각
    상기 제2 트랜지스터의 제1단 및 제2단 사이의 접점과 상기 복수의 제1 전극 사이 또는 상기 제2 트랜지스터의 제1단 및 제2단 사이의 접점과 상기 복수의 제1 전극 사이에 연결되어 있는 제2 인덕터
    를 포함하는 플라즈마 표시 장치.
  9. 제4항에 있어서,
    상기 제1 전원에 제1단이 연결되어 있는 제1 커패시터;
    상기 제1 커패시터의 제2단에 제1단이 연결되어 있는 제2 커패시터;
    상기 제2 커패시터의 제2단에 제1단이 연결되어 있는 제3 커패시터; 및
    상기 제3 커패시터의 제2단에 제1단이 연결되고, 제2단은 상기 제2 전원에 연결되는 제4 커패시터
    를 더 포함하며,
    상기 제1 및 제2 커패시터의 접점에 상기 제1 노드가 형성되고,
    상기 제3 및 제4 커패시터의 접점에 상기 제2 노드가 형성되는 플라즈마 표시 장치.
  10. 제1 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,
    a) 제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있는 제1 트랜지스터를 턴온하여 상기 제1 트랜지스터를 포함하는 제1 경로를 통해 상기 제1 전극의 전압을 증가시키는 단계;
    b) 상기 제1 전압보다 높은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제2 트랜지스터를 포함하는 제2 경로를 통해 상기 제1 전극의 전압을 더 증가시키는 단계;
    c) 상기 제1 전극에 상기 제2 전압보다 높은 제3 전압을 인가하는 단계;
    d) 상기 제1 전극과 상기 제2 전원 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제2 트랜지스터를 포함하는 제3 경로를 통해 상기 제1 전극의 전압을 감소시키는 단계;
    e) 상기 제1 전극과 상기 제1 전원 사이에 연결되어 있는 제1 트랜지스터를 턴온하여 상기 제1 트랜지스터를 포함하는 제4 경로를 통해 상기 제1 전극의 전압을 더 감소시키는 단계; 및
    f) 상기 제1 전압보다 낮은 제4 전압을 인가하는 단계
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 제1 경로는
    상기 제1 전원과 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 다이오드; 및
    상기 제1 트랜지스터의 제2단과 상기 제1 전극 사이에 연결되어 있는 제2 다이오드
    를 포함하며,
    상기 제2 경로는
    상기 제2 전원과 상기 제2 트랜지스터 사이에 연결되어 있는 제3 다이오드; 및
    상기 제2 트랜지스터와 상기 제1 전극 사이에 연결되어 있는 제4 다이오드
    를 포함하며,
    상기 제3 경로는
    상기 제1 전극과 상기 제2 트랜지스터의 제1단 사이에 연결되어 있는 제5 다이오드; 및
    상기 제2 트랜지스터와 상기 제2 전원 사이에 연결되어 있는 제6 다이오드
    를 포함하며,
    상기 제4 경로는
    상기 제1 전극과 상기 제1 트랜지스터 사이에 연결되어 있는 제7 다이오드; 및
    상기 제1 트랜지스터와 상기 제1 전원 사이에 연결되어 있는 제8 다이오드
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  12. 제10항에 있어서,
    상기 a) 단계는,
    상기 제1 트랜지스터와 상기 제1 전극 사이 또는 상기 제1 전원과 상기 제1 트랜지스터 사이에 연결되어 있는 제1 인덕터를 통하여 증가시키는 단계
    를 포함하며,
    상기 b) 단계는,
    상기 제2 트랜지스터와 상기 제1 전극 사이 또는 상기 제2 전원과 상기 제2 트랜지스터 사이에 연결되어 있는 제2 인덕터를 통하여 증가시키는 단계
    를 포함하며,
    상기 d) 단계는,
    상기 제2 인덕터를 통하여 감소시키는 단계
    를 포함하며,
    상기 e) 단계는,
    상기 제1 인덕터를 통하여 감소시키는 단계
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  13. 제10항에 있어서,
    상기 a) 단계와 b) 단계 사이와 상기 d) 단계와 e) 단계 사이 중 적어도 하나에서,
    상기 제3 전압과 상기 제4 전압의 중간 전압인 제5 전압을 인가하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 c) 단계는,
    상기 b) 단계에서 상기 제2 인덕터에 형성된 전류 방향과 반대 방향으로 형성된 전류를 상기 제3 경로의 일부를 통해 프리휠링하는 단계
    를 포함하며,
    상기 f) 단계는,
    상기 e) 단계에서 상기 제1 인덕터에 형성된 전류 방향과 반대 방향으로 형성된 전류를 상기 제1 경로의 일부를 통해 프리휠링하는 단계
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  15. 제14항에 있어서,
    상기 플라즈마 표시 장치는, 상기 제1 전극과 함께 표시 동작을 수행하는 제2 전극을 더 포함하며,
    상기 제1 전극에 상기 제3 전압을 인가하는 단계는,
    상기 제2 전극에 상기 제4 전압을 인가하는 단계를 포함하며,
    상기 제1 전극에 상기 제4 전압을 인가하는 단계는,
    상기 제2 전극에 상기 제3 전압을 인가하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
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