KR20080040613A - 단위 구간들에 포함될 오버샘플링된 데이터의 판정 - Google Patents

Abstract

일부 실시예들에서, 칩은 수신된 신호로부터 오버샘플링된 데이터를 생산하기 위한 샘플링 회로, 및 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될 것인지를 판정하기 위한 로직을 포함하고, 단위 구간들의 일부는 단위 구간들 내에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 갖는다. 다른 실시예들이 설명되고 청구된다.

오버샘플링된 데이터(OSD), 단위 구간, 파이프라인, 제어 회로, 로직, 판정

Description

단위 구간들에 포함될 오버샘플링된 데이터의 판정{DETERMINING OVERSAMPLED DATA TO BE INCLUDED IN UNIT INTERVALS}

본 발명의 실시예들은 일반적으로 위상 추적 기술들에 관한 것이고, 보다 구체적으로는, 어느 오버샘플링된 데이터가, 수신된 신호의 비트들의 값들을 판정하는데 사용되는 오버샘플링된 데이터의 상이한 그룹들(단위 구간들)의 부분이 될 것인지를 판정하는 회로들, 방법들 및 시스템들에 관한 것이다.

위상 추적은, 그것이 오버샘플링된 데이터들 중 올바른 것을 판정하기 때문에, 고속 시리얼 데이터 수신기의 데이터 복원 처리에 있어 중요한 역할을 한다. 입력된 스트림의 에지 이동을 추적하는 것 및 샘플들이 얼마나 에지들의 중심(즉, 아이(eye)의 중심)에 근접한지를 기초로 샘플들을 스코어링(scoring)하는 것을 포함하여 샘플을 고르는 다양한 기술들이 제안되었다. 그러나, 이들 종래 기술들은 빠르고 큰 지터를 갖는 문제들이 있다. 한가지 문제는, 로직을 스코어링하는 것으로부터 그 스코어에 기초하여 위치를 고르는 것의 실질적인 변경에 이르기까지의 경로에 존재하는 루프 지연이, 시스템이 지터에 응답할 수 있는 속도를 제한한다는 것이다.

두번째 문제는, 에지 정보에 기초하여 각각의 위치를 고르는 것의 스코어링이, 각 아이가 동일한 수의 오버샘플링된 데이터(OSD)(예를 들어, 5 OSD)를 갖고 OSD의 그룹(또는 덩어리)(예를 들어, 50 OSD)은 지터에 대한 일관된 정보를 갖는다고 가정하는 것이다. 그러나, 이러한 가정은 지터가 빠르고/빠르거나 큰 경우에는 정확하지 않을 수 있다. 그러한 지터에 응답하기 위하여, 일부 아이들은 6 OSD 폭을 갖고, 반면에 다른 아이들은 4 OSD 폭을 가지며, 심지어 더 많거나 더 적을 수도 있다. 또한, 초반 OSD 및 후반 OSD는 채널 내에서 지터에 대한 상이한 정보를 포함할 수 있다.

디지털 비디오 인터페이스(DVI)는 칩들 사이에서 비디오 신호들을 제공하는데 사용되는 표준이고 부분적으로 HDMI(High Definition Multi-media Interface) 호환 제품들과 사용하는데 있어 호환 가능하다. DVI는 송신기들 및 수신기들이 상호 동작성을 만족해야 하는 아이 특성에 대한 명세사항을 포함한다. 그러나, 시중의 일부 송신기들은 DVI 명세사항을 따르지 않고 DVI 비-순응 송신기들이다. 그러한 경우, DVI 순응 송신기들로부터 신호들을 기대하는 위상 추적기들은 때때로 DVI 비-순응 송신기들로부터의 신호들에 대하여 열악한 결과들(예를 들어, 노이즈 있는 화면)을 보여준다. 또한, 일부 사용자들은 입력 스트림들이 DVI 비-순응 신호가 되는 방식으로 전자기 간섭(EMI)을 감소시키기 위하여 확산대역(spread spectrum) 클럭을 사용하기를 원한다.

DVI 순응 입력 및 DVI 비-순응 입력은 아이 형태에서 차이를 가질 수 있다. 때때로, DVI 순응 신호들은, 송신기에서, 송신될 데이터 신호를 생성하는데 사용되 는 위상 고정 루프(PLL)를 클럭 신호들이 통과하지 않는다는 점에서 “비-간섭적”이라고 말해진다. 일부 DVI 비-순응 송신기들은 송신될 데이터 신호들을 생성하는데 사용되는 PLL을 통과하는 클럭 신호를 갖는다. 이것은 때때로 “간섭적”이라 말해지고, 때때로 일부 닫힌 아이들을 이끄는 추가의 지연을 부가한다.

일부 실시예들에서, 칩은 수신된 신호로부터 오버샘플링된 데이터를 생산하기 위한 샘플링 회로, 및 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될 것인지 판정하기 위한 로직을 포함하고, 단위 구간들의 일부는 단위 구간들 내에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 갖는다. 로직은 스테이지들을 파이프라인으로 포함할 수 있고 오버샘플링된 데이터가 스테이지들을 통과하여 진행하는 라인들에 배열되며 로직은 상이한 라인들 내의 오버샘플링된 데이터의 상이한 구획들을 일시에 평가할 수 있다.

다른 실시예들에서, 방법은 오버샘플링된 데이터를 생산하기 위해 수신된 신호를 샘플링하는 단계, 및 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될 것인지를 판정하는 단계를 포함하고, 단위 구간들의 일부는 단위 구간들 내에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 갖는다.

또 다른 실시예들에서, 시스템은 도전체들 및 그 도전체들에 데이터를 전송 하기 위한 송신기들을 포함하는 제1 칩을 포함한다. 시스템은 또한 그 도전체들로부터 송신된 데이터를 수신하기 위한 제2 칩을 포함하고, 제2 칩은 수신된 신호로부터 오버샘플링된 데이터를 생산하기 위한 샘플링 회로를 포함하는 처리 회로를 갖는다. 제2 칩은 또한 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될 것인지를 판정하기 위한 로직을 포함할 수 있고, 단위 구간들의 일부는 단위 구간들에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 갖는다.

그외의 실시예들이 설명되고 청구된다.

일부 실시예들에서, 본 발명은 오버샘플링된 데이터(OSD) 중의 어느 것이 수신된 신호의 비트들의 값을 판정하기 위해 사용된 OSD들의 그룹(또는 덩어리)의 부분이 될 것인지를 판정하기 위한 회로들, 방법들, 및 시스템들을 포함한다. OSD들의 이들 그룹들은 본 명세서에서 단위 구간들(UIs)이라고 지칭된다. UIs 내의 OSD들은, 예를 들어, 그들이 높은 또는 낮은 전압들(1 또는 0들)을 나타내는지를 판정하기 위하여 평가될 수 있다. OSD들은 라인들로 조립될 수 있고, 일부 실시예들에서, 라인들은 스테이지들의 파이프라인을 통과한다.

일부 판정들에 대하여, 수신기는 OSD들의 두 개의 섹션들을 평가한다: 한 섹션은 한 라인 내의 OSD들의 최종 그룹으로부터 나오고 다른 섹션은 시간 순으로 다음 라인의 OSD들의 제1 그룹으로부터 나온다. 이 두번째 섹션은 그들이 시간 순으로 나중이기 때문에 룩-어헤드(look ahead) 섹션 또는 룩-어헤드 OSD들이라고 불린 다. 그러나, 일부 실시예들에서, 대부분의 판정에 있어서, 한 라인으로부터의 OSD들이 판정되며 다음 라인에 대해 룩-어헤드 하지 않는다. 일부 실시예들에서, 동일한 라인 상에 룩-어헤드 섹션들이 있을 수 있고; 다른 실시예들에서, 동일한 라인 내에 룩-비하인드(look behind) 섹션이 있을 수 있고; 여전히 다른 실시예들에서, 룩-어헤드 및 룩-비하인드 섹션들이 있을 수 있다. 제1 섹션은 전형적인 섹션이라 불리고 일반적으로 UI 내에 포함되는 수와 동일한 다수의 OSD들을 포함할 수 있다. 그러나, 일부 경우에서는, OSD들의 전형적인 수보다 적게 UI 내에 포함될 수 있고 한 라인으로부터의 전형적인 수보다 적을 수 있다. 예를 들어, 5배속 오버샘플링 시스템에서, UI는 전형적으로 5 OSD들을 포함한다. 그러한 경우에, 전형적인 섹션은 5 ODS들을 포함할 것이다.

본 발명들은 도 1이 하나의 예인 다양한 시스템들에서 사용될 수 있다. 도 1을 참조하면, 시스템은 컨덕터들(16-1 … 16-N) 상의 데이터 신호들 TD1 … TDN 및 컨덕터들(18) 상의 클럭 신호를 칩(20) 내의 수신기들(22)에 송신하는 송신기(TX)를 가진 칩(12)을 포함한다. 신호들은 차동적으로 송신될 수 있다. 다른 신호들(도시되지 않음)도 역시 송신될 수 있다. 수신기들(22)은 위상 고정 루프(PLL)(26)에 의해 클럭되는 샘플링 회로로부터 OSD들을 수신하는 처리 회로(30)를 포함하고 출력 신호들 RD1 ... RDN을 제공한다. 칩(20)은 도전체들(16-1 ... 16-N)과 인터페이싱하기 위한 칩 인터페이스 구조들(32-1 ... 32-N) 및 도전체들(18)과 인터페이싱하기 위한 칩 인터페이스 구조들(36)을 포함한다. 상이한 구현에서, 인터페이스 구조들이 상이한 오브젝트들을 포함할 수 있다.

도 2는 DN(데이터 네거티브) 및 DP(데이터 포지티브) 컴포넌트들을 갖는 상이한 신호들을 포함하는 인커밍 데이터 TD1의 이상화된 예를 도시한다. UI는 데이터의 한 비트의 시간이다. 이 예에서, DP>DN인 경우, 신호는 1을 나타내고 DP<DN인 경우, 신호는 0을 나타낸다. 도 2에서, 4개의 UI들이 도시되고, 설명의 목적을 위해 UI 1, UI 2, UI 3, 및 UI 4라고 부른다. UI 1 동안에, 데이터 비트는 논리 하이 값(이 경우에는 1로서 나타나지만, 다른 경우들에서는 0으로 나타난다)을 갖는다. UI 2, UI 3 및, UI 4 동안에, 데이터 비트들은 각각 0, 1, 및 1 값들을 갖는다. 각 UI 동안에, 5개의 데이터 샘플들이 도 2의 화살표에 의해 지시된 PLL(26)의 출력들에 의해 클럭된다. UI 동안의 인커밍 신호는 아이라고 부른다.

UI들은 일반적으로, 예를 들어, 5 OSD들을 갖고, 지터 또는 다른 것들로 인해 특정 단위 구간들은 5 OSD보다 많거나 적은 ODS를 갖는다. 예를 들어, 특정 UI 는 4 또는 6 OSD를 가질 수 있고 일부 경우에서는 심지어 3 또는 7 OSD들을 갖는다.

도 3은 처리 회로(30)의 일부 실시예들의 세부사항들을 도시하지만, 다른 실시예들에서, 세부사항들은 상이할 수 있다. 도 3을 참조하면, 샘플링 회로(50)는 PLL(26)의 출력 위상 신호들에 응답하여 인커밍 신호 TD1의 OSD들을 제공한다. 예로서, PLL(26)은 5개의 출력들을 갖는다(하지만 다른 실시예들에서는 숫자가 상이할 수 있다). 로직(52)의 파이프라인 스테이지들(54)은 ODS들을 수신한다. 제어 회로(56)의 제어 하에서, 파이프라인 스테이지들(54)은 특정 OSD들이 어느 UI들에 포함될지를 판정한다. 일부 실시예들에서, 테이블(들)(58)이 사용된다. 다른 실 시예들에서, 테이블(들)(58)의 기능은 파이프라인 스테이지들(54) 내로 내장된다. 테이블 내의 값들은 테이블들 내에 영구적으로 저장될 수 있거나 재구성 가능하다.

도 4는 50 OSD들 각각의 5개 라인들(1, 2, 3, 4 및 5) 내의 1들 또는 0들을 나타낸다. 시간 순으로, 라인 1이 먼저 오고, 라인 2, 라인 3 등이 뒤따른다. 이하에서 예들이 제공되지만, 본 발명은 이러한 예들에 제한되지 않는다. 라인 1의 처음 2개의 OSD들은 라인 1에서 UI의 부분이 아니라고 가정한다. OSD들(3 내지 7)은 5개의 1들이고, 비트 1을 나타내는 UI 내에 존재한다. 식별의 편의를 위해 OSD들(3 내지 7)의 주변과 일부 다른 OSD들의 주변에 박스가 둘러진다. 비트들 0, 1, 0, 1, 0, 1, 0, 및 0을 나타내는 UI들(각각 5개의 OSD들을 가짐) 내에 OSD들(3 내지 7)이 5개의 0들, 5개의 1들, 5개의 0들, 5개의 1들, 5개의 0들, 5개의 1들, 5개의 0들 및 5개의 0들에 선행한다. 라인 1은 3개의 1들로 종료한다. 이 종료하는 3개의 1들을 독립하여 고려하는 것은 결정적이지 않다. 그러나, 라인 2의 처음의 5개의 OSD들과 함께 고려하면, 라인 1의 최종 3개의 1들 및 라인 2의 처음의 2개의 1들은 5개의 1들을 가진 OSD라는 것이 명백해진다. 이후, 라인 2는 5개의 1들, 6개의 0들 및 5개의 1들로 연속한다. 6개의 0들이 5개의 1들의 2 세트 사이에 끼워져 있기 때문에, 그들은 0 비트를 나타내는 6개의 0들의 UI가 될 것으로 해석된다. 라인들(2 내지 5)에 대하여 계속함으로써, 5 OSD들이 아닌, 예를 들어, 라인 3의 OSD들(23 내지 28) 및 라인 5의 OSD들(10 내지 13)을 갖는 UI들의 일부 순간들이 잇다는 것이 보여질 수 있다.

그러나, 실질적으로, 도 4와 관련하여 설명된 연속적인 동작은 한 번에 단지 작은 수(예를 들어, 5 내지 6 정도)의 OSD들 이상을 취급할 필요가 있다. 이를 달성하기 위해 라인의 비트들의 전체 또는 부분이 파이프라인의 스테이지에서 스테이지로 진행하는 파이프라인 구조가 사용된다. 일부 실시예들에서, 전체 라인(예를 들어, 50 OSD)은 파이프라인을 통과하는 한번의 패스에서 취급될 수 있다. 이것늠 몇몇의 클럭 사이클들을 필요로 하지만, 파이프라인화 되기 때문에, 최초의 지연 후에는, 일부 실시예들에서는, OSD들의 새로운 라인이 각각의 클럭 사이클로 또는 거의 모든 클럭 사이클들로 완료될 수 있다.

파이프라인 구조를 구현하는 다양한 방법들이 있다. 일부 실시예들에서, 라인의 OSD들의 있음직한 UI들을 검출하기 위하여, 라인이 초기에 평가된다. 다른 UI들의 컨텐츠가 판정되기 전에 이들 OSD들에 대한 UI를 판정하기 위하여 라인 내에서 최후의 전형적인 섹션은 다음 라인으로부터의 룩-어헤드 섹션과 조합하여 평가된다. 룩-어헤드 섹션 내의 OSD들의 수는 구현에 특이적이지만, 5 OSD들일 수 있다.

예를 들어, 도 5 내지 도 7은 시각 t1, t2 및 t3에서의 파이프라인 스테이지들 S1-SN을 도시한다. 도 5에 도시된 바와 같이, 시각 t1에서, 스테이지 1은 라인 1을 갖는다. 라인 1의 OSD들은, 최종 3개의 OSD들(47 내지 49)이 라인 1 내의 다른 OSD들과 같이 동일한 UI의 부분이 아니라는 것을 판정하기 위해 도 4의 논의에서와 같은 방식으로 평가된다.

도 6을 참조하면, 스테이지 1로부터의 라인 1은 스테이지 2로 전해지고, 라인 2는 스테이지 1에 제공된다. 라인 1은 스테이지 2에서 평가되고 라인 2는 스테 이지 1에서 평가된다. 또한, 스테이지 1은 스테이지 2에서 평가를 위해 룩-어헤드 OSD들을 제공한다. 스테이지 2는, 1의 비트 값을 갖는 UI를 형성하기 위해, 라인 1의 최종 3개의 OSD들이 라인 2의 처음 2개의 OSD들과 조합되어야 한다는 것을 판정한다.

도 7을 참조하면, 스테이지 2로부터의 라인 1은 스테이지 3으로 제공된다. 라인 1의 최종 OSD들이 스테이지 2에서 UI에 할당되었기 때문에, 스테이지 3은 라인 1로부터만의 OSD들을 평가한다. 도 7의 구현에서, 스테이지 3은, 라인 1의 OSD들(42 내지 46)이 UI에 할당되어야 한다는 것을 판정한다. 일부 구현들에서, 스테이지 3은 이전의 스테이지에서 UI에 할당된 OSD들의 직전에 선행하는 전형적인 섹션들로 시작한다. 스테이지 3은 또한 이른 OSD들이 전형적인 섹션으로서 동일한 UI의 부분인지를 알기 위해 이전의 OSD들을 룩-비하인드할 수 있다. 또한 전형적인 섹션의 모두가 UI의 부분일 필요는 없다(예를 들어, UI 내에 3 또는 4개의 OSD들만이 있음). 언급한 바와 같이, 일부 구현들에서, OSD들의 그룹들은 (룩-어헤드 비트들은 예외로 하여) 제2 스테이지 이전에 판정된다. 본 스테이지는 UI에 대한 OSD를 식별하고 UI가 나타내는 비트의 값을 판정한다. 다른 구현들에서, 스테이지 3은 라인 내에서 제1 전형적 섹션으로 시작하고 종료 OSD(이 경우, OSD들(47 내지 49)이 이미 할당되었기 때문에 OSD(46))를 향하여 움직인다. 스테이지 2에서, 라인 2는 도 6의 스테이지 2에서 라인 1이 평가된 것처럼 평가되고, 라인 3은 도 5의 스테이지 1에서 라인 1이 평가된 것처럼 평가된다.

도 5 내지 도 7의 구현 하에서, 제2 스테이지만이 다른 라인(제1 스테이지에 있는 라인)을 룩-어헤드한다. 다른 구현들에서, 상이한 스테이지(들)가 상이한 라인에 대한 룩-어헤드에서 사용될 수 있다.

도 8은 라인들이 몇몇 스테이지들을 통하여 진행함에 따라, 라인들의 더 적은 OSD들이 스테이지들에서의 처리에 포함되는 것을 도시한다. 예를 들어, 도 8의 음영 부분은 일반적으로 (그러나 정확하지는 않음) 이미 처리된 OSD들을 도시한다. 전체 파이프라인 구조에서 10개의 50 OSD들 이상이 처리되기 때문에, 초기의 지연 이후에, 파이프라인은 하나의 클럭 주기 내에서 10개의 출력들(출력은 50 OSD들의 상이한 그룹들에서 각각 나옴)을 생성할 수 있고, 10개의 상이한 라인들로부터 하나의 클럭 주기 내에서 50 OSD들을 효과적으로 처리할 수 있다. 달리 말하면, 파이프라인은 10개의 비트들을 생산하기 위하여 10개의 클럭 주기들 내에 50 OSD들의 10개의 그룹을 처리할 수 있다. 본 명세서에서 사용된 바와 같이, 클럭 주기는 반드시 클럭의 주기와 동일할 필요는 없다. 예를 들어, 2배의 데이터 레이트 시그널링에서, 클럭 주기 내에 2개의 "클럭 주기들"이 있다.

일부 실시예들에서, 스테이지는 때때로 비트를 생산하지 않는다. 예를 들어, (일부 실시예들에서 비트를 생산하지 않는) 스테이지 1에 부가하여, 비트들의 특정 조합 때문에 특정 라인에 대하여 비트를 생산하지 않는 파이프라인 내의 다른 스테이지가 있을 수 있다. 이 경우, 부가적인 스테이지, 예를 들어, 12 스테이지들이 있을 수 있다. 지연은 12 사이클이지만, 여전히 처리율은 클럭 주기당 10 비트이다. 그러나, 일부 실시예들은 이들 세부사항들을 포함하지 않는다. 일부 실시예들에서, 10개의 라인들로부터 10 비트를 얻는데 10 이상의 주기가 필요할 수 있다.

도 9 내지 도 11은 도 5 내지 도 7의 처리와 마찬가지의 처리를 도시한다. 그러나, 도 9에서, 스테이지 1은 OSD들(45 내지 49)이 라인 1에서 완료된 UI의 부분인지를 판정할 수 있다. 그 경우, 비트는 스테이지 1로부터 제공된다(이에 반해 스테이지 1에서의 OSD들의 값들에 무관하게 비트가 스테이지 1로부터 제공되지 않았다). 도 10에서, 스테이지 2는 OSD들(45 내지 49) 또는, OSD들(45 내지 49)이 라인들을 브리지(bridge)하지 않는 UI의 부분이라고 스테이지 1이 판정하면, OSD들의 다음 그룹을 평가할 수 있다. 도 11에서, 스테이지 3은 라인 1에서 OSD들의 제2 또는 제3 그룹을 평가할 수 있고, 스테이지 2는 라인 2에서 OSD들의 제1 또는 제2 그룹을 평가할 수 있고, 스테이지 1은 OSD들의 제1 그룹이 라인 3에 있는지를 판정한다.

언급된 바와 같이, 라인들이 스테이지들을 통해 나아감에 따라, 일정 OSD들은 더 이상 고려되지 않는다. 그 경우, 설계에 따라, 이들 OSD들을 계속하여 보유하는 것은 회로의 낭비일 수 있다. 이에 따라, 도 12는 스테이지 5의 회로가 스테이지 4보다 더 적은 OSD들을 보유하고 있고, 스테이지 4는 스테이지 3보다 더 적은 OSD들을 보유하며, 스테이지 3은 스테이지 2보다 더 적은 OSD들을 보유함을 도시한다. 이것은 사용되는 레지스터들과 멀티플렉서들의 수를 줄일 수 있다. 특정 스테이지에서 라인 내에 남겨지는 것으로 평가될 OSD들의 정확한 수는 예측할 수 없고 라인에 따라 다르기 때문에, 특정 스테이지에서 과도한 수용력이 있을 수 있다.

도 13은 라인에 대한 스테이지 1, 2 및 3의 일부 실시예들의 다른 세부사항 들을 도시한다. 스테이지 1과 2, 스테이지 2와 3, 및 스테이지 3을 가진 처리(62)는 도 14의 알고리즘과 연관하여 설명되는 바와 같이 (도 3의) 로직(52) 및 테이블(들)(56)에 의해 수행된다. 이 구현에서, 평가될 라인의 OSD들의 그룹은 OSD(49)로부터 OSD(0)을 향해 이동한다. 평가될 OSD들의 그룹의 제1 OSD는 현재 포인터값이다. 그룹이 OSD들(42 내지 46)인 경우, 현재 포인터값은 46이다. UI들 사이에 끼워진 5개의 0들 또는 5개의 1들, 또는 4개 또는 6개의 0들이나 4개 또는 6개의 1들을 UI가 포함하는 경우의 현재 포인터값을 모두 0들 또는 모두 1들이라고 판정하는 것은 상대적으로 쉽다. 도 14의 알고리즘은 로직(52)과 테이블(들)(56)에 의해 수행될 수 있는 보다 복잡한 경우들의 솔루션들을 제공한다. 그러나, 일부 실시예들은 도 14의 알고리즘을 따르지 않거나 그것의 변형된 버전을 따른다.

도 14를 참조하면, 현재 포인터는 평가될 OSD들의 그룹들의 제1 OSD를 가리킨다. 예를 들어, 도 5의 스테이지 2에서, 현재 포인터는 위치 49에 있다. 도 6의 스테이지 3에서, 현재 포인터는 위치 46에 있다. 현재 포인터값(cur_ptramt)은 OSD들의 최근 그룹의 컨텐츠에 기초하여 현재 포인터가 얼마나 이동하였는지를 나타낸다. 잔여(rm)는 현재 라인이 5 OSD들의 얼마나 위에 또는 아래에 있는지이다. 예를 들어, 만약 라인이 5 OSD들의 그룹들로 시작하고 이후 6 OSD들의 그룹을 가지면, 현재 잔여는 1만큼 증가한다(nxt_rm = cur_rm + 1). 만약 라인이 이후 4 OSD들의 그룹을 가지면, 현재 잔여는 1만큼 감소한다(nxt_rm = cur_rm - 1).

OSD들의 그룹들(6'b00001, 6'b111110, 6'b000011 및 6'b111100)은 6 OSD들의 4개의 그룹들이다. 이들에 응답하여, 현재 포인터값은 6이고 따라서 현재 포인터 는 6개의 위치들을 이동하고 현재 잔여는 1만큼 증가한다. OSD들의 그룹들(6'bx10000 및 6'bx01111)은 OSD들의 2개의 그룹들이고, x는 1 또는 0을 나타낸다. 이들에 응답하여, 현재 포인터값은 4이고 따라서 현재 포인터는 4개의 위치들을 이동하고 현재 잔여는 1만큼 감소한다. UI가 5 OSD들을 가지면, cur ptramt = 5이고 nxt_rm = cur_rm이다. Cur_rm[0]는 rm의 현재 값의 MSB이고 그것이 1이라면 OSD의 적은 수가 이제까지 사용되었다는 것을 의미한다(cur_rm은 [0:n]으로서 정의되고 MSB는 0이고 cur_rm이 음수이면 1이 된다). 예를 들어, row(4 4 4) 내에서 OSD들의 3개의 그룹들의 경우에, 각각의 시간에 대하여 1비트 잔여가 있고, 이 3개의 비트들은 그들이 축적된 잔여이기 때문에 덜어진다. 그러나, 세부사항들은 구현 특이적이다.

No_out = 1'b1은 주어진 OSD의 그룹에 대하여 출력이 없다는 것을 의미한다. 언급된 바와 같이, 스테이지들에 대해, 주어진 OSD의 그룹으로부터 출력이 발생하지 않는 경우가 있다. 예를 들어, 도 14에 도시된 바와 같이, 이제까지 적은 수의 OSD들을 사용해왔고, 3개의 OSD들의 그룹이 있다면(6'bx00111 및 6'bx11000 경우), 그들이 축적된 잔여들이고, 유효한 UI에 대응하는 실제의 OSD들이 아니기 때문에 그 3개의 OSD들을 파기할지를 결정할 수 있다. 그러한 종류의 잔여는 UI들의 폭을 변화시키는 지터들 때문에 발생될 수 있다.

스테이지 X에서, 파이프라인은 (curptr로부터) 처리되지 않은 6 OSD들을 바라보고 출력과 curptr 이동의 양(예를 들어, 출력을 만들기 위해 5 OSD들이 사용되면 5이고, 4 OSD들이 사용되면 4임)을 판정한다. 6 OSD들에서 연속하는 동일한 값 이 5 비트 이하로 있는 경우(예를 들면, 1000, 1100 등), 스테이지 X-1의 제1 부분은 5개의 연속하는 비트들을 만들기 위하여 OSD들을 빌려올 수 있는지를 알기 위하여 조사된다. 가능한 경우, 비트들을 빌려오고, 출력 비트가 발생되어, curptr이 그에 따라 이동된다. 또한 스테이지 X-1의 이용가능한 비트들의 수가 빌려온 양만큼 감소한다. 빌려올 수 있는 충분한 비트들이 없다면, 출력은 테이블(들)(56)에 기초하여 행해지거나 행해지지 않을 수 있다. 테이블(들)(56)은 효과적인 지터 허용을 결정하는데 도움을 줄 수 있다. 예를 들어, 일부 경우에서, 지터가 원인이 되어 연속하는 OSD들의 5개의 비트 대신에 연속하는 OSD들의 4개의 비트들로부터만 출력이 행해질 수 있다. 그러한 경우, UI는 변수 rm에 하나 적은 OSD를 가졌다. 마찬가지로, UI가 6 OSD들을 갖는 경우, 부가적인 OSD가 사용되었다. 이 rm은 3개의 연속하는 OSD들이 있는 경우 출력을 결정하는데 사용된다. 이것은 잉여적인 것으로 고려될 수 있는데, 즉, 몇몇의 아이들이 지터로 인해 커지고 그 효과가 축적되어 그 결과로 3 OSD들이 남는다. 또는 이것이 유효한 것들로 고려될 수 있는데, 즉, 2 OSD들이 지터로 인해 제거되어 3 OSD들을 가진 UI가 만들어진다. rm의 값은 그로부터 3 OSD들의 출력이 결정될 수 있는 지터 상태를 나타낸다. 빌려오는 양, curptr 이동량, rm 값 및 출력은 테이블(들)(56) 내의 소정의 테이블들에 기초하여 판정될 수 있다.

도 15 및 도 16은 2개의 상이한 접근법을 대비한다. 도 15에서, 데이터의 라인은 한 스테이지에서 다음 스테이지로 이동하고 현재 포인터가 이동된다. 도 15는 2개의 시프터(shifter)가 있는데; 하나는 빌려온 비트들을 취급하는 것이고 (그들을 제거함) 다른 하나는 스테이지들에서 처리될 6 OSD들을 도출하는 것이다. 즉, 일부 실시예들에서, 6 OSD들을 훑어보고 그들의 패턴에 기초하여, 스테이지들에서 4, 5 또는 6 OSD들을 소비한다. 한편, 도 16은 현재 포인터가 항상 같은 위치에 있도록 하기 위해 처리된 양에 기초하여 전체 OSD들을 오른쪽으로 이동시키는 하나의 시프터만을 갖는다. 이 경우, 빌린 OSD들이 이후에 출력을 만드는데 사용되지 않도록 그들에 표시를 하는 어떤 부가적인 로직이 있다. 도 16에서, 하부 스테이지는 더 적은 레지스터들만을 필요로 하기 때문에 상부 스테이지보다 짧게 도시된다. 도 16의 구현에서는 멀티플렉서들이 더 적게 있을 수 있다. 도 11은 변형되어 도 16과 같이 될 수 있다.

일부 실시예들에서 사용되는 다른 알고리즘은 "플립"으로 불린다. 그것은 도 14와 관련하여 설명된 rm 값과 관계된다. rm은 출력들을 만들기 위해 "과하게 또는 부족하게" 사용된 OSD들의 축적된 수를 나타낸다. 따라서, 그것이 4 또는 5에 도달한다면 출력들을 만들기 위해 4/5 OSD들이 과하게/부족하게 사용되었다는 것을 의미한다. 5(4) OSD들이 통상적으로 하나의 출력에 대응하기 때문에, 그러한 경우에, 출력은 하나의 출력을 삽입 또는 제거함에 의해 수정될 수 있다. 예를 들어, 도 17의 의사 코드 구획은 하나의 출력을 삽입하는 경우를 도시한다. 코드 내에서, pos_sum, pos_sum2, 및 rm_s14는 모두 rm 값에 관계된다. 일부 실시예들은 도 17의 알고리즘을 사용하지 않거나 그것의 변형물을 사용한다.

50 OSD들은 때때로 9비트, 때때로 10비트, 때때로 11비트를 포함하지만, 장기간의 평균은 50 OSD들에서 10비트이다. 북키핑(book keeping) 기술이 사용될 수 있다. 50 OSD들이 이전의 몇몇 사이클들에서 9비트를 포함한다면, 다음의 OSD들은 평균을 10비트로 하기 위하여 10비트 대신에 11비트를 포함할 것이다. 마찬가지로, 이전의 50 OSD들이 이전의 몇몇 사이클들에서 11비트를 포함한다면, 다음의 OSD들은 평균을 10비트로 하기 위하여 10 비트 대신에 9 비트를 포함할 것이다.

도 17에서, flip 09는 50 OSD들 내에 9비트가 포함된 경우에 관계된다. 다음은 기호들의 설명이다: v9는 50 OSD들로부터의 유효한 9비트 경우, v11은 50 OSD들로부터의 유효한 11비트; v9d는 v9의 지연된 버전; !v11은 v11이 아님을 의미; &&는 논리적 AND; v9d - 이전의 사이클에서 하나 적은 비트가 발생됨; !v11 - 이 시점에서 보상이 없음; ocnt_s[13]!= 11 - 가까운 미래에 보상이 없음; !sum[0] - 나머지 잔여 비트들; pos_sum>=5 - 잔여 비트들이 하나의 비트를 만들기에 충분한 경우; pos_sum >= 4 && pos_sum2 >= 5 && !rm_s14[0] && !rm_s14_d[0] - 짧은 축적이 하나의 비트를 만들기에 충분한 경우; v9 && pos_sum >= 4 - v9 및 v9 이벤트가 4+ 잔여 비트로 발생함. 이것이 발생하면, 나머지 비트들은 미래에 v11이 발생하는 것을 기다리지 않고 출력의 하나의 비트를 만드는데 사용될 수 있다. 마찬가지의 로직이 잔여 OSD들을 제거하는데 또한 사용될 수 있다.

수신기는 필터 레이어를 전처리기(preprocessor)로 사용할 수 있다. 그것은 하나의 1/0을 필터링하고 또한 더블 1/0's를 향상시키며, 즉, 101은 111이 되고, 001100은 011110이 되는 등이다. 이 층은 하나의 1/0 및/또는 좁은 1/0's가 결정 절차에서 혼란을 일으킬 수 있기 때문에 아주 탁한 낮은 품질의 입력 스트림에 유용하다. 그것은 또한 탁한 입력 스트림에 대해 우리가 하는 것을 흉내낼 수 있다. 예를 들어, 도 18은 제어 회로(156)의 제어 하에서 처리 회로(130) 내의 파이프라인 스테이지들(154)에 대한 샘플들을 미리 필터링하는 그러한 전처리기 필터(160)를 도시한다. 테이블(들)(158)이 사용될 수 있다.

도 19는 본 발명의 수신기가 위치하는 시스템을 도시한다. 도 19를 참조하면, 송신기들(14)은 비디오 신호들, 오디오 신호들, 및 다른 신호들을 수신기들(22)에 제공한다. 수신기들(22)은 신호들을 처리 및 구동 회로(170)에 제공하고, 처리 및 구동 회로(170)는 이번에는 그 신호들을 디스플레이(172) 및 오디오 스피커들(174)에 제공한다. 비디오 신호들은 DVI 순응적 또는 DVI 비순응적일 수 있다. 일부 구현들에서, 수신기들은 간섭성의 송신기들 및 비간섭성의 수신기들에 대하여 크고 빠른 지터들을 취급하는 것을 가능하게 한다.

일부 경우들에서는 UI가 나타내는 값이 분명하지 않다. 그러한 경우에, 수신기는 송신된 신호의 일부를 재송신하기를 요구할 수 있다.

본 발명은 시그널링의 특정 유형에 한정되지 않는다. 입력 및 클럭 신호들은 싱글 엔디드이거나 차동적일 수 있다. 클럭들은 "아이들(eyes)"을 포함할 수 있다. 클럭킹은 단일 데이터 레이트, 2배 데이터 레이트, 4배 데이터 레이트 등일 수 있다. 2배 데이터 레이트에서, 단일 클럭 신호의 상승 에지가 사용될 수 있거나, 또는 위상 클럭들의 2개의 출력이 사용될 수 있다. 신호들은 패킷화되거나 패킷화되지 않을 수 있다. 실시예에 의존하여, 도 1의 데이터 신호들 TD1 ... TDN은 어드레스, 커맨드, 및 전통적인 데이터를 포함하는 다양한 데이터의 유형들, 또는 단순히 전통적인 데이터만을 포함할 수 있다.

본 개시는 사실상 도식적이고 다양한 세부사항들을 포함하지 않는 다양한 형태들을 포함한다. 실제의 구현들에서, 시스템들 및 칩들은 도면들에 도시된 회로들 사이를 포함하여 도시되지 않은 추가의 컴포넌트들을 포함할 것이다. 도시된 컴포넌트들은 다양한 추가의 입력들 및 출력들을 가질 수 있다. 본 명세서에서 설명된 다양한 알고리즘들 및 방법들은 펌웨어 또는 소프웨어의 도움을 받거나 받지 않고 하드웨어 회로 내에서 수행될 수 있다. 그러나, 펌웨어 및/또는 소프트웨어는 알고리즘들과 방법들이 수행되는 전체의 시스템들 내에서 사용될 수 있다.

본 명세서에서 사용된 바와 같이, "실시예"라는 용어는 구현을 지칭한다. 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"을 참조하는 것은 그 실시예들과 관련된 특정 형태, 구조 또는 특성이 적어도 본 발명의 일부의 실시예들에는 포함되지만, 반드시 모든 실시예에 포함될 필요는 없다는 것을 의미한다. "일부 실시예들"에 대한 상이한 참조들은 반드시 동일한 "일부 실시예들"을 지칭할 필요는 없다.

명세서에서 컴포넌트, 특징, 구조 또는 특성이 "할 수 있다"라고 하는 것은 특정 컴포넌트, 특징, 구조 또는 특정이 반드시 포함될 필요는 없다. 명세서 또는 클레임에서 "한" 구조를 사용하는 경우, 반드시 하나의 구조만 있다는 것을 의미하는 것은 아니다.

본 발명은 몇몇 실시예들의 표현으로 설명되었지만, 본 발명은 설명된 그들 실시예들에만 한정되는 것은 아니며, 첨부된 특허청구범위의 사상과 범주 내에서 변동 및 변경을 하여 실시될 수 있다. 따라서 상세한 설명은 한정적인 것이 아닌 예시적인 것으로 간주되어야 한다.

본 발명은 이하의 설명 및 본 발명의 실시예들을 예시하기 위해 사용되는 첨부 도면들을 참조하여 이해될 수 있다. 그러나, 본 발명은 이들 도면들의 설명에 한정되지 않는다.

도 1은 본 발명들의 일부 실시예들에 따른 도전체들, 송신기를 갖는 칩, 및 수신기를 갖는 칩을 포함하는 시스템을 나타내는 블록도.

도 2는 본 발명들의 일부 실시예들에 따른 예시적인 신호에 대한 단위 구간들 및 오버샘플링된 데이터를 나타내는 그래프.

도 3은 본 발명들의 일부 실시예들에 따른 도 1의 수신기의 예를 나타내는 블록도.

도 4는 본 발명들의 일부 실시예들에 따른 오버샘플링된 데이터의 라인들을 나타내는 그래프.

도 5 내지 도 12는 각각 본 발명들의 일부 실시예들에 따른 파이프라인의 스테이지들을 나타내는 블록도.

도 13은 본 발명들의 일부 실시예들에 따른 파이프라인의 스테이지들 및 연관된 처리들을 나타내는 블록도.

도 14는 본 발명들의 일부 실시예들과 관련하여 사용될 수 있는 의사 코드.

도 15 내지 도 16은 각각 본 발명들의 일부 실시예들에 따른 파이프라인의 스테이지들 및 연관된 처리들을 나타내는 블록도.

도 17은 본 발명들의 일부 실시예들에 관련하여 사용될 수 있는 의사 코드.

도 18은 본 발명들의 일부 실시예들에 따른 도 1의 수신기의 예를 나타내는 블록도.

도 19는 본 발명들의 일부 실시예들의 시스템을 나타내는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

26: PLL

30: 처리 회로

50: 샘플링 회로

54, 154: 파이프라인 스테이지들

56, 156: 제어 회로

58, 158: 테이블(들)

160: 필터

170: 처리 및 구동 회로

Claims (27)

1. 수신된 신호로부터 오버샘플링된 데이터를 생산하기 위한 샘플링 회로; 및

   상기 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될지를 판정하기 위한 로직 - 상기 단위 구간들 중 일부는, 상기 단위 구간들에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 가짐 -

   을 포함하는 칩.
2. 제1항에 있어서,

   상기 판정들의 적어도 일부에 대하여, 상기 로직은 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션의 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드(look ahead)하는 칩.
3. 제2항에 있어서,

   상기 오버샘플링된 데이터는 라인들에 배열되고, 상기 판정들의 일부에 대하여, 상기 섹션은 상기 라인들 중의 하나에 위치하고 상기 추가의 오버샘플링된 데이터는 상기 라인들 중의 다른 것에 위치하는 칩.
4. 제2항에 있어서,

   상기 로직은 파이프라인내에 스테이지들(stages)을 포함하고, 상기 오버샘플링된 데이터는 상기 스테이지들을 통해 진행하는 라인들에 배열되며, 상기 로직은 상이한 라인들 내의 상기 오버샘플링된 데이터의 상이한 섹션들을 동시에 평가하는 칩.
5. 제4항에 있어서,

   상기 판정들의 적어도 일부에 대하여, 상기 로직은 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션의 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드하는 칩.
6. 제5항에 있어서,

   상기 판정들의 적어도 일부에 대하여, 상기 섹션은 그 라인의 상기 오버샘플링된 데이터의 최종 그룹이고, 상기 추가의 오버샘플링된 데이터는 시간 순으로 다음 라인의 오버샘플링된 데이터의 제1 그룹인 칩.
7. 제4항에 있어서,

   오버샘플링된 데이터의 라인들은, 생성될 제1 라인이 상기 파이프라인을 처음으로 통과하도록 오버샘플링된 데이터가 생성되는 때에 기초한 순서로 상기 스테이지들에 보유되는 칩.
8. 제4항에 있어서,

   특정 스테이지에서 평가되고 있는 라인의 적어도 한 섹션이 포인터에 의해 상기 스테이지 내에서 식별되고, 라인이 상기 파이프라인 내에서 진행함에 따라, 상기 포인터는 단위 구간 내에 포함될 이전 스테이지에 의해 발견된 오버샘플링된 데이터의 수와 동일한 양만큼 상기 라인의 끝을 향해 이동하는 칩.
9. 제4항에 있어서,

   상기 파이프라인 후반의 상기 스테이지들의 일부는 상기 파이프라인 전반의 상기 스테이지들의 일부보다 더 적은 용량을 갖는 칩.
10. 제4항에 있어서,

    상기 라인 내에서 평가되고 있는 상기 오버샘플링된 데이터는, 상기 라인이 상기 스테이지들의 적어도 일부를 통해 진행함에 따라, 스테이지 내에서의 그것의 상대적인 위치를 이동시키는 칩.
11. 제4항에 있어서,

    상기 로직은 상기 단위 구간들의 컨텐츠에 기초하여 출력 비트들의 값들을 더 판정하고, 각 라인은 전형적으로 모든 스테이지들을 통과함에 따라 특정 수의 비트들을 제공하고, 라인들이 상기 특정 수의 비트들보다 더 많은 비트들을 소정 회수 제공하는 경우에는, 그 사실이 미래의 라인들에 대한 판정에 있어서, 미래의 라인이 상기 특정 수의 비트들보다 적은 비트들을 제공할 때까지 고려되고, 라인이 상기 특정 수의 비트들보다 적은 비트들을 소정 회수 제공하는 경우에는, 그 사실이 미래의 라인들에 대한 판정에 있어서, 미래의 라인이 상기 특정 수의 비트들보다 많은 비트들을 제공할 때까지 고려되는 칩.
12. 제4항에 있어서,

    상기 라인들은 50개의 오버샘플링된 데이터를 갖고, 단위 구간당 통상적으로 5개의 오버샘플링된 데이터가 있으며, 평균적으로 상기 50개의 오버샘플링된 데이터에 10개의 출력 비트들이 있는 칩.
13. 제4항에 있어서,

    상기 로직은 상기 판정들을 돕는 테이블들을 사용하는 칩.
14. 제4항에 있어서,

    로직은 상기 판정들의 이전에 상기 오버샘플링된 데이터의 일부의 값들을 변경하기 위한 예비필터링(prefiltering)을 포함하는 칩.
15. 오버샘플링된 데이터를 생산하기 위해 수신된 신호를 샘플링하는 단계; 및

    상기 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될지를 판정하는 단계 - 상기 단위 구간들의 일부는, 상기 단위 구간들에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터를 가짐 -

    를 포함하는 방법.
16. 제15항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 로직은 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드하는 방법.
17. 제16항에 있어서,

    상기 오버샘플링된 데이터는 라인들에 배열되고, 상기 판정들의 일부에 대하여, 상기 섹션은 상기 라인들 중의 하나에 위치하고 상기 추가의 오버샘플링된 데이터는 상기 라인들 중의 다른 것에 위치하는 방법.
18. 제15항에 있어서,

    상기 로직은 파이프라인 내에 스테이지들을 포함하고, 상기 오버샘플링된 데이터는 상기 스테이지들을 통해 진행하는 라인들에 배열되며, 상기 로직은 상이한 라인들 내의 상기 오버샘플링된 데이터의 상이한 섹션들을 동시에 평가하는 방법.
19. 제15항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 로직은 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션의 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드하는 방법.
20. 제19항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 섹션은 그 라인의 상기 오버샘플링된 데이터의 최종 그룹이고, 상기 추가의 오버샘플링된 데이터는 시간 순으로 다음 라인의 오버샘플링된 데이터의 제1 그룹인 방법.
21. 시스템으로서,

    도전체들;

    상기 도전체들에 데이터를 송신하기 위한 송신기들을 포함하는 제1 칩; 및

    상기 도전체들로부터 상기 송신된 데이터를 수신하기 위한 제2 칩

    을 포함하고,

    상기 제2 칩은 처리 회로를 포함하며,

    상기 처리 회로는,

    수신된 신호로부터 오버샘플링된 데이터를 생산하기 위한 샘플링 회로; 및

    상기 오버샘플링된 데이터 중 어느 것이 상이한 단위 구간들의 부분이 될지를 판정하기 위한 로직 - 상기 단위 구간들 중 일부는, 상기 단위 구간들에 전형적으로 포함된 다수의 오버샘플링된 데이터와는 상이한 다수의 오버샘플링된 데이터 를 가짐 - 을 포함하는 시스템.
22. 제21항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 로직은 전형적인 수의 오버샘플링된 데이터를 갖는 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션의 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드하는 시스템.
23. 제22항에 있어서,

    상기 오버샘플링된 데이터는 라인들에 배열되고, 상기 판정들의 일부에 대하여, 상기 섹션은 상기 라인들 중의 하나에 위치하고 상기 추가의 오버샘플링된 데이터는 상기 라인들 중의 다른 것에 위치하는 시스템.
24. 제22항에 있어서,

    상기 로직은 파이프라인 내에 스테이지들을 포함하고, 상기 오버샘플링된 데이터는 상기 스테이지들을 통해 진행하는 라인들에 배열되며, 상기 로직은 상이한 라인들 내의 상기 오버샘플링된 데이터의 상이한 섹션들을 동시에 평가하는 시스템.
25. 제24항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 로직은 전형적인 수의 오버샘플링된 데이터를 갖는 오버샘플링된 데이터의 섹션을 평가하고, 시간 순으로 상기 섹션의 이후에 일어나는 추가의 오버샘플링된 데이터를 또한 평가함에 의해 룩-어헤드하는 시스템.
26. 제25항에 있어서,

    상기 판정들의 적어도 일부에 대하여, 상기 섹션은 그 라인의 오버샘플링된 데이터의 최종 그룹이고, 상기 추가의 오버샘플링된 데이터는 시간 순으로 다음 라인의 오버샘플링된 데이터의 제1 그룹인 시스템.
27. 제21항에 있어서,

    상기 처리 회로는 또한 단위 구간들의 컨텐츠에 기초하여 출력 비트들의 값들을 판정하고, 그에 응답하여 출력 신호들을 제공하며, 상기 시스템은 상기 출력 신호들의 적어도 일부를 수신하는 디스플레이를 더 포함하는 시스템.

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