CN101175189A

CN101175189A - 确定要被包括到单位间隔中的过采样数据

Info

Publication number: CN101175189A
Application number: CNA2007101682794A
Authority: CN
Inventors: H·崔
Original assignee: Silicon Image Inc
Current assignee: Lattice Semiconductor Corp
Priority date: 2006-11-03
Filing date: 2007-11-01
Publication date: 2008-05-07
Anticipated expiration: 2027-11-01
Also published as: JP2008118683A; TWI348643B; KR101429558B1; US7450038B2; KR20080040613A; JP5344275B2; CN101175189B; TW200821932A; US20080123780A1; EP1919121A2; EP1919121B8; EP1919121A3; EP1919121B1

Abstract

在一些实施方式中，一种芯片包括：用于从接收到的信号中产生过采样数据的采样电路；以及用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。还描述和要求了其它实施方式。

Description

确定要被包括到单位间隔中的过采样数据

技术领域

本发明的实施方式一般涉及相位跟踪技术，尤其涉及用于确定哪些过采样数据将要成为在确定接收信号比特值时所用的不同过采样数据组(单位间隔)中的一部分的电路、方法和系统。

背景技术

在高速串行数据接收机的数据恢复过程中，相位跟踪起着十分重要的作用，因为它可以确定在多组过采样数据中的正确数据。已提出了各种不同的用于拾取样本的技术，其中包括跟踪输入流的边沿移动和基于样本离这些边沿的中心(即，眼图的中心)有多近来为评价这些样本。然而，这些现有技术都存在着一些快速且较大抖动的问题。一个问题是：在从计分逻辑到拾取位置的实际变化的路径中存在着基于该评价的环路反应时间，它限制了系统能够响应抖动的速度。

第二个问题是：基于边沿信息来评价每一个拾取位置是假定每一个眼图具有相同数目的过采样数据(OSD)(比如，5个OSD)并且OSD组(或块)(比如，50个OSD)具有一致的关于抖动的信息。然而，当抖动很快和/或很大时，这些假设可能不正确。响应于这样的抖动，一些眼图是6个OSD宽，而其它眼图可能是4个OSD宽甚至更少。另外，较早的OSD和较晚的OSD可能包括不同的关于信道中的抖动的信息。

数字视频接口(DVI)是一种适用于在芯片之间提供视频信号的标准，并且与高清晰度多媒体接口(HDMI)兼容产品在部分程度上兼容适用。DVI包括发射机和接收机必须符合互操作性的眼图特征规范。然而，市场上的一些发射机并不遵循DVI规范，并且都是DVI非兼容发射机。在这种情况下，当期待接受来自DVI兼容发射机信号的那些相位跟踪器时常会显示出与接受来自非兼容发射机信号一样糟的结果(比如，有噪声的屏幕)。另外，一些用户想使用扩频时钟来减小电磁干扰(EMI)，这样输入流就变成为DVI非兼容。

DVI兼容输入和DVI非兼容输入可能在眼图形状方面具有差异。有时候，DVI兼容信号被说成是“非相干的”，即，在发射机中时钟信号没有通过用于创建待发送数据信号的锁相环路(PLL)。一些DVI非兼容发射机具有使时钟信号通过用于创建待发送数据信号的PLL。有时候，这被说成是“相干的”并且添加了有时导致一些闭合眼图的额外延迟。

发明内容

在一些实施方式中，一种芯片包括：用于从接收信号中产生出过采样数据的采样电路；以及用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑电路，其中一些单位间隔所具有的过采样数据的数目不同于单位间隔通常所包括的过采样数据的数目。该逻辑可以包括流水线中的多个级，其中过采样数据以通过这些级的行方式排列，并且其中该逻辑同时估算不同行中的不同过采样数据段。

在其它实施方式中，一种方法包括：对接收信号进行采样以产生过采样数据；以及确定哪些过采样数据将成为不同单位间隔的一部分，其中一些单位间隔具有的过采样数据的数目不同于单位间隔通常所包括的过采样数据的数目。

在其它实施方式中，一种系统包括：导体；以及含用于将数据发送到上述导体发射机的第一芯片。该系统还包括第二芯片，用于接收来自导体的所发送的数据，第二芯片具有含采样电路的处理电路以便从接收信号中产生出过采样数据。第二芯片还包括用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于单位间隔通常所包括的过采样数据的数目。

还描述并要求了其它实施方式。

附图说明

下文参照用于示出本发明各实施方式的描述和附图，可以理解本发明。然而，本发明并不限于这些附图的细节。

图1是根据本发明的一些实施方式的系统的框图，该系统包括带发射机的芯片、导体以及带接收机的芯片。

图2是根据本发明的一些实施方式的典型信号的过采样数据和单位间隔的图示。

图3是根据本发明的一些实施方式图1的接收机的示例框图。

图4是根据本发明的一些实施方式的过采样数据行的图示。

图6-12是根据本发明的一些实施方式的各级流水线的框图。

图13是根据本发明的一些实施方式的各级流水线和相关处理的框图。

图14是可与本发明的一些实施方式一起使用的伪代码。

图15-16是根据本发明的一些实施方式的各级流水线和相关处理的框图。

图17是可与本发明的一些实施方式一起使用的伪代码。

图18是根据本发明的一些实施方式图1的接收机的示例框图。

图19是根据本发明的一些实施方式的系统的框图。

具体实施方式

在一些实施方式中，本发明包括用于确定哪些过采样数据(OSD)将成为确定接收信号比特值时所用的OSD组(或)块中的一部分的电路、方法和系统。这些OSD组被称为单位间隔(UI)。可以估算UI中的OSD，以确定它们是否代表高或低电压(1或0)。在一些实施方式中，OSD可以组成多个行，并且使这些行通过各级流水线。

对于一些确定过程，接收机估算两段OSD：一段来自一行中最后一组OSD，而另一段则来自按时间顺序的下一行中的第一组OSD。该第二段被称为预测(look ahead)段或预测OSD，因为它们在时间顺序上较迟。然而，在一些实施方式中，对于大多数确定过程，是估算来自一行的OSD，并且没有任何对下一行的超前。在一些实施方式中，在同一行中可能有预测段；在其它实施方式中，在同一行中也可能有回顾(look behind)段；并且在其它实施方式中，可能有预测和回顾段。第一段可以被称为典型段，并且它可以包括的OSD的数目等于UI中所通常包括的数目。然而，在一些情况下，UI中可以包括比典型OSD数目要少的OSD并且少于一行中通常的数目。例如，在5X过采样系统中，UI通常包括5个OSD。这种情况下，典型段将包括5个OSD。

本发明可以应用于各种系统，图1只是一个示例。参照图1，系统包括带有发射机(TX)14的芯片12，该发射机将导体16-1...16-N上的数据信号TD1...TDN以及导体18上的时钟信号发送到芯片20中的接收机22。这些信号可以差分地发送。也可以发送其它信号(未示出)。接收机22包括处理电路30，该处理电路30接收由锁相环路(PLL)26同步的来自采样电路的OSD并且提供输出信号RD1...RDN。芯片20包括用于与导体16-1...16-N对接的芯片接口结构32-1...32-N以及用于与导体18对接的芯片接口结构36。在不同的实现方式中，这些接口结构可以包括不同的对象。

图2示出了输入数据TD1的理想化示例，该输入数据TD1包括具有DN(数据负)和DP(数据正)分量的差分信号。UI是一比特数据的时间。在本示例中，当DP＞DN时该信号代表1，当DP＜DN时该信号代表0。在图2中，示出了四个UI，被称为UI1、UI2、UI3和UI4。在UI1期间，数据比特具有逻辑高值(它在这种情况下表示1，但在其它情况下表示0)。在UI2、UI3和UI4期间，数据比特分别具有0、1和1值。在每一个UI期间，有用PLL 26的输出来同步的5个数据样本，如图2中的箭头所示。UI期间的输入信号被称为眼图。

尽管UI通常具有5个OSD，但是因抖动或其它事情，特定单位间隔可以具有多于5个或少于5个的OSD。例如，特定UI可以具有4个或6个OSD，或者在一些情况下甚至是3个或7个OSD。

图3示出了处理电路30的一些实施方式的细节，尽管在其它实施方式中，细节可能不同。参照图3，采样电路50响应于PLL 26的输出相位信号而提供输入信号TD1的OSD。作为示例，PLL 26可以具有5个输出(但在其它实施方式中可以具有不同的数目)。逻辑52的各个流水线级54接收这些OSD。在控制电路56的控制下，流水线级54确定在哪些UI中要包括特定的OSD。在一些实施方式中，使用表格58。在其它实施方式中，表格58的功能被硬连线到流水线级54。该表格中的数值可以被永久地存储到表格中或者可以被重新配置。

图4表示50个OSD各自在五行(1，2，3，4，5)中的1和0。按时间顺序，行1最先，之后是行2、行3等。下文提供了一些示例，但本发明并不限于这些示例。假定行1的前两个OSD不是行1中的UI的一部分。OSD 3-7是五个1，它们处于表示比特1的UI中。为了便于标识，在OSD3-7附近以及一些其它OSD附近放一个框。在表示比特0、1、0、1、0、1、0和0的UI(每一个UI带有五个OSD)中，OSD 3-7之后是五个0、五个1、五个0、五个1、五个0、五个1、五个0以及五个0。行1以三个1结尾。这三个结尾的1单独考虑便是非决定性的。然而，如果与行2的前五个OSD一起考虑，则很清楚，行1的最后三个1和行2的前两个1是具有五个1的OSD。然后，行2继续有五个1、六个0和五个1。因为六个0被夹在两组五个1之间，所以它们被解释成六个0的UI，这表示0比特。通过继续到行2-5，可以看出，有一些带有不同于5个OSD的UI实例，例如，行3的OSD 23-28(六个1)以及行5的OSD 10-13(四个0)。

然而，在实践中，结合图4所描述的顺序操作需要一次处理比小数目(比如5到6等)OSD要多的OSD。为了实现这一点，使用流水线结构，其中一行比特的全部或部分从流水线的一级行进到另一级。在一些实施方式中，通过一次流水线，便可以处理整个一行(比如50个OSD)。即使这要花若干个时钟周期，但是因为它是流水线化的，所以在一些实施方式中，在初始等待时间之后，用每一个时钟周期或几乎所有的时钟周期都可以完成新的一行OSD。

可有各种各样的方式来实现流水线结构。在一些实施方式中，先估算一行，以检测该行中的OSD的可能的UI。与下一行的预测段组合起来估算该行中最后一个典型段，以便在其它UI的内容被确定之前先确定用于这些OSD的UI。预测段中的OSD的数目是依实现方式而定的，但是它可以是5个OSD。

例如，图5-7示出了在时间t1、t2和t3处的流水线级S1-SN。如图5所示，在时间t1，级1具有行1。以与图4的讨论相同的方式来估算行1的OSD，以确定最后三个OSD(47-49)不像行1中的其它OSD那样是同一UI的一部分。

参照图6，来自级1的行1被传递到级2并且行2被提供到级1。在级2中估算行1，并且在级1中估算行2。此外，级1提供了预测OSD，用于级2中的估算。级2确定行1的最后三个OSD应该与行2的前两个OSD组合起来以形成比特值为1的UI。

参照图7，来自级2的行1被提供给级3。因为行1的最后的OSD被分配到级2中的UI，所以级3估算仅来自行1的OSD。在图7的实现方式中，级3确定行1的OSD 42-46应该被分配到一个UI。在一些实施方式中，级3始于在前一级中被分配到一个UI的那些OSD之前的典型段。级3也可以回顾早先的OSD，以看看它们是否是与该典型段相同的UI的一部分。此外，不是所有的典型段多需要成为该UI的一部分(比如，若在该UI中仅有3个或4个OSD)。如上所述，在一些实施方式中，在第二级之前确定OSD组(除预测比特以外)。该级标识用于该UI的OSD并且确定该UI代表的比特值。在其它实施方式中，级3始于该行中的第一典型段并且朝着结尾的OSD(在这种情况下，即OSD 46，因为OSD 47-49已被分配)努力。在级2中，像图6所示级2中的行1那样，估算行2，并且像图5所示级1中的行1那样估算行3。

在图5-7的实现方式中，只有第二级预测到另一行(它是第一级中的行)。在其它实现方式中，在预测不同行的过程中，可以使用不同的级。

图8示出了随着这些行历经一些级，这些行中越来越少的OSD还涉及到各级中的处理。例如，图8的阴影部分一般(并不精确)示出了已历经处理的那些OSD。因为在整个流水线结构中处理了不止十组50个的OSD，所以在初始等待时间之后，该流水线可以在一个时钟周期内产生十个输出(每一个输出都来自不同组的50个OSD)并且在一个时钟周期内有效地处理50个OSD(来自十个不同的行)。换句话说，该流水线可以在十个时钟周期内处理十组50个OSD以产生十个比特。注意到，在本文中，时钟周期并不必然等于该时钟的周期。例如，在双倍数据速率信令中，一个时钟周期内有两个“时钟周期”。

在一些实施方式中，一级有时候并不产生一个比特。例如，除了级1(在一些实施方式中它并不产生一个比特)以外，在该流水线中可能有另一个级因特定的比特组合而不产生用于特定行的比特。在这种情况下，可能有额外的级，比如12个级。即使反应时间是12个周期，吞吐量仍然可以是每个时钟周期10个比特。然而，一些实施方式并不包括这些细节。在一些实施方式中，可能要花不止10个周期才能获取来自10个行的10个比特。

图9-11示出了与图5-7相似的过程。然而，在图9中，级1可以确定OSD45-49是在行1中完整的UI的一部分。在这种情况下，从级1中提供了一个比特(无论级1中的OSD的数值是多少，先前也没有从级1中提供一个比特)。在图10中，如果级1确定OSD 45-49是并不桥接这些行的UI的一部分，则级2可以估算OSD 45-49或下一组OSD。在图11中，级3可以估算行1中的第二或第三组OSD，并且级2可以估算行2中的第一或第二组OSD，并且级1确定行3中的第一组OSD(OSD 45-49)。

如上所述，随着这些行历经这些级，某些OSD不再被考虑。在这种情况下，根据设计，继续保存这些OSD可能是电路的浪费。相应地，图12示出了级5的电路保存比级4要少的OSD，级4保存比级3要少的OSD，级3保存比级2要少的OSD。这就可以减少所使用的寄存器和多路复用器的数目。因为在特定的级处一行中留待估算的OSD的准确数目是不可预计的并且因行的不同而变化，有时候，在特定的级处将有多余的容量。

图13示出了用于一行的级1、2和3的一些实施方式的其它细节。如结合图14的算法所描述的那样，由逻辑52和表格56(在图3中)来执行级1和2之间的处理62、级2和3之间的处理62以及带有级3的处理62。注意到，在本实施方式中，被估算的那一行的OSD组从OSD 49移向OSD 0。被估算的OSD组的第一个OSD的第一个OSD是当前指针量。如果该组是OSD 42-46，则当前指针量是46。当UI包含五个0或五个1时或者UI之间所夹的四个或六个0或四个或六个1将全是0或1时，确定当前指针量便相对容易。图14的算法为更复杂的情形提供了解决方案，这可由逻辑52和表格56来执行。然而，一些实施方式不遵循图14的算法或其改进版本。

参照图14，当前指针表示要估算的OSD组的第一OSD。例如，在图5的级2中，当前指针是在位置49。在图6的级3中，当前指针是在位置46处。当前指针量(cur_ptramt)是指基于最近一组OSD的内容当前指针将要移动多少。余项(rm)是该行目前处于5个OSD之上或之下多少。例如，如果该行始于5个OSD的组且接下来具有6个OSD的组，则当前余项增大1(nxt_rm＝cur_rm+1)。如果该行接下来具有4个OSD的组，则当前余项减小1(nxt_rm＝cur_rm-1)。

OSD组6′b00001、6′b111110、6′b000011和6′b111100是四个分别由6个OSD构成的组。响应于这些，当前指针量是6，所以当前指针移动六个位置并且当前余量增大1。OSD组6′bx10000和6′bx01111是两个OSD组，其中x可以表示1或0。响应于此，当前指针量是4，所以当前指针移动四个位置并且当前余量减小1。如果UI具有5个OSD，则cur_ptramt＝5且nxt_rm＝cur_rm。Cur_rm[0]是rm的当前值的最高有效位(MSB)，并且若它是1则这意味着到目前为止较少数目的OSD已被使用(cur_rm被定义成[0∶n]且MSB是0，并且若cur_rm是负数则它变为1)。例如，若在行(444)中有三个分别由4个OSD构成的组，则每次有一个比特残留数—因为这三个比特是累积的残留数所以可以将它们取走。然而，这些细节是依实现方式而定的。

No_out＝1′b1意味着对于给定一组OSD没有输出。如上所述，各级都会有这样一种情况，即从给定一组OSD中不产生任何输出。例如，如图14所示，如果到目前为止我们已使用较少数目的OSD，并且有一组三个OSD(6’bx00111和6’bx11000的情形)，则该算法可能决定丢弃那三个OSD，因为它们是累积的残留数而不是对应于有效UI的实际OSD。这类残留数可能因改变UI宽度的抖动而得以产生。

在级X中，流水线查看未处理的6个OSD(来自curptr)并且决定使用该输出和curptr移动量(比如，若使用5个OSD来制造输出则是5，若使用4个OSD来制造输出则是4)。如果在6个OSD中有少于5比特连续同一值(比如1000、1100等)，则检查级X-1的第一部分，以查看是否有任何可能借一些OSD来制造5个连续的比特。如果有，则借用一些比特来产生输出比特，并且相应地移动curptr。另外，级X-1的可用比特数目减小了借用的量。如果没有足够的比特用于借用，则输出可能基于表格56而产生或者可能不这样。表格56可以帮助决定有效抖动容限。例如，在一些情况下，输出仅由4(而非5)比特连续OSD构成，因为较大抖动引起了它。在这种情况下，注意到，在变量rm中，UI具有少一个OSD。相似的是，如果UI具有6个OSD，则注意到使用额外的OSD。当有3个连续OSD时，该rm被用于决定该输出。这可被视为冗余的，即，若干个眼图因抖动而变得更大，并且其效果被累积，结果是3个OSD仍然保留。或者，它可以被视为有效的，即，2个OSD因抖动而被除去，由此应该构成带有3个OSD的UI。rm的值表示抖动状态，根据该抖动状态可以决定3个OSD的输出。借用的量、curptr移动量以及输出都可以基于表格56中预先定义的表格来确定。

图15和16对比了两种不同的方法。在图15中，一行数据从一级移动到下一级并且当前指针也被移动。图15具有两个移位器：一个用于处理借用的比特(除去它们)；另一个用于引出将在各级中进行处理的6个OSD。即，在一些实施方式中，看看这6个OSD并且基于它们的图形，在这些级中它耗用了4个、5个或6个OSD。另一方面，图16仅有一个移位器，该移位器基于已处理的量将全部OSD移动到正确的位置，使得当前指针总处于相同的位置。在这种情况下，有一些额外的逻辑来标记所借用的OSD，使得它们随后不用于构成输出。在图16中，较低的级被显示成比上一级要短，因为需要更少的寄存器。在图16的实现方式中可能只需要较少的多路复用器。图11可以被修改成像图16那样。

在一些实施方式中所使用的另一种算法被称为“翻转”。它涉及结合图14所解释的rm值。该rm表示用于构成输出的“在上或在下”的OSD的累积数目。由此，如果它达到4或5，则它意味着4/5个OSD是以在上/在下的方式被用于构成输出。因为5(4)个OSD通常对应于一个输出，在这种情况下，可以通过插入或删除一个输出来校正该输出。例如，图17的伪代码段示出了插入一个输出的情形。在该代码中，pos_sum、pos_sum2和rm_s14全都涉及rm值。一些实施方式并不使用图17的算法或其变体。

50个OSD有时候包含9个比特，有时候包含10个比特，有时候包含11个比特，但长期平均值是50个OSD中有10个比特。可以使用预定保持技术。如果在前几个循环中50个OSD包含9个比特，则很可能接下来的OSD将具有11个比特而非10个比特以平均到10个比特。相似的是，在前几个循环中前50个OSD将包括11个比特，则很可能接下来50个OSD将包括9个比特而非10个比特以平均到10比特。

在图17中，翻转09涉及50个OSD中所包含的9个比特的情况。下面是符号的解释：v9是来自50个OSD的经确认的9个比特，v11是来自50个OSD的经确认的11个比特；V9d是v9的延迟版本；！v11意味着非v11；&&是逻辑与；v9d-在前一个循环中产生少一个比特；！v11-在此时没有补偿；ocnt_s[13]！＝11-在最近的将来没有补偿；！sum[0]-有多余的比特；pos_sum＞＝-如果多余的比特足以构成一个比特；pos_sum＞＝4&&pos_sum2＞＝5&&！rm_s14[0]&&！rm_s14_d[0]-如果较短的累积大到足以构成一个比特；v9&&pos_sum＞＝4-在多于4个多余比特的情况下v9与v9事件发生。如果这发生了，则可以使用多余的比特来构成一比特的输出，而无需等待v11在将来发生。还使用相似的逻辑以除去多余的OSD。

接收机可以使用滤波层作为预处理器。它滤除单个1/0，还增强双倍的1/0，即101变为111，001100变为011110等。该层可用于非常糟的低质量输入流，因为单个1/0和/或较窄的1/0可能引起决定过程的混乱。它也可能模仿我们对很糟的输入流所做的那样。例如，图18示出了这样的预处理器滤波器160，在控制电路156的控制下，该滤波器160对样本进行前置滤波以便于处理电路130中的流水线级154。可以使用表格158。

图19示出了可以设置本发明的接收机的系统。参照图19，发射机14将视频信号、音频信号和其它信号都提供给接收机22。接收机22将这些信号提供给处理和驱动电路170，该电路170转而将视频信号提供给显示器172和扬声器174。视频信号可以是DVI兼容的或非DVI兼容的。在一些实现方式中，接收机允许为相干发射机或非相干接收机处理很大且很快的抖动。

注意到，有些时候，并不清楚UI代表了什么值。在这种情况下，接收机可以请求已发送信号中的一部分被重新发送。

本发明并不限于任何特定类型的信令。输入和时钟信号可以是单端的或差分的。这些时钟可以包括“眼睛”。同步可以是单倍数据速率、双倍数据速率、四倍数据速率等。在双倍数据速率中，可以使用单个时钟信号的上升下降沿，或者可以使用两个异相时钟。这些信号可以是分组打包的信号或非分组打包的信号。根据本实施方式，图1的数据信号TD1...TDN可以包括各种类型的数据，其中包括地址、命令和常规数据，或者仅包括常规数据。

本文包括各种本身是示意性且不包括各种细节的图。在实际的实现方式中，系统和芯片将包括图中未示出的其它组件。所示组件可以具有各种其它的输入和输出。在没有固件或软件或者没有固件或软件的帮助的情况下，可以以硬件电路来执行本文所描述的各种算法和方法。然而，固件和/或软件可以应用于执行上述算法和方法的整个系统中。

在本文中，术语“实施方式”是指实现方式。在本文中，提到“实施方式”、“一个实施方式”、“一些实施方式”或“其它实施方式”意味着结合这些实施方式所描述的特定特点、结构或特征被包括在至少一些实施方式中，而并不必然被包括在所有的实施方式中。本文不同地方提到“一些实施方式”并不必然是指相同的“一些实施方式”。

如果本文指出一组件、特点、结构或特征“可以”或“可能”被包括，则并不要求一定包括该特定组件、特点、结构或特征。如果本文提到“一个”结构，则并不意味着仅有一个这样的结构。

尽管已根据若干实施方式对本发明进行了描述，但是本发明不应该仅限于所描述的这些实施方式，而是可以在所附权利要求书的精神和范围内以修改和替换来实施。由此，上面的描述被视为说明性的而非限制性的。

Claims

1.一种芯片，包括：

用于从接收到的信号中产生过采样数据的采样电路；以及

用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。

2.如权利要求1所述的芯片，其特征在于，对于至少一些确定过程，所述逻辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据来进行预测。

3.如权利要求2所述的芯片，其特征在于，所述过采样数据排列成行，并且对于一些确定过程，所述段处于其中的一行之中，而所述附加过采样数据则处于另一行之中。

4.如权利要求2所述的芯片，其特征在于，所述逻辑包括流水线中的多个级，所述过采样数据排列成行并且这些行历经所述多个级，所述逻辑同时估算不同行中的不同段的过采样数据。

5.如权利要求4所述的芯片，其特征在于，对于至少一些确定过程，所述逻辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据进行预测。

6.如权利要求5所述的芯片，其特征在于，对于一些确定过程，所述段是其所在行中最后一组过采样数据，而所述附加过采样数据是按时间顺序的下一行中的第一组过采样数据。

7.如权利要求4所述的芯片，其特征在于，基于何时创建过采样数据这一顺序将所述多行过采样数据保存在所述多个级中，使得待创建的第一行是首先通过所述流水线的。

8.如权利要求4所述的芯片，其特征在于，特定级中正被估算的一行中的至少一段在所述级内是用指针来标识的，并且当一行行进在所述流水线中时，所述指针朝着所述行末端移动，其移动量等于前一级所找到的将要被包括到单位间隔中的过采样数据的数目。

9.如权利要求4所述的芯片，其特征在于，所述流水线中后面的一些级具有比所述流水线中前面的一些级要小的容量。

10.如权利要求4所述的芯片，其特征在于，当一行历经至少一些级时，该行中正被估算的过采样数据在一级内移动其相对位置。

11.如权利要求4所述的芯片，其特征在于，所述逻辑基于所述单位间隔的内容进一步确定输出比特的值，每一行在历经所有的级时通常会提供特定数目的比特，如果这些行多次提供多于所述特定数目的比特，则该事实在用于将来的行的确定过程中被考虑直到将来的行提供少于所述特定数目的比特，如果一行多次提供少于所述特定数目的比特，则该事实在用于将来的行的确定过程中被考虑直到将来的行提供多于所述特定数目的比特。

12.如权利要求4所述的芯片，其特征在于，所述行具有50个过采样数据，通常每个单位间隔有5个过采样数据，并且平均来看，在所述50个过采样数据中有10个输出比特。

13.如权利要求4所述的芯片，其特征在于，所述逻辑使用表格以帮助所述确定过程。

14.如权利要求4所述的芯片，其特征在于，所述逻辑包括用于在所述确定过程之前改变一些过采样数据的值的前置滤波。

15.一种方法，包括：

对接收到的信号进行采样以产生过采样数据；以及

确定哪些过采样数据将成为不同单位间隔的一部分，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。

16.如权利要求15所述的方法，其特征在于，对于至少一些确定过程，所述逻辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据来进行预测。

17.如权利要求16所述的方法，其特征在于，所述过采样数据排列成行，并且对于一些确定过程，所述段处于其中的一行之中，而所述附加过采样数据则处于另一行之中。

18.如权利要求15所述的方法，其特征在于，所述逻辑包括流水线中的多个级，所述过采样数据排列成行并且这些行历经所述多个级，所述逻辑同时估算不同行中的不同段的过采样数据。

19.如权利要求15所述的方法，其特征在于，对于至少一些确定过程，所述逻辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据来进行预测。

20.如权利要求19所述的方法，其特征在于，对于一些确定过程，所述段是其所在行中最后一组过采样数据，而所述附加过采样数据是按时间顺序的下一行中的第一组过采样数据。

21.一种系统，包括：

导体；

含发射机的第一芯片，用于将数据发送到上述导体；以及

第二芯片，用于接收来自导体的已发送的数据，第二芯片具有处理电路，所述处理电路包括：

采样电路，用于从接收到的信号中产生过采样数据；和

用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。

22.如权利要求21所述的系统，其特征在于，对于至少一些确定过程，所述逻辑估算具有典型过采样数据数目的一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据来进行预测。

23.如权利要求22所述的系统，其特征在于，所述过采样数据排列成行，并且对于一些确定过程，所述段处于其中的一行之中，而所述附加过采样数据则处于另一行之中。

24.如权利要求22所述的系统，其特征在于，所述逻辑包括流水线中的多个级，所述过采样数据排列成行并且这些行历经所述多个级，所述逻辑同时估算不同行中的不同段的过采样数据。

25.如权利要求24所述的系统，其特征在于，对于至少一些确定过程，所述逻辑估算具有典型过采样数据数目的一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据来进行预测。

26.如权利要求25所述的系统，其特征在于，对于一些确定过程，所述段是其所在行中最后一组过采样数据，而所述附加过采样数据是按时间顺序的下一行中的第一组过采样数据。

27.如权利要求21所述的系统，其特征在于，所述处理电路基于所述单位间隔的内容进一步确定输出比特的值并且响应于所提供输出信号，所述系统还包括用于接收至少一些输出信号的显示器。