KR20080040535A - 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치 - Google Patents

직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치 Download PDF

Info

Publication number
KR20080040535A
KR20080040535A KR1020060120069A KR20060120069A KR20080040535A KR 20080040535 A KR20080040535 A KR 20080040535A KR 1020060120069 A KR1020060120069 A KR 1020060120069A KR 20060120069 A KR20060120069 A KR 20060120069A KR 20080040535 A KR20080040535 A KR 20080040535A
Authority
KR
South Korea
Prior art keywords
length value
burst
data
value
checking
Prior art date
Application number
KR1020060120069A
Other languages
English (en)
Other versions
KR101109600B1 (ko
Inventor
이동수
박병웅
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US11/755,021 priority Critical patent/US7779174B2/en
Priority to EP07110907A priority patent/EP1918823A1/en
Publication of KR20080040535A publication Critical patent/KR20080040535A/ko
Application granted granted Critical
Publication of KR101109600B1 publication Critical patent/KR101109600B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 직접 메모리 접근 제어 방법에 관한 것으로, 전송할 데이터가 저장되어 있는 소스 메모리에서 전송된 데이터가 저장될 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재의 버스트의 길이 값을 체크하고, 체크 결과에 기초하여 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교한 후, 비교 결과에 기초하여, 현재의 버스트의 길이 값을 선택적으로 변경하여 데이터를 전송함으로써, 데이터를 보다 효율적으로 전송할 수 있다.
DMA, 버스트, 변경, 직접, 접근

Description

직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그 장치{Method for transmitting data using direct memory access control and apparatus therefor}
도 1은 종래의 직접 메모리 접근 제어 장치의 동작을 설명하기 위하여 도시한 도면이다.
도 2는 종래의 직접 메모리 접근 제어 장치의 데이터 전송 과정을 설명하기 위하여 도시한 도면
도 3은 본 발명에 따른 직접 메모리 접근 제어 장치의 일실시예를 설명하기 위하여 도시한 도면이다.
도 4는 본 발명에 따른 전송 효율성 판단부의 동작을 설명하기 위하여 도시한 도면이다.
도 5는 본 발명에 따라 버스트 길이 값을 변경하여 데이터를 전송하는 과정을 설명하기 위하여 도시한 도면이다.
도 6은 본 발명에 따라 현재의 버스트 길이 값을 CPU에 의하여 설정된 새로운 버스트 길이 값으로 변경하는 과정을 설명하기 위하여 도시한 도면이다.
도 7은 본 발명에 따른 직접 메모리 접근 제어를 이용한 데이터 전송 방법을 설명하기 위하여 도시한 흐름도이다.
본 발명은 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그 장치에 관한 것이다.
직접 메모리 접근 제어(Direct Memory Access Control) 방법은 중앙처리 장치(central processing unit:CPU)를 거치지 않고 전송될 데이터가 저장된 소스 메모리와 전송된 데이터가 저장되는 목적지 메모리 사이에서 데이터의 전송이 직접 수행되도록 제어하는 방법이다.
DMA를 사용하기 위해서는 시스템 버스 상에 DMA 장치가 추가되어야 한다.
도 1은 종래의 직접 메모리 접근 제어 장치의 동작을 설명하기 위하여 도시한 도면이다.
도 1을 참조하면, CPU(110), DMA 장치(120), 소스 메모리(130) 및 목적지 메모리(140)가 버스(150)에 연결되어 있다. DMA 장치(120)는 CPU(110)로부터 시스템의 제어를 넘겨받아 CPU(110)의 기능 중 일부분을 대신 처리한다. 이를 위해 CPU(110)는 데이터 블록을 읽거나 쓰기를 원할 때 읽기/쓰기 동작의 지정, 소스 메모리 및 목적지 메모리의 주소, 전송할 데이터의 개수 등에 관한 정보를 버스(150)를 통하여 DMA 장치(120)에게 전송한다. 이와 같은 명령을 보낸 후에는 CPU(110)는 다른 일을 계속한다.
DMA 장치(120)는 소스 메모리(130)에 저장되어 있는 데이터가 CPU(110)를 거치지 않고 목적지 메모리(140)로 전송되도록 제어한다. 이때, DMA 장치(120)의 제 어 모드는 싱글 모드(single mode)와 버스트 모드(burst mode)로 나뉜다.
싱글 모드는 데이터를 전송하는 도중 상위 인터럽트가 발생되면 발생된 인터럽트를 우선 순위로 처리한 후 데이터를 전송하는 모드이고, 버스트 모드는 데이터 전송시 연속적인 블록 전체를 전송하는 동안 아무런 인터럽트를 받지 않고 전송을 완료하는 모드이다. 따라서 싱글 모드는 버스로부터 한 번의 접근 허가를 받게 되면 단수의 데이터 단위로 데이터를 송수신하는 반면, 버스트 모드는 한 번의 접근 허가를 받을 경우 복수의 데이터를 송수신한다.
도 1을 참조하여, 버스트 모드에서의 동작을 설명하면, 먼저, DMA 장치(120)는 소스 메모리(130)에 현재 설정되어 있는 버스트의 길이 값에 대응되는 길이의 데이터를 전송받겠다는 신호를 송신한다. 예컨대, 버스트의 길이 값이 4 워드인 경우에는 4워드 크기의 데이터를 전송하겠다는 신호를 소스 메모리(130)에 전송하게 되는 것이다.
이 신호를 수신한 소스 메모리(130)는 전송할 데이터 중에 4워드 길이만큼의 데이터를 DMA 장치(120)에 송신한다. DMA 장치(120)는 소스 메모리(130)로부터 수신한 4워드 길이의 데이터를 DMA 장치(120)의 FIFO 메모리에 저장한다.
다음으로, DMA 장치(120)는 목적지 메모리(140)에 4워드 길이의 데이터를 송신하겠다는 신호를 송신한 후, 4워드 길이의 데이터를 송신한다. 이와 같은 송신 과정은 소스 메모리(130)에 저장된 데이터가 목적지 메모리(140)에 모두 전송될 때까지 반복된다.
도 2는 종래의 직접 메모리 접근 제어 장치의 데이터 전송 과정을 설명하기 위하여 도시한 도면으로 버스트 길이 값이 4워드이고, 소스 메모리(130)에 저장되어 있는 데이터인 잔여 데이터가 6 워드인 경우에, 데이터를 전송하는 과정을 도시한 것이다.
도 2를 참조하면, 210 구간은 데이터의 전송이 시작되기 전에 소스 메모리(130)에 6워드의 데이터가 저장되어 있고, 버스트의 길이 값이 4워드로 설정되어 있는 상태를 나타낸다.
220 구간에서는, 소스메모리(130)의 6워드의 데이터 중에 버스트의 길이 값에 대응하는 4워드의 데이터가 목적지 메모리(140)에 전송되어, 소스 메모리(130)에는 2 워드의 데이터가 남아 있게 된다. 이때, 버스트의 길이 값은 4워드로 고정되어 있으므로, 2워드의 데이터는 더 이상 버스트 모드에서 전송될 수 없다.
230 구간에서는, CPU가 모드를 버스트 모드에서 싱글 모드로 변환한 후, 1 워드의 데이터를 전송한다.
240 구간에서는, 소스 메모리(130)에 남아 있는 1워드의 데이터를 목적지 메모리(140)에 전송하여 모든 데이터의 전송을 완료한다.
상기에서 설명한 바와 같이, 종래의 DMA 제어 방법은 버스트의 길이가 고정되어 있어 이미 설정된 버스트의 길이보다 작은 길이의 데이터는 싱글 모드에서 전송하여야 되고, 이와 같은 모드의 전환을 위하여 CPU의 불필요한 동작이 요구된다는 문제점이 있었다. 또한 최초로 칩을 설계하는 단계를 제외하고는 이와 같은 데이터의 전송 과정에 있어서 전송 효율을 확인할 수 있는 방법이 없다는 문제점이 있었다.
본 발명의 목적은 버스트의 길이를 유동적으로 변경하여 전송함으로써 데이터를 보다 효율적으로 전송하고, 전송 과정에서의 전송 효율을 측정함으로써 사용자로 하여금 데이터의 전송 효율을 판단할 수 있게 하는 직접 메모리 접근 제어 방법 및 그 장치를 제공하는 것이다.
상기 목적을 달성 하기 위한 본 발명에 따른 전송할 데이터가 저장되어 있는 소스 메모리와 상기 전송된 데이터가 저장될 목적지 메모리 사이의 직접 메모리 접근 제어를 이용한 데이터 전송 방법은 상기 소스 메모리에서 상기 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크하는 단계; 상기 체크 결과에 기초하여 상기 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교하는 단계; 및 상기 비교 결과에 기초하여, 상기 버스트의 길이 값을 선택적으로 변경하여 상기 데이터를 전송하는 단계를 포함한다.
바람직하게는 상기 전송하는 단계는 상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 크면, 상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 값으로 변경하여 상기 데이터를 전송하는 것을 특징으로 한다.
바람직하게는 상기 전송하는 단계는 상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 버스트의 길이 값 중에서 가장 큰 크기를 가지는 값으로 변경하는 것을 특징으로 한다.
바람직하게는 상기 전송하는 단계는 상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 작거나 같으면 상기 버스트 길이 값을 그대로 유지하는 것을 특징으로 한다.
바람직하게는 본 발명에 따른 데이터 전송 방법은 상기 체크하는 단계 전에 중앙 처리 장치로부터 새로운 버스트 길이 값을 수신하는 단계; 및 상기 수신된 새로운 버스트 길이 값을 현재의 버스트 길이 값으로 설정하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는 상기 현재의 버스트 길이 값으로 설정하는 단계는 현재 수행 중인 데이터의 읽기/쓰기 동작이 완료된 경우에 상기 새로운 버스트 길이 값을 상기 현재의 버스트 길이 값으로 설정하는 것을 특징으로 한다.
바람직하게는 본 발명에 따른 데이터 전송 방법은 상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지 소요된 총 소요 시간을 체크하는 단계; 및 상기 체크 결과에 기초하여, 상기 데이터 전송의 효율성을 판단하는 단계를 더 포함한다.
바람직하게는 상기 소요 시간은 소정의 클락 신호를 기준으로 하여 측정되는 것을 특징으로 한다.
바람직하게는 상기 총 소요 시간을 체크하는 단계는 상기 전송이 시작되어 완료될 때까지 각각의 버스트의 종류별로 수행된 데이터의 읽기 및 쓰기 동작의 횟수를 체크하는 단계를 더 포함한다.
바람직하게는 상기 총 소요 시간을 체크하는 단계는 상기 전송이 시작되어 완료될 때까지의 각각의 버스트의 종류별로 소요된 시간인 버스트별 소요시간을 체크하는 단계를 더 포함한다.
또한, 본 발명에 따른 전송할 데이터가 저장되어 있는 소스 메모리 및 상기 전송된 데이터가 저장될 목적지 메모리 사이의 데이터의 전송을 제어하는 직접 메모리 접근 제어 장치는 상기 소스 메모리에서 상기 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크하는 카운터부; 상기 체크 결과에 기초하여 상기 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교하는 비교부; 상기 비교 결과에 기초하여, 상기 버스트의 길이 값을 선택적으로 변경하는 버스트 길이 값 설정부; 및 상기 변경된 버스트 길이 값에 따라 데이터를 전송하기 위한 버스트 신호를 전송하는 버스트 신호 전송부를 포함한다.
바람직하게는 본 발명에 따른 직접 메모리 접근 제어 장치는 중앙 처리 장치로부터 새로운 버스트 길이 값이 수신되면, 상기 수신된 버스트 길이 값이 기록되는 레지스터를 더 포함하고, 상기 버스트 길이 값 설정부는 상기 수신된 새로운 버스트 길이 값을 현재의 버스트 길이 값으로 설정하는 것을 특징으로 한다.
바람직하게는 상기 카운터부는 상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지 걸린 총 소요 시간을 체크하는 것을 특징으로 한다.
바람직하게는 상기 카운터부는 상기 소스 메모리로부터 상기 목적지 메모리 로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지 각각의 버스트의 종류별로 수행된 데이터의 읽기 및 쓰기 동작의 횟수를 체크하는 것을 특징으로
한다.
바람직하게는 상기 카운터부는 상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지의 각각의 버스트의 종류별로 소요된 시간인 버스트별 소요시간을 체크하는 것을 특징으로 한다.
바람직하게는 본 발명에 따른 직접 메모리 접근 제어 장치는 카운터부의 체크 결과에 기초하여, 상기 데이터 전송의 효율성을 판단하는 전송 효율성 판단부를 더 포함하는 것을 특징으로 하는 제어 장치.
또한 상기 목적은 본 발명에 따른 직접 메모리 접근 제어를 이용한 데이터 전송 방법을 실행시키기 위한 프로그램이 기록된 컴퓨터로 읽을 수 있는 기록 매체에 의해서도 달성된다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 직접 메모리 접근 제어 장치의 일실시예를 설명하기 위하여 도시한 도면이다.
도 3을 참조하면, 카운터부(110), 비교부(120), 버스트 길이 값 설정부(130), 버스트 신호 전송부(140), 전송 효율성 판단부(150) 및 레지스터(160)를 포함한다.
카운터부(110)는 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크한다.
여기서 잔여 데이터는 전술한 바와 같이, 전송될 데이터가 저장된 소스 메모리에서 전송된 데이터가 저장될 목적지 메모리로 전송되고 남은 데이터를 말한다.
예컨대, 소스 메모리에 7 워드 길이의 데이터가 저장되어 있는 경우에 4 워드 길이 만큼의 데이터가 목적지 메모리에 전송되면 잔여 데이터의 길이는 3 워드 가 된다. 또한, 이때 소스 메모리에서 목적지 메모리에 전송되는 데이터의 길이는 버스트의 길이 값에 대응되므로 버스트의 길이 값은 4워드가 된다.
다만, 이때 데이터의 길이의 단위는 워드에 한정되는 것이 아니라 바이트(bytes), 하프 워드(half-word), 워드(word) 등 다양한 단위가 이용될 수 있다.
비교부(120)는 카운터부(110)의 체크 결과에 기초하여 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교한다.
버스트 길이 값 설정부(130)는 비교부(120)의 비교 결과에 기초하여, 현재의 버스트의 길이 값을 선택적으로 변경한다.
보다 구체적으로는 비교부(120)의 비교 결과, 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 작거나 같으면 현재의 버스트 길이 값을 그대로 유지하고, 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 크면 현재의 버스트의 길이 값을 잔여 데이터의 길이 값보다 작은 값으로 변경한다.
예컨대, 현재 설정되어 있는 버스트의 길이 값이 16워드이고 잔여 데이터의 길이 값이 32워드인 경우에는 버스트의 길이 값은 현재 설정되어 있는 16워드로 유지된다. 하지만, 버스트의 길이 값이 16워드이고 잔여 데이터의 길이 값이 14워드인 경우에는 버스트의 길이 값을 14워드보다 더 작은 값으로 변경하게 된다.
이때, 버스트의 길이 값은 데이터 전송에 사용되는 프로토콜의 종류에 따라 선택할 수 있는 종류가 결정되어 있다. 예컨대, AHB 프로토콜은 버스트 모드와 싱글 모드를 지원하는데, 이때 버스트 모드에서는 16워드, 8워드, 4워드 중에 하나를 버스트 길이 값으로 선택할 수 있다. 따라서, 상기 예에서 버스트의 길이 값을 변경하는 경우에는 16워드보다 작은 크기의 버스트의 길이 값이 8워드와 4워드 2개의 값만이 존재하므로, 현재의 버스트 길이 값을 이 두 개의 값 중에 하나로 변경하여야 한다.
이때, 버스트의 길이 값은 잔여 데이터의 길이 값보다 작거나 같은 값 중에서 가장 큰 크기를 가지는 버스트 길이 값으로 변경한다. 왜냐하면, 상대적으로 큰 크기의 버스트 길이 값으로 변경하면 한번의 전송으로 보다 많은 데이터를 전송할 수 있게 되고, 이와 같이 많은 데이터를 전송하게 되면 전체 데이터의 전송을 완료하는데 걸리는 시간이 줄어들 수 있기 때문이다. 따라서, 상기 예에서는 8워드, 4워드 중에 8워드가 현재 버스트의 길이 값으로 설정된다.
버스트 신호 전송부(140)는 변경된 버스트 길이 값에 따라 데이터를 전송하기 위한 버스트 신호를 전송한다.
예컨대, 현재의 버스트 길이 값이 16워드인데 이를 8워드로 변경하려고 하는 경우에는, 버스트 신호 전송부(140)가 소스 메모리에 버스트 길이 값을 8워드로 변 경하는 신호를 전송하게 된다. 즉, 소스 메모리에 8워드의 크기로 데이터를 전송 받겠다는 신호를 전송하게 된다.
이때, 소스 메모리는 현재 수행하고 있는 데이터의 읽기/쓰기 동작이 완료된 후에, 데이터를 전송할 때에는 변경된 버스트의 길이 값인 8워드의 크기로 데이터를 전송하게 된다.
레지스터(160)에는 중앙 처리 장치(CPU)로부터 새로운 버스트 길이 값이 수신되면 그 수신된 버스트 길이 값이 기록된다.
이와 같이 CPU로부터 새로운 버스트 길이 값이 수신되는 경우는 사용자가 버스트 길이 값을 임의의 값으로 변경하는 명령을 입력 장치 등을 통하여 입력할 때 발생할 수 있다.
예컨대, 사용자가 판단하기에 현재 DMA 장치가 시스템의 버스(bus)를 지나치게 오랫동안 사용하고 있다고 판단하는 경우에는 버스트의 길이 값을 현재의 버스트의 길이 값보다 작은 크기의 값으로 변경하게 된다. 이와 같이 작은 크기의 버스트의 길이 값으로 변경하는 이유는 작은 크기의 버스트의 길이 값을 선택하면, 상대적으로 데이터를 한번 전송하는 데 걸리는 시간이 짧아져서, 하나의 전송이 완료된 후에 또 다른 전송이 시작되기 전까지 다른 장치가 버스를 이용하는 것이 가능해지기 때문이다.
상기에서와 같이 사용자가 임의의 버스트 길이 값으로 변경하는 입력 신호를 입력하면, 그 입력을 수신한 CPU는 DMA 장치의 레지스터에 새로운 버스트 길이 값을 기록하게 되고, DMA 장치는 레지스터에 기록된 새로운 버스트 길이 값으로 현재 의 버스트의 길이 값을 변경하게 된다.
하지만, 전술한바와 같이 CPU에 의하여 새로운 버스트의 길이 값이 수신되는 경우에도 현재의 버스트 길이 값이 즉시 변경되는 것이 아니라, 현재 수행중인 데이터의 읽기/쓰기 동작의 수행이 완료되는 시점에 현재의 버스트 길이 값이 새로운 버스트의 길이 값으로 변경된다.
또한, 이와 같이 현재의 버스트의 길이 값이 변경되는 경우에도 CPU가 설정한 새로운 버스트의 길이 값이 그대로 현재의 버스트의 길이 값으로 변경되는 것이 아니라, CPU가 설정한 버스트의 길이 값이 잔여 데이터의 길이 값보다 큰지 여부를 비교한 후에, 그 버스트의 길이 값이 잔여 데이터의 길이 값보다 작거나 같다고 인정되는 경우에만 현재의 버스트의 길이 값을 CPU가 설정한 버스트의 길이 값으로 변경하게 된다.
예컨대, 현재의 버스트의 길이 값이 16워드이고 CPU에 의하여 수신된 버스트의 길이 값이 8워드인 경우를 살펴보면, 만일 잔여 데이터의 길이가 7워드인 경우에는 CPU가 설정한 8워드의 버스트 길이 값을 그대로 적용하는 것이 아니라, 8워드보다 작은 값인 4워드로 버스트의 길이 값을 변경하게 되는 것이다.
전송 효율성 판단부(150)는 카운터부(110)로부터 데이터의 전송이 시작되어 완료될 때까지 걸린 총 소요 시간, 총 소요 시간 동안 각각의 버스트의 종류별로 수행된 데이터의 읽기 및 쓰기 동작의 횟수, 데이터의 전송이 시작되어 완료될 때까지의 각각의 버스트의 종류별로 소요된 시간인 버스트별 소요시간 등에 기초하여 데이터 전송의 효율성을 판단한다. 이때, 소요 시간은 소정의 클락 신호를 기준으 로 하여 측정될 수 있다. 즉, 초(sec), 분(minute)의 단위가 아니라 클락의 싸이클을 기준으로 하여 소요 시간이 측정될 수 있다.
도 4는 본 발명에 따른 전송 효율성 판단부의 동작을 설명하기 위하여 도시한 도면이다.
도 4를 참조하면, 410은 데이터의 전송 시간 동안의 버스트의 길이 값의 변화를 도시한 것이고, 420은 소정의 클락 신호를 도시한 것이다.
도 4에서 431, 433, 435 구간은 DMA 제어 동작을 수행하는 구간이고, 432, 434 구간은 DMA 제어 동작을 수행하지 않는 구간이다. 즉, 432, 434 구간은 시스템 버스를 다른 장치가 사용하는 구간이다.
도 4에서, 전송이 시작되어 전송이 완료되는 시점까지의 총 소요된 시간은 431 구간 내지 435 구간을 전부 합친 시간이 된다. 420의 클락 신호를 기준으로 할 때, 총 소요시간은 10.5 싸이클(cycle)이 된다. 이때 전송 효율이 높은지 여부는 총 소요시간이 소정의 임계 시간보다 긴 경우인지 여부, 비활동 구간과 활동 구간 사이의 비율이 소정의 임계치보다 높은지 여부에 따라 결정될 수 있다.
예컨대, 만일 총 소요시간에 대한 임계 시간이 6 싸이클인 경우에는 모든 데이터를 전송하는 데 소요된 총 소요시간이 6 싸이클 이상이 되면 전송 효율이 낮은 것으로 판단할 수 있다. 또한, 만일 총 소요 시간에서 비활동 구간의 비율이 10% 미만인 경우를 전송 효율이 높은 것으로 가정한 때에는, 도 4에서 총 소요 시간이 10.5 싸이클인데 비하여 DMA 제어 동작을 수행하지 않는 비활동 구간이 4.5 싸이클이므로 전송효율이 낮다고 판단할 수 있게 되는 것이다.
또한, 도 4에서는 도시되지 않았지만 431 구간, 433 구간, 435 구간에서 각각 버스트 길이 값이 16워드, 8워드, 4워드 일 때 몇 번의 읽기 및 쓰기를 하였는지를 체크하여 소정의 임계치와 비교하여 전송 효율을 판단할 수도 있다.
마지막으로, 431구간, 433 구간, 435 구간에서 각각 버스트 길이 값이 16워드, 8워드, 4워드 일때 각각의 소요된 시간이 1.5 싸이클, 1싸이클, 3.5 싸이클인데 이와 같은 버스트별 소요 시간을 체크하여 소정의 임계치와 비교하여 전송 효율을 판단할 수도 있다.
상기 소정의 임계치는 구현예에 따라 달라질 수 있다.
도 5는 본 발명에 따라 버스트 길이 값을 변경하여 데이터를 전송하는 과정을 설명하기 위하여 도시한 도면이다.
도 5를 참조하면, 510은 레지스터에 기록된 버스트 길이 값을 나타내고, 520은 현재의 버스트 길이 값을 나타내며, 530은 잔여 데이터 길이 값을 나타낸다.
여기서 레지스터에 기록된 버스트 길이 값은 최초에 데이터 전송을 시작할때 CPU에 의해 레지스터에 기록되고, 데이터 전송 중에 CPU가 버스트 길이 값을 변경하려고 하는 때에 새로운 값으로 변경된다. 보다 상세히 설명하면, 최초로 CPU가 레지스터에 버스트 길이 값을 기록하면 DMA 장치는 레지스터에 기록된 버스트 길이 값으로 현재의 버스트 길이 값을 설정하게 된다. 또한 데이터의 전송 중에도 레지스터에 새로운 버스트 길이 값이 기록되면, DMA 장치는 그 새로운 버스트 길이 값으로 현재의 버스트 길이 값을 변경하게 된다.
다만 전술한 바와 같이 CPU에 의하여 레지스터에 새로운 버스트 길이 값이 기록된다고 하더라도, 현재의 버스트 길이 값이 그 새로운 버스트 길이 값으로 즉시 변경되는 것은 아니고, 현재 수행중인 데이터의 읽기/쓰기 동작이 완료된 후에 현재의 버스트 길이 값이 새로운 버스트 길이 값으로 변경되어 데이터가 전송된다.
541 구간에서는 레지스터에 기록된 버스트 길이 값에 따라 현재의 버스트 길이 값도 8워드로 설정된다.
542 구간에서는 13워드의 잔여 데이터 중에 현재의 버스트 길이 값인 8워드 만큼의 데이터를 전송한 후, 현재의 버스트 길이 값과 잔여 데이터의 길이 값을 비교한다. 542 구간에서는 잔여 데이터의 길이 값이 5워드인데 비해 버스트 길이 값이 8워드여서 잔여 데이터를 현재의 버스트 길이 값으로는 전송하지 못하게 된다.
543 구간에서는, 542 구간에서의 비교 결과에 따라 현재의 버스트 길이 값을 4워드로 변경하여 데이터를 전송한 후, 현재의 버스트 길이 값과 잔여 데이터 길이 값을 비교한다. 543 구간에서는 잔여 데이터의 길이 값이 1워드인데 비해 버스트 길이 값이 4워드여서 잔여 데이터를 현재의 버스트 길이 값으로는 전송하지 못하게 된다.
544 구간에서는, DMA 장치의 제어 모드를 싱글 모드로 변경한 후 1워드의 잔여 데이터를 전송하여, 전체 데이터의 전송을 완료한다.
도 6은 본 발명에 따라 현재의 버스트 길이 값을 CPU에 의하여 설정된 새로운 버스트 길이 값으로 변경하는 과정을 설명하기 위하여 도시한 도면이다.
도 6을 참조하면, 610은 레지스터에 기록된 버스트 길이 값을 나타내고, 620은 현재의 버스트 길이 값을 나타내며, 630은 잔여 데이터 길이 값을 나타낸다.
641 구간에서는 레지스터에 기록된 버스트 길이 값에 따라 현재의 버스트 길이 값도 16워드로 설정된다.
642 구간에서는 48워드의 잔여 데이터를 현재의 버스트 길이 값에 따라 전송한다. 따라서 잔여 데이터는 32워드가 된다. 610의 642구간에서는 CPU로부터 새로운 버스트 길이 값이 레지스터에 기록된다. 이때, 620에서 현재의 버스트 길이 값은 즉시 변경되는 것이 아니라, 현재 수행중인 데이터의 읽기/쓰기 동작이 완료된 후에 CPU에 의해 레지스터에 기록된 버스트 길이 값으로 변경된다. 즉, 버스트 신호 전송부(140)는 읽기/쓰기 동작이 완료된 후에 CPU에 의해 설정된 버스트 길이 값으로 현재의 버스트 길이 값을 변경하는 신호를 전송한다.
643 구간에서는 642 구간에서의 데이터의 읽기/쓰기 동작이 완료되고 나면, 현재의 버스트 길이 값을 새로운 버스트 길이 값으로 변경하여 데이터를 전송하게 된다. 620에서 현재의 버스트 길이 값이 16워드에서 8워드로 바뀌는 때를 화살표로 표시하였는데, 이때가 현재 수행중인 데이터의 읽기/쓰기 동작이 완료된 때이고, 버스트 신호 전송부(140)는 이때에 현재의 버스트 길이 값을 8워드로 변경하는 신호를 전송한다.
다만, 소스 메모리가 이와 같은 신호를 수신한 후에 바로 변경된 버스트 길이 값에 따라 데이터를 전송하는 것은 아니고, 643구간에서 표시된 바와 같이 DMA 장치로부터 변경된 버스트 길이 값에 따라 데이터를 전송받겠다는 신호를 수신한 후 약간의 시간이 흐른 뒤에 변경된 버스트 길이 값에 따른 크기로 데이터를 전송하게 된다.
644 구간에서는 변경된 버스트 길이 값인 8워드의 길이로 데이터를 계속해서 전송한다.
도 7은 본 발명에 따른 직접 메모리 접근 제어를 이용한 데이터 전송 방법을 설명하기 위하여 도시한 흐름도이다.
710 단계에서는, 소스 메모리에서 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크한다.
720 단계에서는, 체크 결과에 기초하여 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교한다.
730 단계에서는, 비교 결과, 현재의 버스트 길이 값이 잔여 데이터의 길이 값보다 크다면 현재의 버스트의 길이 값을 한 단계 낮은 값으로 변경한 후, 다시 720 단계로 돌아가 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 큰지를 비교한다.
따라서, 현재의 버스트의 길이 값을 한 단계 낮은 값으로 변경한 후에도 여전히 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 크다면, 또 다시 한 단계 더 낮은 값으로 버스트 길이 값을 변경하게 된다. 이와 같은 방식으로 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 작거나 같아질 때까지 현재의 버스트 길이 값은 계속 변경되다가, 현재의 버스트의 길이 값이 잔여 데이터의 길이 값보다 작거나 같아지면 740 단계로 넘어간다.
예컨대, 현재의 버스트의 길이 값이 32 워드이고, 잔여 데이터의 길이 값이 7워드인 경우에는, 현재의 버스트의 길이 값과 잔여 데이터의 길이 값을 비교하여 현재의 버스트의 길이 값을 16워드, 8워드, 4워드와 같이 순차적으로 변경하게 되는 것이다.
740 단계에서는, 현재 버스트의 길이 값이 잔여 데이터의 길이 값보다 작거나 같다면 현재의 버스트 길이 값을 변경된 버스트 길이 값으로 설정하여 데이터를 전송한다.
상기의 710 내지 740의 단계들은 소스 메모리에 저장되어 있는 모든 데이터가 목적지 메모리에 전송될 때까지 반복하여 수행된다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.
상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으 로 해석되어야 할 것이다.
본 발명은 버스트의 길이를 유동적으로 변경하여 전송함으로써 데이터를 보다 효율적으로 전송하고, 전송 과정에서의 전송 효율을 측정함으로써 사용자로 하여금 데이터의 전송 효율을 판단할 수 있게 하는 효과가 있다.

Claims (21)

  1. 전송할 데이터가 저장되어 있는 소스 메모리와 상기 전송된 데이터가 저장될 목적지 메모리 사이의 직접 메모리 접근 제어를 이용한 데이터 전송 방법에 있어서,
    상기 소스 메모리에서 상기 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크하는 단계;
    상기 체크 결과에 기초하여 상기 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교하는 단계; 및
    상기 비교 결과에 기초하여, 상기 버스트의 길이 값을 선택적으로 변경하여 상기 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 전송 방법.
  2. 제1항에 있어서,
    상기 전송하는 단계는
    상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 크면, 상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 값으로 변경하여 상기 데이터를 전송하는 것을 특징으로 하는 전송 방법.
  3. 제2항에 있어서,
    상기 전송하는 단계는
    상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 버스트의 길이 값 중에서 가장 큰 크기를 가지는 값으로 변경하는 것을 특징으로 하는 전송 방법.
  4. 제2항에 있어서,
    상기 전송하는 단계는
    상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 작거나 같으면 상기 버스트 길이 값을 그대로 유지하는 것을 특징으로 하는 전송 방법.
  5. 제1항에 있어서,
    상기 체크하는 단계 전에
    중앙 처리 장치로부터 새로운 버스트 길이 값을 수신하는 단계; 및
    상기 수신된 새로운 버스트 길이 값을 현재의 버스트 길이 값으로 설정하는 단계를 더 포함하는 것을 특징으로 하는 전송 방법.
  6. 제5항에 있어서,
    상기 현재의 버스트 길이 값으로 설정하는 단계는
    현재 수행 중인 데이터의 읽기/쓰기 동작이 완료된 경우에 상기 새로운 버스트 길이 값을 상기 현재의 버스트 길이 값으로 설정하는 것을 특징으로 하는 전송 방법.
  7. 제1항에 있어서,
    상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면,
    상기 전송이 시작되어 완료될 때까지 소요된 총 소요 시간을 체크하는 단계; 및
    상기 체크 결과에 기초하여, 상기 데이터 전송의 효율성을 판단하는 단계를 더 포함하는 것을 특징으로 하는 전송 방법.
  8. 제7항에 있어서
    상기 소요 시간은 소정의 클락 신호를 기준으로 하여 측정되는 것을 특징으로 하는 전송 방법.
  9. 제7항에 있어서,
    상기 총 소요 시간을 체크하는 단계는
    상기 전송이 시작되어 완료될 때까지 각각의 버스트의 종류별로 수행된 데이터의 읽기 및 쓰기 동작의 횟수를 체크하는 단계를 더 포함하는 것을 특징으로 하는 전송 방법.
  10. 제7항에 있어서,
    상기 총 소요 시간을 체크하는 단계는
    상기 전송이 시작되어 완료될 때까지의 각각의 버스트의 종류별로 소요된 시간인 버스트별 소요시간을 체크하는 단계를 더 포함하는 것을 특징으로 하는 전송 방법.
  11. 전송할 데이터가 저장되어 있는 소스 메모리 및 상기 전송된 데이터가 저장될 목적지 메모리 사이의 데이터의 전송을 제어하는 직접 메모리 접근 제어 장치에 있어서,
    상기 소스 메모리에서 상기 목적지 메모리로 전송되고 남은 데이터인 잔여 데이터의 길이 값 및 현재 설정되어 있는 버스트의 길이 값을 체크하는 카운터부;
    상기 체크 결과에 기초하여 상기 잔여 데이터의 길이 값과 현재의 버스트의 길이 값을 비교하는 비교부;
    상기 비교 결과에 기초하여, 상기 버스트의 길이 값을 선택적으로 변경하는 버스트 길이 값 설정부; 및
    상기 변경된 버스트 길이 값에 따라 데이터를 전송하기 위한 버스트 신호를 전송하는 버스트 신호 전송부를 포함하는 것을 특징으로 하는 제어 장치.
  12. 제11항에 있어서,
    상기 버스트 길이 값 설정부는
    상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 크면, 상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 값으 로 변경하는 것을 특징으로 하는 제어 장치.
  13. 제12항에 있어서,
    상기 버스트 길이 값 설정부는
    상기 버스트의 길이 값을 상기 잔여 데이터의 길이 값보다 작거나 같은 버스트의 길이 값 중에서 가장 큰 크기를 가지는 값으로 변경하는 것을 특징으로 하는 제어 장치.
  14. 제12항에 있어서,
    상기 버스트 길이 값 설정부는
    상기 비교결과, 상기 버스트의 길이 값이 상기 잔여 데이터의 길이 값보다 작거나 같으면 상기 버스트 길이 값을 그대로 유지하는 것을 특징으로 하는 제어 장치.
  15. 제11항에 있어서,
    중앙 처리 장치로부터 새로운 버스트 길이 값이 수신되면, 상기 수신된 버스트 길이 값이 기록되는 레지스터를 더 포함하고,
    상기 버스트 길이 값 설정부는 상기 수신된 새로운 버스트 길이 값을 현재의 버스트 길이 값으로 설정하는 것을 특징으로 하는 제어 장치.
  16. 제11항에 있어서,
    상기 카운터부는
    상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지 걸린 총 소요 시간을 체크하는 것을 특징으로 하는 제어 장치.
  17. 제11항에 있어서,
    상기 카운터부는
    상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지 각각의 버스트의 종류별로 수행된 데이터의 읽기 및 쓰기 동작의 횟수를 체크하는 것을 특징으로 하는 제어 장치.
  18. 제11항에 있어서,
    상기 카운터부는
    상기 소스 메모리로부터 상기 목적지 메모리로 데이터의 전송이 완료되면, 상기 전송이 시작되어 완료될 때까지의 각각의 버스트의 종류별로 소요된 시간인 버스트별 소요시간을 체크하는 것을 특징으로 하는 제어 장치.
  19. 제16항 또는 제18항에 있어서,
    상기 카운터부는
    상기 소요 시간을 클락 신호를 기준으로 하여 측정하는 것을 특징으로 하는 제어 장치.
  20. 제16항 내지 18항 중 어느 한 항에 있어서,
    상기 카운터부의 체크 결과에 기초하여, 상기 데이터 전송의 효율성을 판단하는 전송 효율성 판단부를 더 포함하는 것을 특징으로 하는 제어 장치.
  21. 제1항 내지 제10항 중 어느 한 항의 방법을 실행시키기 위한 프로그램이 기록된 컴퓨터로 읽을 수 있는 기록 매체.
KR1020060120069A 2006-11-03 2006-11-30 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치 KR101109600B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/755,021 US7779174B2 (en) 2006-11-03 2007-05-30 Method and apparatus for dynamically changing burst length using direct memory access control
EP07110907A EP1918823A1 (en) 2006-11-03 2007-06-22 Method and apparatus for transmitting data using direct memory access control

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US85629206P 2006-11-03 2006-11-03
US60/856,292 2006-11-03

Publications (2)

Publication Number Publication Date
KR20080040535A true KR20080040535A (ko) 2008-05-08
KR101109600B1 KR101109600B1 (ko) 2012-01-31

Family

ID=39422770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060120069A KR101109600B1 (ko) 2006-11-03 2006-11-30 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치

Country Status (2)

Country Link
KR (1) KR101109600B1 (ko)
CN (1) CN101174248A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102622321B (zh) * 2011-01-28 2015-06-17 炬芯（珠海）科技有限公司 一种数据处理设备及其数据传输方法
CN108511030B (zh) * 2017-02-24 2020-12-18 瑞昱半导体股份有限公司 记忆体测试方法
TWI771852B (zh) * 2020-12-29 2022-07-21 新唐科技股份有限公司 直接記憶體存取裝置、資料傳輸方法與電子設備

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100229897B1 (ko) * 1997-01-10 1999-11-15 윤종용 직접 메모리 억세스 전송방법에 따른 타이밍 모드선택장치
KR19990043773A (ko) * 1997-11-29 1999-06-15 정선종 직접 메모리 액세스 제어기
KR100375233B1 (ko) * 2001-03-16 2003-03-08 삼성전자주식회사 전송될 데이터 길이 값에 따라 전송 모드가 유동적으로변환되는 직접 메모리 억세스 컨트롤러
JP2006018642A (ja) 2004-07-02 2006-01-19 Victor Co Of Japan Ltd Ｄｍａ転送制御装置

Also Published As

Publication number Publication date
KR101109600B1 (ko) 2012-01-31
CN101174248A (zh) 2008-05-07

Similar Documents

Publication Publication Date Title
US7779174B2 (en) Method and apparatus for dynamically changing burst length using direct memory access control
EP1389760B1 (en) Data transfer control system, program and data transfer control method
US7725621B2 (en) Semiconductor device and data transfer method
US7165126B2 (en) Direct memory access device
JP2011508296A (ja) 読出ステータスのコントローラ
KR101109600B1 (ko) 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치
JP2006113689A (ja) バスブリッジ装置およびデータ転送方法
JP2010211322A (ja) ネットワークプロセッサ、受信コントローラ、及びデータ受信処理方法
KR20010013137A (ko) 통신 ｄｍａ 장치
KR100467324B1 (ko) 외부버스 인터페이스를 이용한 이더넷 물리계층장치의레지스터 관리장치 및 그 방법
US20050138236A1 (en) Direct memory access control device and method for automatically updating data transmisson size from peripheral
US5860025A (en) Precharging an output peripheral for a direct memory access operation
JP4793798B2 (ja) マイクロコンピュータ
JP2008118211A (ja) データ転送装置及びデータ転送方法
KR20100063219A (ko) 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치
JP7087419B2 (ja) データ受信装置、データ送受信システム、及びデータ送受信システムの制御方法
JP2009037479A (ja) データ転送制御装置及び電子機器
KR100259585B1 (ko) 디엠에이 콘트롤러
JP2010140440A (ja) バス調停装置
JP2000112878A (ja) デ―タ処理装置内の転送要求タイミングを制御するための装置および方法
JP4097377B2 (ja) マイクロコンピュータ
JP4343244B2 (ja) マイクロコンピュータ
JPH0644193A (ja) Ｉ／ｏレジスタアクセス方式
JP2006092077A (ja) バスシステム
JP2004021505A (ja) 通信制御装置及びマイクロコンピュータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee