KR20080020194A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법이 개시된다.
본 발명은 게이트의 측면과 스페이서의 바닥면에 접하는 LDD 영역의 표면에 배리어 패턴을 형성함으로써, LDD 영역의 불순물 이온이 게이트로 유입되는 것을 차단하여 문턱 전압이 낮아지는 것을 방지하여 소자 특성을 향상시킬 수 있다.
반도체 소자, 배리어 패턴, 스페이서, LDD 영역, 문턱 전압, 게이트

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
도 1은 종래의 반도체 소자를 개략적으로 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체 소자를 개략적으로 도시한 도면.
도 3a 내지 도 3e는 본 발명의 반도체 소자의 제조 공정을 순차적으로 도시한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
21: 기판 22, 23: 필드막
24: 게이트 25, 26: 배리어 패턴
27, 28: 스페이서 31, 32: LDD 영역
33, 34: 소오스/드레인 영역
본 발명은 소자 특성을 향상시킨 반도체 소자 및 그 제조 방법에 관한 것이 다.
반도체 소자는 트랜지스터(transistor), 바이폴라(bipolar) IC, MOS(Metal Oxide Silicon) IC 형태와 같은 구조를 가진다. 이러한 반도체 소자는 다양한 전자 산업 전반에 걸쳐 스위치나 메모리 등으로 널리 사용되고 있다.
도 1은 종래의 반도체 소자를 개략적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 기판(1), 예를 들어 실리콘 기판상에 액티브 영역(active area)을 한정하기 위해 상기 기판(1)의 필드 영역(field area)에 필드막(2, 3)이 형성된다.
상기 필드막(2, 3)이 형성된 기판(1) 상에 게이트 산화막(미도시)과 폴리실리콘을 갖는 게이트(4)가 형성된다.
상기 게이트(4)를 마스크로 하여 저농도의 p형 불순물, 예컨대 보론(B) 이온을 기판(1)의 표면 근처에 주입하여 LDD 영역(7, 8)이 형성된다.
상기 LDD 영역(7, 8)이 형성된 기판(1) 상에 절연막이 두껍게 증착되고 식각되어 상기 게이트(4)의 측면에 스페이서(side wall spacer, 5, 6)가 형성된다.
상기 게이트(4)와 상기 스페이서(5, 6)를 마스크로 이용하여 고농도의 p형 불순물, 예컨대, 보론(B) 이온을 LDD 영역(7, 8)보다 깊게 기판(1) 상에 주입하여 소스/드레인 영역(4, 5)이 형성된다.
이러한 반도체 소자는 필수적으로 열(thermal) 공정이 수반되는데, 이러한 경우 높은 열에 의해 LDD 영역(7, 8)의 보론(B) 이온이 스페이서(5, 6)를 통해 게이트(4)로 유입되게 된다. 따라서 상기 게이트(4)로 주입된 상기 보론(B) 이온으로 인해 문턱전압(Vt)이 변화, 즉 문턱 전압이 낮아지게 되는 되어, 반도체 소자가 오동작을 유발하는 등과 같이 반도체 소자의 전기적 특성을 저하시키는 문제가 있다.
본 발명은 불순물이 게이트로 유입되는 것을 차단하여 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자의 제조 방법은, 게이트와 LDD 영역이 형성된 기판상에 배리어막을 형성하는 단계; 상기 배리어막 상에 절연막을 형성하는 단계; 상기 배리어막 및 상기 절연막을 패터닝하여 상기 게이트의 측면에 배리어 패턴 및 스페이서를 형성하는 단계; 및 상기 스페이서 및 상기 게이트를 마스크로 하여 상기 소오스/드레인 영역을 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따르면, 반도체 소자는, 게이트와 LDD 영역이 형성된 기판; 상기 게이트의 측면에 형성된 스페이서; 상기 게이트와 상기 스페이서 사이에 형성된 배리어 패턴; 및 상기 게이트와 스페이서의 주변에 형성된 소오스/드레인 영역을 포함한다.
따라서 이와 같은 구성 및 제조 방법에 따르면, 상기 배리어 패턴에 의해 상기 LDD 영역의 불순물 이온, 예컨대 보론 이온이 상기 스페이서를 경유하여 상기 게이트로 유입되는 것이 차단됨으로써, 문턱 전압(Vt)의 낮아짐과 같은 소자의 특성 저하를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 개략적으로 도시한 도면이다.
설명의 편의를 위해 본 발명은 PMOS 반도체 소자를 예를 들어 설명하지만, NMOS 반도체 소자 또한 본 발명의 권리 범위를 벗어나지 않음은 명백하다.
도 2에 도시한 바와 같이, 실리콘 기판(21)상에 액티브 영역을 한정하기 위해 상기 기판(21)의 필드 영역에 필드막(22, 23)이 형성된다. 따라서 상기 액티브 영역은 상기 필드막(22, 23) 사이로 정의되고, 이러한 액티브 영역에 단위 트랜지스터가 형성될 수 있다. 상기 필드막(22, 23)은 열산화 방식에 의해 형성될 수 있다.
상기 필드막(22, 23)이 형성된 기판(21)상에 게이트 산화막(미도시)이 성장되고, 그 상부에 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해 폴리실리콘(poly silicon, 미도시)이 증착된 후, 포토리소그라피(photolithography) 공정에 의해 상기 폴리실리콘과 상기 게이트 산화막이 패터닝되어 게이트(24)가 형성된다.
상기 게이트(24)를 마스크로 하여 저농도의 p형 불순물, 예컨대 보론(B) 이온을 기판(21)의 표면 근처에 주입하여 LDD 영역(31, 32)이 형성된다.
상기 LDD 영역(31, 32)이 형성된 기판(21)상에서 상기 게이트(24)의 측면에 스페이서(27, 28)가 형성된다.
이때, 상기 게이트(24)와 상기 스페이서(27, 28)의 사이에서 상기 게이트(24)의 측면과 바닥면에 배리어 패턴(25, 26)이 형성된다. 따라서 상기 배리어 패턴(25, 26)의 높이는 상기 게이트(24)의 높이와 동일하고, 폭은 상기 스페이서(27, 28)의 폭과 거의 동일하거나 더 크다. 상기 배리어 패턴(25, 26)은 LDD 영역(31, 32)의 보론 이온이 게이트(24)로 유입되는 것을 차단하는 역할을 한다.
도 2에 도시된 바와 같이, 스페이서(27, 28)는 측면이 게이트(24)와 접촉되고 바닥면이 LDD 영역(31, 32)과 접촉된다. 따라서 상기 스페이서(27, 28)가 상기 게이트(24)와 상기 LDD 영역(31, 32)과 접촉되는 영역에 배리어 패턴(25, 26)을 형성함으로써, LDD 영역(31, 32)의 보론 이온은 배리어 패턴(25, 26)에 의해 차단되므로 상기 게이트(24)로 유입되는 것이 원천적으로 차단될 수 있다. 그러므로 배리어 패턴(25, 26)에 의해 LDD 영역(31, 32)의 보론 이온이 게이트(24)로 유입되지 않게 됨으로써, 게이트(24)로 보론 이온이 유입됨에 따라 발생된 문턱 전압(Vt)의 낮아짐을 방지하여 소자의 특성을 향상시킬 수 있다.
상기 게이트(24)와 상기 스페이서(27, 28)를 마스크로 이용하여 고농도의 p형 불순물, 예컨대, 보론(B) 이온을 LDD 영역(31, 32)보다 깊게 기판(21)상에 주입하여 소스/드레인 영역(33, 34)이 형성된다.
도 2의 반도체 소자를 제조하는 공정을 도 3a 내지 도 3e를 참조하여 설명한다.
도 3a 내지 도 3e는 본 발명의 반도체 소자의 제조 공정을 순차적으로 도시 한 공정도이다.
도 3a에 도시한 바와 같이, 열산화 방식에 의해 기판(21)상에 필드막(22, 23)이 형성된다. 상기 필드막(22, 23)에 의해 단위 트랜지스터가 형성될 수 있는 액티브 영역이 정의될 수 있다. 이후 게이트 산화막과 폴리실리콘이 연속 형성된 다음, 패턴닝하여 필드막(22, 23) 간의 중앙 영역에 게이트 산화막과 폴리실리콘을 갖는 게이트(24)가 형성된다. 도시되지 않았지만, 상기 게이트(24)를 형성하기 전에 상기 기판(21)상에 문턱전압(Vt)을 결정하기 위한 이온 주입 공정이 수행될 수 있다.
이후 상기 게이트(24)를 마스크로 하여 저농도의 p형 불순물, 예컨대 보론(B) 이온을 주입하는 이온 주입 공정을 이용하여 LDD 영역(31, 32)을 형성한다. 상기 LDD 영역(31, 32)은 필드막(22, 23) 사이의 액티브 영역에서 상기 게이트(24)의 양쪽에 형성된다.
도 3b에 도시한 바와 같이, LDD 영역(31, 32)이 형성된 기판(21)상에 배리어막(25')이 형성된다.
상기 배리어막(25')을 형성하는 방법은 두 가지가 제시될 수 있다.
첫 번째 방법은, N 가스를 이용한 플라즈마 공정에 의해 배리어막(25')이 형성될 수 있다. 이때 공정 조건은 5~20mTorr의 압력, 100~200sccm의 유량이 요구된다. 이러한 플라즈마 공정에 의해 N 이온이 기판(21) 표면에 침투하여 기판(21)의 표면에 배리어막(25')이 형성될 수 있다.
두 번째 방법은, 실란(SiH4)과 암모니아(NH3) 가스를 이용한 CVD 공정에 의 해 배리어막(25')이 형성될 수 있다. 이러한 경우, 상기 배리어막(25')은 SiN로 이루어질 수 있다. 이러한 CVD 공정에 의해 실레인과 N 가스가 반응하여 실리콘질화막(SiN)을 갖는 배리어막(25')이 형성될 수 있다.
도 3c에 도시한 바와 같이, 상기 배리어막(25')이 형성된 기판(21)상에 절연막(27')이 두껍게 증착된다.
도 3d에 도시한 바와 같이, 상기 배리어막(25')과 상기 절연막(27')을 에칭 공정에 의해 패터닝하여 상기 게이트(24)의 양측면에 스페이서(27, 28)와 배리어 패턴(25, 26)이 형성된다. 이러한 경우, 상기 배리어 패턴(25, 26)은 상기 게이트(24)와 동일한 높이로 상기 게이트(24)의 측면에 형성되는 한편, 상기 스페이서(27, 28)의 바닥면과 접하는 LDD 영역(31, 32) 표면에 형성될 수 있다.
따라서 상기 배리어 패턴(25, 26)이 스페이서(27, 28)를 상기 게이트(24) 및 상기 LDD 영역(31, 32)으로부터 이격 내지 절연시켜 줌으로써, 상기 LDD 영역(31, 32)의 보론 이온이 상기 게이트(24)로 유입될 수 없다. 즉, 상기 LDD 영역(31, 32)의 보론 이온은 상기 스페이서(27, 28)의 바닥면과 접하는 LDD 영역(31, 32)의 표면에 형성된 배리어 패턴(25, 26)에 의해 상기 스페이서(27, 28)로 유입될 수 없다. 혹시라도 상기 스페이서(27, 28)로 보론 이온이 유입되더라도, 상기 게이트(24)의 측면에 배리어 패턴(25, 26)이 형성되어 있으므로, 상기 스페이서(27, 28)로 유입된 보론 이온은 상기 게이트(24)의 측면에 형성된 배리어 패턴(25, 26)에 의해 차단되므로 상기 게이트(24)로 유입될 수 없다. 그러므로 상기 배리어 패턴(25, 26)에 의해 상기 LDD 영역(31, 32)의 보론 이온이 상기 게이트(24)로 유입 되지 않게 됨으로써, LDD 영역(31, 32)의 보론 이온이 게이트(24)로 유입됨에 따라 발생된 문턱 전압(Vt)의 낮아짐을 방지하여, 소자의 특성을 향상시킬 수 있다.
도 3e에 도시한 바와 같이, 상기 게이트(24)와 상기 스페이서(27, 28)를 마스크로 이용하여 고농도의 p형 불순물, 예컨대, 보론(B) 이온을 LDD 영역(31, 32)보다 깊게 기판(21)상에 주입하여 소스/드레인 영역(33, 34)이 형성된다.
이와 같이 필드막(22, 23) 사이의 액티브 영역에 단위 트랜지스터가 제조될 수 있고, 이러한 단위 트랜지스터의 조합에 의해 소정의 동작을 하는 반도체 소자가 완성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 불순물이 게이트로 유입되는 것을 차단하여 소자의 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 게이트와 LDD 영역이 형성된 기판상에 배리어막을 형성하는 단계;
    상기 배리어막 상에 절연막을 형성하는 단계;
    상기 배리어막 및 상기 절연막을 패터닝하여 상기 게이트의 측면에 배리어 패턴 및 스페이서를 형성하는 단계; 및
    상기 스페이서 및 상기 게이트를 마스크로 하여 상기 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 배리어 패턴은 상기 게이트의 측면과 상기 스페이서의 바닥면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 배리어 패턴은 상기 스페이서의 바닥면에 접하는 상기 LDD 영역 표면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 배리어 패턴은 N 가스를 이용한 플라즈마 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 플라즈마 공정의 조건은 5~20mTorr의 압력과 100~200sccm의 유량인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 배리어 패턴은 실란과 암모니아 가스를 이용한 CVD 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 배리어막은 실리콘질화막(SiN)으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 게이트와 LDD 영역이 형성된 기판;
    상기 게이트의 측면에 형성된 스페이서;
    상기 게이트와 상기 스페이서 사이에 형성된 배리어 패턴; 및
    상기 게이트와 스페이서의 주변에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 배리어 패턴은 상기 게이트의 측면과 상기 스페이서의 바닥면에 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 배리어 패턴은 상기 스페이서의 바닥면에 접하는 상기 LDD 영역 표면에 형성되는 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서, 상기 배리어 패턴은 실리콘질화막인 것을 특징으로 하는 반 도체 소자.
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