KR20080019271A - 결함 있는 행 리페어를 위해 행 시프팅하는 메모리디바이스 - Google Patents

결함 있는 행 리페어를 위해 행 시프팅하는 메모리디바이스 Download PDF

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Abstract

메모리 디바이스는 N 개의 정규 행의 메모리 셀, L 개의 리던던트 행의 메모리 셀, 시프트 회로, 및 N 개의 워드 라인을 포함하며, N>1 및 L>1 이다. 각 워드 라인은 지정된 행 및 지정된 행에서 L 행 만큼 떨어진 대체 행과 연관된다. 시프트 회로는 N 개의 워드 라인을 수신하고 각 워드 라인을 그 워드 라인에 대한 지정된 행 또는 대체 행에 연결한다. L 이 2 이면, 시프트 회로는 짝수인 워드 라인을 짝수인 행에 그리고 홀수인 워드 라인을 홀수인 행에 연결한다. 시프트 회로는 각 워드 라인을 (1) 행이 결함이 없고 선행하는 워드 라인이 시프트-다운되지 않으면 지정된 행에 또는 (2) 이와 다르면 대체 행에 연결할 수도 있다.
시프트 회로, 메모리 디바이스, 메모리 셀

Description

결함 있는 행 리페어를 위해 행 시프팅하는 메모리 디바이스{MEMORY DEVICE WITH ROW SHIFTING FOR DEFECTIVE ROW REPAIR}
배경기술
Ｉ. 기술분야
본 명세서는 개괄적으로 전자공학에 관한 것으로, 더 상세하게는 메모리 디바이스에 관한 것이다.
Ⅱ. 배경기술
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 개인 휴대 정보 단말기 (PDA) 등과 같은 많은 전자 디바이스에 일반적으로 사용된다. 집적 회로 (IC) 제작 기술에 있어서의 계속적인 개선은 많은 전자 디바이스에 있어서 동작 스피드를 더 증가시키고 프로세싱 전력을 더 크게 한다. 개선된 스피드 및 프로세싱 전력은 전자 디바이스가 더 복잡한 애플리케이션을 지원하게 하며, 이들 중 많은 애플리케이션이 더 크고 더 빠른 메모리를 필요로 한다.
메모리 디바이스의 제조 프로세스는 특히 메모리 셀의 수가 증가하고 메모리 셀의 사이즈가 감소하면서 복잡하고 어렵다. 임의의 결함 있는 메모리 셀이 없는 메모리 디바이스를 제조하는 것은 어렵다. 따라서, 몇몇 결함 있는 메모리 셀은 임의의 소정의 제조된 메모리 디바이스에 통상적으로 존재한다. 비용 및 다른 고려사항에 있어서, 수개의 메모리 셀만이 실제로 결함이 있으면 전체 메모리 디바이스를 불합격시키는 것은 비실용적이다. 따라서, 생산 수율을 개선시키기 위해, 각 메모리 다바이스 상에서 리던던트 메모리 셀이 통상적으로 제작된다. 제조 및/또는 테스팅 단계 중에, 메모리 디바이스에서의 셀은 테스트되고 결함 있는 것으로 식별된 셀은 리던던트 셀로 교체된다.
다양한 기술이 결함 있는 셀을 리던던트 셀로 교체하는데 이용될 수도 있다. 하나의 통상적인 기술에 있어서, 어드레스 비교회로 (address comparator) 가 결함 있는 행 (row) 의 메모리 셀을 디스에이블하고, 리던던트 행의 메모리 셀을 인에이블하는데 이용된다. 불행하게도, 어드레서 비교회로는 메모리 디바이스의 동작 스피드를 감소시키는 추가적인 지연을 도입한다.
따라서, 당업계에서는 동작 스피드의 열화를 작게 하면서 결함 있는 메모리 셀을 교체할 수 있는 메모리 디바이스에 대한 요구가 있다.
개요
결함 있는 행 리페어를 위해 행 시프팅하는 메모리 디바이스를 설명한다. 이 메모리 디바이스는 동작 스피드에 작은 영향을 미치며 결함 있는 행의 메모리 셀을 교체할 수 있다.
일 실시형태에 있어서, 메모리 디바이스는 다수의 (N) 정규 행의 메모리 셀, 2 개 이상 (L) 리던던트 행의 메모리 셀, 및 시프트 회로를 포함한다. 다수의 (N) 워드 라인은 N+L 개 총 행의 메모리 셀 중에서 N 개의 액티브 행을 인에이블 및 디스에이블하는데 이용된다. 각 워드 라인 (Wx) 은 지정 행의 메모리 셀 (예 를 들어, 정규 행 x) 및 지정 행으로부터 L 행 떨어진 대체 행의 메모리 셀과 연관된다.
시프트 회로는 N 개의 워드 라인을 수신하고 그 워드 라인에 대한 지정 행의 메모리 셀 또는 대체 행의 메모리 셀 중 어느 한쪽에 각 워드 라인을 연결한다. 예를 들어, L 이 2 이면, 시프트 회로는 짝수인 워드 라인을 짝수인 행의 메모리 셀에 연결하고, 홀수인 워드 라인을 홀수인 행의 메모리 셀에 연결한다. 시프트 회로는 각 워드 라인을 (1) 이 행이 결함이 없고 선행하는 워드 라인이 시프트-다운되지 않으면 지정 행에 (2) 그렇지 않으면 대체 행에 연결할 수도 있다. 결함 있는 행의 검출 및 결함 없는 행에의 워드 라인의 연결은 후술할 바와 같이 다양한 방법으로 수행될 수도 있다.
여기서 설명한 메모리 디바이스는 L 개까지의 인접하는 결함 있는 행을 리페어할 수 있다. 메모리 디바이스는 또한 다양한 유형의 메모리에 이용될 수도 있거나 스탠드-얼론 메모리 IC 또는 내장형 메모리로서 제작될 수도 있다.
본 발명의 다양한 양태 및 실시형태를 더 상세히 후술한다.
도면의 간단한 설명
본 발명의 특징 및 특질은 동일한 참조부호가 그에 따라 처음부터 끝까지 식별되는 도면과 관련하여 이하 개시되는 상세한 설명으로부터 더욱 명백해질 것이다.
도 1 은 결함 있는 행 리페어를 위해 행 시프팅하는 메모리 디바이스를 도시한다.
도 2 는 메모리 디바이스 내의 행 시프터의 일 실시형태를 도시한다.
도 3 은 행 시프터의 또 다른 실시형태를 도시한다.
도 4 는 행 시프터 내의 스위치를 도시한다.
도 5 는 무선 디바이스의 블록 다이어그램을 도시한다.
발명의 상세한 설명
단어 "예시적인"은 여기서 "실시예, 예, 또는 설명의 역할을 하는"을 의미하데 이용된다. 여기서 "예시적인"으로 설명한 임의의 실시형태 또는 설계는 다른 실시형태 또는 설계 보다 바람직하거나 유리하다고 항상 해석되는 것은 아니다.
도 1 은 결함 있는 행 리페어를 위해 행 시프팅하는 메모리 디바이스 (100) 를 도시한다. 메모리 디바이스 (100) 는 컨트롤 유닛 (110), 행 어드레스 프리-디코더 (120), 행 디코더 및 워드 라인 드라이버 (130), 행 시프터/시프트 회로 (140), 메모리 어레이 (150), 열 어드레스 프리-디코더 (160), 및 열 디코더 및 입력/출력 (I/O) 회로 (170) 를 포함한다.
메모리 어레이 (150) 는 N 개의 정규 행의 메모리 셀 (152) 및 L 개의 리던던트/스페어 행의 메모리 셀 (152) 을 포함하며, 일반적으로 N>1 및 L>1 이다. 예를 들어, 메모리 어레이 (150) 는 256 (또는 512) 개의 정규 행 및 2 (또는 4) 개의 리던던트 행을 포함할 수도 있다. N+L 개 행의 메모리 셀은 N+L 개 행 라인 (R1 내지 RN +L) 에 연결된다. 메모리 어레이 (150) 에서의 N+L 개 총행 중에서 N 개 행만이 실제로 이용되고 액티브 행으로 불린다. 나머지 L 개 행은 이 용되지 않는다. 액티브 행으로서 이용하기 위한 특정 행은 어떤 행이 결함이 없고 어떤 행이 결함이 있는지에 따른다. 예를 들어, 정규 행 (1 내지 N) 은 이들 정규 행 중 모두가 결함이 없으면 N 개의 액티브 행으로서 이용될 수도 있다. 정규 행 (1 내지 N) 중 임의의 하나가 결함이 있으면, N-1 개의 결함 없는 정규 행 플러스 하나의 리던던트 행이 N 개의 액티브 행으로서 이용될 수도 있다. L 개의 리던던트 행은 L 개까지의 결함 있는 정규 행을 대신하여 이용될 수도 있다.
메모리 어레이 (150) 내의 각 행은 K 개의 메모리 셀을 포함하며, K>1 이다. N+L 개 행의 메모리 셀은 K 개의 열로 배열된다. K 개 열의 메모리 셀은 K 개 비트 라인 (B1 내지 BK) 에 연결된다.
하나의 행 라인 및 하나 이상의 비트 라인은 임의의 소정의 순간에 어서트 (assert) 된다. 어서트된 행 라인은 그 행 라인에 연결된 모든 메모리 셀을 인에이블한다. 각 어서트된 비트 라인은 어서트된 행에서의 인에이블된 메모리 셀을 I/O 회로 (170) 에 연결하여, 메모리 셀이 액세스, 예를 들어, 판독 또는 기록될 수 있게 한다.
컨트롤 유닛 (110) 은 액세스될 메모리 셀 또는 메모리 셀 블록의 어드레스를 수신하고, 수신된 어드레스에 기초하여 행 어드레스 프리-디코더 (120) 의 행 어드레스 및 열 어드레스 프리-디코더 (160) 의 열 어드레스를 생성한다. 컨트롤 유닛 (110) 은 또한 메모리 디바이스 (100) 의 동작을 제어하는데 이용되는 내부 클록 및 커맨드 신호를 생성한다.
행 어드레스 프리-디코더 (120) 는 컨트롤 유닛 (110) 으로부터의 행 어드레스에 대해 프리-디코딩을 수행한다. 예를 들어, 메모리 어레이 (150) 는 256 개의 행을 포함할 수도 있고, 각 행은 8-비트 행 어드레스 b7b6b5b4b3b2b1b0 로 식별될 수도 있으며, b7 은 최상위 비트이고, b0 은 최하위 비트이다. 프리-디코더 (120) 는 8-비트 행 어드레스를 2 개의 최상위 비트 (b7b6) 를 함유한 2-비트 상위 세그먼트, 다음의 3 개의 최상위 비트 (b5b4b3) 를 함유한 3-비트 중간 세그먼트, 및 3 개의 최하위 비트 (b2b1b0) 를 함유한 3-비트 하위 세그먼트로 편성할 수도 있다. 프리-디코더 (120) 는 3-비트 하위 세그먼트를 8 개의 프리-디코딩된 라인 (d7 내지 d0) 으로 디코딩하고, 3-비트 중간 세그먼트를 또 다른 8 개의 프리-디코딩된 라인 (d15 내지 d8) 으로 디코딩하며, 2-비트 상위 세그먼트를 4 개의 프리-디코딩된 라인 (d19 내지 d16) 으로 디코딩할 수도 있다. 프리-디코더 (120) 는 프리-디코딩된 라인 (d0 내지 d19) 을 행 디코더 (130) 에 제공한다. 프리-디코더 (120) 는 또한 다른 방법으로 프리-디코딩을 수행할 수도 있다.
행 디코더 및 워드 라인 드라이버 (130) 는 행 어드레스에 대한 프리-디코딩된 라인을 수신하고, 이들 프리-디코딩된 라인에 기초하여 적당한 워드 라인을 결정하여 어서트하고, 어서트된 워드 라인을 구동하여 원하는 행의 메모리 셀이 액세스될 수 있게 한다. N 개의 워드 라인 (W1 내지 WN) 이 메모리 어레이 (150) 에 서 N 개의 액티브 행에 대해 제공되며, 각 액티브 행에 대해 하나의 워드 라인이 제공된다. 행 시프터 (140) 는 N 개의 워드 라인 (W1 내지 WN) 을 수신하고, 이들 워드 라인을 N 개의 액티브 행의 N 개의 행 라인에 연결 또는 매핑한다. 컨트롤 유닛 (110), 행 어드레스 프리-디코더 (120), 및 행 디코더 및 워드 라인 드라이버 (130) 는 메모리 어레이 (150) 내의 어떤 행이 결함 있는지와 무관하게 동일한 방법으로 동작한다. N 개의 워드 라인은 N 개의 액티브 행에 대한 논리 제어 라인으로 볼 수도 있다. 행 시프터 (140) 는 실제로 이용되는 행의 물리적인 행 라인에 논리 워드 라인의 매핑을 수행한다. 행 시프터 (140) 는 결함 있는 행 교체에 관한 상세한 사항을 숨겨서, 어떤 행이 결함이 있는지 (있다면) 와 무관하게 메모리 어레이 (150) 가 컨트롤 유닛 (110), 행 어드레스 프리-디코더 (120), 및 행 디코더 및 워드 라인 드라이버 (130) 에 동일한 방법으로 기능하도록 하게 한다.
열 어드레스 프리-디코더 (160) 는 컨트롤 유닛으로부터의 열 어드레스를 수신하고, 예를 들어, 행 어드레스 프리-디코더 (120) 대해 상술한 방법과 유사한 방법으로 열 어드레스에 대한 프리-디코딩된 라인을 생성한다. 열 디코더 및 I/O 회로 (170) 는 열 어드레스에 대한 프리-디코딩된 라인을 수신하고, 프리-디코딩된 라인에 기초하여 적당한 비트 라인(들)을 결정하여 어서트하며, 이들 비트 라인(들)을 어서트하여 원하는 메모리 셀의 액세스를 인에이블한다. I/O 회로 (170) 는 메모리 어레이 (150) 내의 메모리 셀로부터 데이터를 판독하고 이에 데이 터를 기록하는데 이용되는 증폭기, 버퍼, 비교회로 등과 같은 다양한 회로를 포함한다. 데이터 판독 동작의 경우, I/O 회로 (170) 는 어서트된 비트 라인에 대해 신호를 증폭하고, 증폭된 신호의 데이터 값 (예를 들어, 로직 로우 (logic low) 또는 로직 하이 (logic high)) 을 검출하고, I/O 라인을 통해 출력 데이터를 제공한다. 데이터 기록 동작의 경우, I/O 회로 (170) 는 I/O 라인을 통해 입력 데이터를 수신하고 어서트된 비트 라인을 구동하여 인에이블된 메모리 셀에 데이터를 저장한다.
도 2 는 도 1 의 메모리 디바이스 (100) 내의 행 시프터 (140) 의 일 실시형태인 행 시프터 (140a) 를 도시한다. 이 실시형태의 경우, 행 시프터 (140a) 는 N 개 워드 라인에 대한 N 개의 시프트 유닛 (210) 을 포함한다. 각 시프트 유닛 (210) 은 하나의 워드 라인에 연결되고, L 개의 행에 의해 분리되는 2 개의 행 라인에 더 연결된다. 따라서, 시프트 유닛 (210a) 은 제 1 워드 라인 (W1) 및 행 라인 (R1 및 RL +1) 에 연결되고, 시프트 유닛 (210b) 은 제 2 워드 라인 (W2) 및 행 라인 (R2 및 RL +2) 에 연결되는 등이고, 마지막 시프트 유닛 (도 2 에서는 미도시) 은 마지막 워드 라인 (WN) 및 행 라인 (RN 및 RN +L) 에 연결된다.
각 시프트 유닛 (210) 은 시프트 컨트롤 유닛 (220) 및 2 개의 스위치 (230 및 232) 를 포함한다. 제 1 워드 라인 (W1) 에 대한 시프트 유닛 (210a) 내에서, 스위치 (230a) 는 워드 라인 (W1) 에 연결된 일단 및 행 라인 (R1) 에 연결된 타단을 가지고, 스위치 (232a) 는 워드 라인 (W1) 에 연결된 일단 및 행 라인 (RL+1) 에 연결된 타단을 가진다. 시프트 컨트롤 유닛 (220a) 은 행 1 이 결함 있는지 여부에 관한 표시를 수신하고 스위치 (230a 및 232a) 에 대해 제어 신호 (S1) 를 생성한다. 행 1 이 결함이 없으면, 스위치 (230a) 는 인에이블되고 워드 라인 (W1) 을 행 라인 (R1) 에 연결하고, 스위치 (232a) 가 디스에이블된다. 반대로, 행 1 이 결함이 있으면, 스위치 (230a) 가 디스에이블되고, 스위치 (232a) 는 인에이블되고 워드 라인 (W1) 을 행 라인 (RL +1) 에 연결한다. 제어 신호 (S1) 는 또한 워드 라인 (W1) 이 행 라인 (R1 또는 RL +1) 에 연결되는지 여부를 표시하는 1-비트 상태로서 이용될 수도 있다.
워드 라인 (W2 내지 WL) 각각에 대한 시프트 유닛 (210) 은 제 1 워드 라인 (W1) 에 대한 시프트 유닛 (210a) 과 동일한 방법으로 연결된다. 워드 라인 (W1 내지 WL) 의 경우, 각 워드 라인 (Wx) (여기서, x∈{1, ..., L}) 에 대한 시프트 유닛은 정규 행 x 가 결함이 없으면 워드 라인 (Wx) 을 행 라인 (Rx) 에 연결하고, 정규 행 x 가 결함이 있으면 행 라인 (RL +x) 에 연결한다.
워드 라인 (WL +1) 에 대한 시프트 유닛 (210i) 내에서, 시프트 컨트롤 유닛 (220i) 은 행 L+1 이 결함 있는지 여부에 관한 표시 및 워드 라인 (W1) 에 대한 시 프트 컨트롤 유닛 (220a) 으로부터의 제어 신호 (S1) 를 수신한다. 시프트 컨트롤 유닛 (220i) 은 2 개의 입력에 기초하여 스위치 (230i 및 232i) 에 대해 제어 신호 (SL +1) 를 생성한다. 행 (L+1) 이 결함이 없고 워드 라인 (W1) 이 행 라인 (R1) 에 연결되면, 스위치 (230i) 는 인에이블되고 워드 라인 (WL +1) 을 행 라인 (RL+1) 에 연결하고, 스위치 (232i) 가 디스에이블된다. 반대로, 행 (L+1) 이 결함이 있거나 워드 라인 (W1) 이 행 라인 (RL +1) 에 연결되면, 스위치 (230i) 가 디스에이블되고, 스위치 (232i) 는 인에이블되고 워드 라인 (WL +1) 을 행 라인 (R2L +1) 에 연결한다.
워드 라인 (WL +2 내지 WN) 각각에 대한 시프트 유닛 (210) 은 워드 라인 (WL+1) 에 대한 시프트 유닛 (210i) 과 동일한 방법으로 연결된다. 워드 라인 (WL +1 내지 WN) 의 경우, 각 워드 라인 (Wy) (여기서, y∈{L+1, ..., N}) 에 대한 시프트 유닛은 정규 행 y 가 결함이 없고 워드 라인 (Wy -L) 이 행 라인 (Ry) 에 연결되지 않으면 워드 라인 (Wy) 을 행 라인 (Ry) 에 연결한다. 시프트 유닛은 정규 행 y 가 결함이 있거나 워드 라인 (Wy -L) 이 행 라인 (Ry) 에 연결되면 워드 라인 (Wy) 을 행 라인 (Ry +L) 에 연결한다.
따라서, 각 워드 라인 (Wz)(여기서, z∈{1, ..., N}) 은 지정된 행 라인 (Rz) 및 대체 행 라인 (Rz +L) 과 연관된다. 도 2 에 도시된 실시형태의 경우, 각 시프트 유닛 (210) 은 그 워드 라인 (Wz) 을 지정된 행 라인 (Rz) 또는 대체 행 라인 (Rz +L) 중 어느 한쪽에 연결한다. N 개의 정규 행 중에서 결함 있는 행이 검출되면, 그 결함 있는 행에 대한 워드 라인 및 이 워드 라인으로부터 L의 정수배 떨어진 모든 후속하는 워드 라인은 L 행만큼 시프트-다운된다. 예를 들어, 결함 있는 행 3 은 워드 라인 (W3, W3 +L, W3 +2L 등) 을 L 행만큼 시프트-다운시키고 행 라인 (R3 +L, R3 +2L, R3 +3L 등) 에 연결한다. 이러한 L 만큼의 시프트 (shift-by-L) 특징은 L 개까지의 인접하는 결함 있는 행의 리페어를 허용한다. 이러한 리페어 능력은 IC 기하학 구조가 축소되고 제조 결함이 국부적인 행 실패를 야기하는 경향이 있기 때문에 특히 유리하여서, 다수의 인접하는 행이 더욱 결함이 있게 된다.
도 3 은 도 1 의 메모리 디바이스 (100) 내의 행 시프터 (140) 의 또 다른 실시형태인 행 시프터 (140b) 를 도시한다. 이 실시형태의 경우, L=2 이다. 행 시프터 (140b) 는 N 개의 워드 라인에 대한 N 개의 시프트 유닛 (310) 을 포함한다. 각 시프트 유닛 (310) 은 하나의 워드 라인에 연결되고, 2 개의 행에 의해 분리되는 2 개의 행 라인에 더 연결된다. 따라서, 시프트 유닛 (310a) 은 제 1 워드 라인 (W1) 및 행 라인 (R1 및 R3) 에 연결되고, 시프트 유닛 (310b) 은 제 2 워드 라인 (W2) 및 행 라인 (R2 및 R4) 에 연결되며, 시프트 유닛 (310c) 은 제 3 워드 라인 (W3) 및 행 라인 (R3 및 R5) 에 연결되는 등이고, 마지막 시프트 유닛 (도 3 에서는 미도시) 은 마지막 워드 라인 (WN) 및 행 라인 (RN 및 RN +2) 에 연결된다.
각 시프트 유닛 (310) 은 시프트 컨트롤 유닛 (320) 및 2 개의 스위치 (330 및 332) 를 포함한다. 제 1 워드 라인 (W1) 에 대한 시프트 유닛 (310a) 내에서, 스위치 (330a) 는 워드 라인 (W1) 에 연결된 일단 및 행 라인 (R1) 에 연결된 타단을 가지고, 스위치 (332a) 는 워드 라인 (W1) 에 연결된 일단 및 행 라인 (R3) 에 연결된 타단을 가진다. 시프트 컨트롤 유닛 (320a) 은 행 1 이 결함 있는지 여부에 관한 표시를 수신하고 스위치 (330a 및 332a) 에 대해 상이한 제어 신호 (S1 및
Figure 112008000441652-PCT00001
) 를 생성한다. 시프트 컨트롤 유닛 (320a) 는 상세히 후술한다. 행 1 이 결함이 없으면, 스위치 (330a) 는 인에이블되고 워드 라인 (W1) 을 행 라인 (R1) 에 연결하고, 스위치 (332a) 가 디스에이블된다. 반대로, 행 1 이 결함이 있으면, 스위치 (330a) 가 디스에이블되고, 스위치 (332a) 는 인에이블되고 워드 라인 (W1) 을 행 라인 (R3) 에 연결한다.
제 2 워드 라인 (W2) 에 대한 시프트 유닛 (310b) 내에서, 시프트 컨트롤 유닛 (320b) 은 행 2 가 결함 있는지 여부에 관한 표시 및 제 1 워드 라인 (W1) 에 대 한 시프트 컨트롤 유닛 (320a) 으로부터의 제어 신호 (S1) 를 수신한다. 시프트 컨트롤 유닛 (320b) 은 2 개의 입력에 기초하여 스위치 (330b 및 332b) 에 대해 상이한 제어 신호 (S2 및
Figure 112008000441652-PCT00002
) 를 생성한다. 행 2 가 결함이 없고 워드 라인 (W1) 이 행 라인 (R1) 에 연결되었으면, 스위치 (330b) 는 인에이블되고 워드 라인 (W2) 을 행 라인 (R2) 에 연결하고, 스위치 (332b) 가 디스에이블된다. 반대로, 행 2 가 결함이 있거나 또는 워드 라인 (W1) 이 행 라인 (R3) 에 연결되었으면, 스위치 (330b) 가 디스에이블되고, 스위치 (332b) 는 인에이블되고 워드 라인 (W2) 을 행 라인 (R4) 에 연결한다.
워드 라인 (W3 내지 WN) 각각에 대한 시프트 유닛 (310) 은 워드 라인 (W2) 에 대한 시프트 유닛 (310b) 과 유사한 방법으로 연결된다. 워드 라인 (W3 내지 WN) 의 경우, 각 워드 라인 (Wy) (여기서, y∈{3, ..., N}) 에 대한 시프트 유닛은 정규 행 y 가 결함이 없고 워드 라인 (Wy -1) 이 행 라인 (Ry +1) 에 연결되지 않으면 워드 라인 (Wy) 을 행 라인 (Ry) 에 연결한다. 시프트 유닛은 정규 행 y 가 결함이 있거나 또는 워드 라인 (Wy -1) 이 행 라인 (Ry +1) 에 연결되면 워드 라인 (Wy) 을 행 라인 (Ry +2) 에 연결한다.
각 시프트 유닛 (310) 내의 시프트 컨트롤 유닛 (320) 은 NAND 게이트 (322), AND 게이트 (324), 및 인버터 (326) 를 포함한다. 모든 N 개의 시프트 유닛 (310) 에 대한 시프트 컨트롤 유닛 (320) 은, 제 1 워드 라인 (W1) 에 대한 시프트 컨트롤 유닛 (320a) 내의 AND 게이트 (324a) 가 선행하는 워드 라인에 대한 시프트 컨트롤 유닛으로부터의 제어 신호 대신에 로직 하이 ("H") 에 직접 연결된 하나의 입력을 가지는 점을 제외하고, 유사한 방법으로 연결된다.
제 2 워드 라인 (W2) 에 대한 시프트 컨트롤 유닛 (320b) 내에서, NAND 게이트 (322b) 의 입력은 결함 있는 행의 어드레스의 프리-디코딩된 라인을 전달하는 버스 (308) 에 연결된다. 예를 들어, 메모리 어레이 (150) 가 256 개의 행을 포함하면, 버스 (308) 는 도 1 의 행 어드레스 프리-디코더 (120) 에 대해 상술한 바와 같이 결함 있는 행 어드레스의 20 개의 프리-디코딩된 라인을 포함할 수도 있다. NAND 게이트 (322b) 의 3 개의 입력은 버스 (308) 에서의 20 개의 프리-디코딩된 라인 중에서 선택된 3 개의 프리-디코딩된 라인에 연결된다. 이들 3 개의 프리-디코딩된 라인은 행 2 가 결함 있는지 여부를 결정하는데 이용될 수 있다. NAND 게이트 (322b) 의 출력은 행 2 가 결함 없으면 로직 하이이고, 행 2 가 결함 있으면 로직 로우이다. AND 게이트 (324b) 는 NAND 게이트 (322b) 의 출력에 연결된 하나의 입력 및 제 1 워드 라인 (W1) 에 대한 시프트 컨트롤 유닛 (320a) 으로부터의 제어 신호 (S1) 를 수신하는 또 다른 입력을 가진다. (1) 행 2 가 결함이 있거나, (이는 로직 로우에 있는 NAND 게이트 (322b) 의 출력에 의해 표시 됨), 또는 (2) 워드 라인 (W1) 이 행 라인 (R3) 에 연결되면 (이는 로직 로우에 있는 제어 신호 (S1) 에 의해 표시됨), AND 게이트 (324b) 의 출력은 로직 로우이다. 반대로, AND 게이트 (324b) 의 출력은 행 2 가 결함 없고 워드 라인 (W1) 이 행 라인 (R1) 에 연결되면 로직 하이이다. AND 게이트 (324b) 는, 인버터 (326b) 에 의해 인버팅되어 상보형 제어 신호 (
Figure 112008000441652-PCT00003
) 를 생성하는 제어 신호 (S2) 를 제공한다.
다른 워드 라인 각각에 대한 시프트 컨트롤 유닛 (320) 이 연결되고 워드 라인 (W2) 에 대한 시프트 컨트롤 유닛 (320b) 과 유사한 방법으로 동작한다. 각 워드 라인에 대한 NAND 게이트 (322) 의 입력은 버스 (308) 에서 모든 프리-디코딩된 라인 중에서 선택된 상이한 세트의 프리-디코딩된 라인에 연결된다. 표 1 은 워드 라인 (Wx) 에 대한 시프트 컨트롤 유닛 (320) 내의 NAND 게이트 (322) 및 AND 게이트 (324) 의 출력을 개괄한다.
게이트 상태 조건
NADN 게이트 출력 하이 정규 행 x 는 결함 없음
로우 정규 행 x 는 결함 있음
AND 게이트 출력 하이 정규 행 x 는 결함 없음 AND 선행하는 워드 라인 (Wx -1) 은 행 라인 (Rx -1) 에 연결됨
로우 정규 행 x 는 결함 있음 OR 선행하는 워드 라인 (Wx -1) 은 행 라인 (Rx +1) 에 연결됨
도 3 에 도시된 실시형태의 경우, 결함 있는 행에 대한 정보는 모든 행에서 시프트-다운된다. 이 실시형태는 2 개의 인접하는 행 라인이 함께 쇼트되는 경우의 공통적인 유형의 실패를 효율적으로 수리할 수 있다. 제 1 결함 있는 행이 검출되고, 이 결함 있는 행에 대한 워드 라인은 상술한 바와 같이 2 행 만큼 시프트-다운된다. 결함 있는 행에 인접하는 행은 또한 자동적으로 리페어되고, 이러한 인접하는 행에 대한 워드 라인은 또한 2 행 만큼 시프트-다운된다. 이러한 실시형태는 결함 있는 행을 전달하는데 필요한 라인의 수를 감소시킬 수 있다.
도 3 에 도시된 실시형태의 경우, 결함 있는 행이 N 개의 정규 행 중에서 검출되면, 그 결함 있는 행에 대한 워드 라인 및 모든 후속하는 워드 라인은 2 행 만큼 시프트-다운된다. 예를 들어, 결함 있는 행 3 은 (1) 홀수인 워드 라인 (W3, W5, W7 등) 이 2 행 만큼 시프트-다운되고 홀수인 행 라인 (R5, R7, R9 등) 에 연결되고 (2) 짝수인 워드 라인 (W4, W6, W8 등) 이 2 행만큼 시프트-다운되고 짝수인 행 라인 (R6, R8, R10 등) 에 연결된다. 따라서, 홀수인 워드 라인은 홀수인 행 라인으로 시프트-다운되고, 짝수인 워드 라인은 짝수인 행 라인으로 시프트-다운된다. 행 시프터 (140b) 는 2 개까지의 연속적인 결함 있는 행을 리페어할 수 있다.
도 4 는 도 2 의 각 스위치 쌍 (230 및 232) 및 도 3 의 각 스위치 쌍 (330 및 332) 에 이용될 수도 있는, 스위치 (330x 및 332x) 의 개략적인 다이어그램을 도시한다. 도 4 에 도시된 실시형태의 경우, 스위치 (330x) 는 병렬로 연결된 N-채널 전계 효과 트랜지스터 (N-FET; 430) 및 P-채널 FET (P-FET; 440) 로 구현된다. N-FET (430) 및 P-FET (440) 의 소스는 함께 연결되고, N-FET (430) 및 P-FET (440) 의 드레인도 함께 연결된다. 스위치 (332x) 는, 병렬로 연결되어서 그 소스가 함께 연결되고 그 드레인도 함께 연결되는 N-FET (432) 및 P-FET (442) 로 구현된다. N-FET (440) 및 P-FET (432) 의 게이트는 제어 신호 (Sx) 를 수신하고, P-FET (430) 및 N-FET (442) 의 게이트는 상보형 제어 신호 (
Figure 112008000441652-PCT00004
) 를 수신한다.
제어 신호 (Sx) 가 로직 하이에 있는 경우, N-FET (440) 는 제어 신호 (Sx) 에 관한 로직 하이에 의해 턴-온되고, P-FET (430) 는 또한 상보형 제어 신호 (
Figure 112008000441652-PCT00005
) 에 관한 로직 로우에 의해 턴-온된다. P-FET (432) 는 제어 신호 (Sx) 에 관한 로직 하이에 의해 턴-오프되고, N-FET (442) 도 상보형 제어 신호 (
Figure 112008000441652-PCT00006
) 에 관한 로직 로우에 의해 턴-오프된다. 워드 라인 (Wx) 은 제어 신호 (Sx) 가 로직 하이에 있는 경우에 행 라인 (Rx) 에 연결된다. 반대로, 제어 신호 (Sx) 가 로직 로우에 있는 경우, P-FET (432) 는 제어 신호 (Sx) 에 관한 로직 로우에 의해 턴-온되고, N-FET (442) 는 상보형 제어 신호 (
Figure 112008000441652-PCT00007
) 에 관한 로직 하이에 의해 턴-온된다. N-FET (440) 는 제어 신호 (Sx) 에 관한 로직 로우에 의해 턴-오프되고, P-FET (430) 도 상보형 제어 신호 (
Figure 112008000441652-PCT00008
) 에 관한 로직 하이에 의해 턴-오프된다. 따라서, 워드 라인 (Wx) 은 제어 신호 (Sx) 가 로직 로우에 있는 경우에 행 라인 (Rx +L) 에 연결된다.
도 4 는 패스 게이트로서 연결된 상보형 금속 산화막 반도체 (CMOS) 트랜지스터를 이용하여 스위치의 상세한 실시형태를 도시한다. 스위치는 또한 다른 설계 및 다른 IC 프로세스 기술로 구현될 수도 있다.
행 시프터 (140a 및 140b) 는 다양한 장점을 제공할 수 있다. 먼저, L 개까지의 인접하는 결함 있는 행은 이들 인접하는 결함 있는 행이 메모리 어레이 내에 위치하는 곳에 상관 없이 리페어될 수도 있으며, 이는 수율을 개선할 수 있다. 두번째로, 메모리 디바이스의 동작 스피드는 워드 라인을 행 라인에 연결하는 스위치가 작은 지연만을 도입하기 때문에 최소로 열화된다. 세번째로, 행 시프터는 설계가 비교적 단순하다.
여기서 설명한 메모리 디바이스는 스탠드-얼론 메모리 IC 에 이용될 수도 있다. 메모리 디바이스는 또한 주문형 집적 회로 (ASIC), 디지털 신호 프로세서 (DSP), 축소 명령 세트 컴퓨터 (RISC), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그램가능 논리 디바이스 (PLD), 필드 프로그램가능 게이트 어레이 (FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서 등 내의 내장형 메모리에 이용될 수도 있다. 메모리 디바이스는 또한 랜덤 액세스 메모리 (RAM), 스태틱 RAM (SRAM), 다이나믹 RAM (DRAM), 동기식 DRAM (SDRAM), 비디오 RAM (VRAM), 동기식 그래픽 RAM (SGRAM), 판독전용 메모리 (ROM), 플래시 메모리 등과 같은 다양한 유형의 메모리에 이용될 수도 있다. 상이한 유형의 메모리는 일반적으로 상이한 유형의 메모리 셀을 데이터 저장하는데 이용한다.
여기서 설명한 메모리 디바이스는 통신, 네트워킹, 컴퓨팅, 소비자 전자제품 등과 같은 다양한 애플리케이션에 이용될 수도 있다. 메모리 디바이스는 또한 무선 통신 디바이스, 핸드폰, 무선 PDA, 무선 모뎀 모듈, 랩탑 컴퓨터, 및 메모리를 이용하는 다른 디지털 회로와 같은 다양한 전자 디바이스에서 이용될 수도 있다. 무선 디바이스용 메모리 디바이스의 사용은 후술한다.
도 5 는 여기서 설명한 메모리 디바이스를 포함하는 무선 디바이스 (500) 의 블록 다이어그램을 도시한다. 무선 디바이스 (500) 는 핸드폰, 단말기, 핸드세트, 또는 임의의 다른 장치일 수도 있다. 무선 디바이스 (500) 는 코드 분할 다중 접속 (CDMA) 시스템, 시분할 다중 접속 (TDMA) 시스템, GSM (Global System for Mobile Communications) 시스템, AMPS (Advanced Mobile Phone System) 시스템, GPS (Global Positioning System), 다중 입출력 (MIMO) 시스템, 직교 주파수 분할 다중 (OFDM) 시스템, 직교 주파수 분할 다중 접속 (OFDMA) 시스템, 무선 랜 (WLAN), 및/또는 임의의 다른 무선 통신 시스템 및 네트워크와 통신할 수도 있다. CDMA 시스템은 W-CDMA (Wideband-CDMA), cdma2000, 또는 임의의 다른 라디오 액세스 기술을 구현할 수도 있다. WLAN 은 IEEE 802.11 네트워크, 블루투스 네트워크 등일 수도 있다.
무선 디바이스 (500) 는 수신 경로 및 송신 경로를 통해 양방향 통신을 제공한다. 수신 경로의 경우, 기지국에 의해 송신되는 포워드 링크 신호는 안테나 (512) 에 의해 수신되고, 듀플렉서 (D; 514) 를 통해 라우팅되며, 수신기 유닛 (RCVR; 516) 에 제공된다. 수신기 유닛 (516) 은 수신된 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 입력 샘플을 디지털부 (520) 에 제공한다. 송신 경로의 경우, 송신기 유닛 (TMTR; 518) 은 송신될 데이터를 디지털부 (520) 로부터 수신하며, 데이터를 프로세싱 및 컨디셔닝하며, 듀플렉서 (514) 를 통해 라우팅되고 안테나 (512) 를 통해 기지국에 송신되는 리버스 링크 신호를 생성한다.
디지털부 (520) 는 다양한 프로세싱 유닛 및 지원 회로, 예를 들어, DSP (522), RISC (524), 컨트롤러 (526), 및 내부 메모리 (528) 를 포함한다. DSP (522) 및/또는 RISC (524) 는 (1) 데이터 송신 및 수신을 위한 프로세싱 (예를 들어, 인코딩, 변조, 복조, 디코딩 등) 을 수행하는 모뎀 프로세서, (2) 정지 영상, 동영상, 움직이는 텍스트 (moving text) 등에 프로세싱을 수행하는 비디오 프로세서, (3) 비디오 게임, 3-D 아바타 등의 그래픽에 프로세싱을 수행하는 그래픽 프로세서, 및/또는 (4) 다른 애플리케이션용 다른 프로세서를 구현할 수도 있다. 내부 메모리 (528) 는 디지털부 (520) 내의 다양한 유닛에 의해 이용되는 프로그램 코드 및/또는 데이터를 저장한다.
메인 메모리 (532) 는 무선 디바이스 (500) 에 대용량 기억장치를 제공하고, RAM, SRAM, DRAM, SDRAM 등일 수도 있다. 비휘발성 메모리 (534) 는 비휘발성 기억장치를 제공하고, 플래시 메모리, ROM 등일 수도 있다. 여기서 설명한 메모리 디바이스는 내부 메모리 (528), 메인 메모리 (532), 및/또는 비휘발성 메모리 (534) 에 이용될 수도 있다. 메모리 디바이스는 또한 DSP (522), RISC (524), 및 컨트롤러 (526) 내의 내장형 메모리에 이용될 수도 있다.
여기서 설명한 메모리 디바이스는 CMOS, N-MOS, P-MOS, 바이폴러-CMOS (Bi-CMOS) 등과 같은 다양한 IC 프로세스 기술로 제작될 수도 있다. CMOS 기술은 동일한 다이 상에서 N-FET 및 P-FET 디바이스 모두를 제작할 수 있으며, N-MOS 기술은 N-FET 디바이스를 제작만 할 수 있고, P-MOS 기술은 P-FET 디바이스를 제작만 할 수 있다. 메모리 디바이스는 임의의 디바이스 사이즈 기술 (예를 들어, 130 나노미터 (nm), 65 nm, 30 nm 등) 을 이용하여 제작될 수도 있다. 여기서 설명한 메모리 디바이스는 IC 프로세스 기술이 더 작은 기하학 구조로 되고 결점이 더욱 국부에 제한되기 때문에 일반적으로 더 유리하다.
개시된 실시형태의 이전 설명은 당업자가 본 발명을 제조 및 이용하게 하기 위해 제공된다. 이들 실시형태의 다양한 변경은 당업자에게는 매우 명백하고, 여기서 정의된 일반 원리는 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 여기에 도시된 실시형태에 제한하려는 의도가 아니며, 여기서 개시된 원리 및 신규한 특징에 일관된 광범위한 범위에 따른다.

Claims (21)

  1. 복수 행 (row) 의 메모리 셀; 및
    상기 복수 행의 메모리 셀에 복수의 워드 라인을 연결하도록 동작하는 시프트 회로를 포함하며,
    상기 시프트 회로는 지정된 행의 메모리 셀 또는 상기 지정된 행의 메모리 셀로부터 2 행 이상 떨어진 대체 행의 메모리 셀 중 어느 한쪽에 각 워드 라인을 연결하도록 동작하는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 복수 행의 메모리 셀은 복수의 정규 행의 메모리 셀 및 2 개 이상의 리던던트 행의 메모리 셀을 포함하며,
    각 정규 행의 메모리 셀은 하나의 워드 라인에 대한 지정된 행의 메모리 셀인, 집적 회로.
  3. 제 1 항에 있어서,
    각 워드 라인에 대한 상기 대체 행의 메모리 셀은 상기 워드 라인에 대한 상기 지정된 행의 메모리 셀로부터 2 행 떨어진, 집적 회로.
  4. 제 1 항에 있어서,
    상기 시프트 회로는, 짝수인 행의 메모리 셀에 짝수인 워드 라인을 연결하고 홀수인 행의 메모리 셀에 홀수인 워드 라인을 연결하도록 동작하는, 집적 회로.
  5. 제 1 항에 있어서,
    상기 시프트 회로는, 상기 지정된 행이 결함이 없으면 상기 지정된 행의 메모리 셀에 각 워드 라인을 연결하고, 상기 지정된 행이 결함이 있으면 상기 대체 행의 메모리 셀에 상기 워드 라인을 연결하도록 동작하는, 집적 회로.
  6. 제 5 항에 있어서,
    상기 시프트 회로는, 또 다른 워드 라인이 상기 지정된 행의 메모리 셀에 연결되면 상기 대체 행의 메모리 셀에 각 워드 라인을 연결하도록 또한 동작하는, 집적 회로.
  7. 제 5 항에 있어서,
    상기 시프트 회로는, 선행하는 워드 라인이 상기 선행하는 워드 라인에 대한 대체 행의 메모리 셀에 연결되면 상기 대체 행의 메모리 셀에 각 워드 라인을 연결하도록 또한 동작하는, 집적 회로.
  8. 제 1 항에 있어서,
    상기 시프트 회로는, 결함 있는 행의 메모리 셀을 검출하고, 상기 결함 있는 행의 메모리 셀에 대응하는 상기 워드 라인 및 후속하는 워드 라인을 대체 행의 메모리 셀에 연결하도록 동작하는, 집적 회로.
  9. 제 1 항에 있어서,
    상기 시프트 회로는 복수의 시프트 유닛을 포함하며, 하나의 시프트 유닛은 각 워드 라인에 대한 것이며,
    각 시프트 유닛은,
    상기 지정된 행의 메모리 셀에 상기 워드 라인을 연결하도록 동작하는 제 1 스위치, 및
    상기 대체 행의 메모리 셀에 상기 워드 라인을 연결하도록 동작하는 제 2 스위치를 포함하는, 집적 회로.
  10. 제 9 항에 있어서,
    각 시프트 유닛은, 상기 지정된 행의 메모리 셀이 결함이 있는지에 관한 표시를 수신하고, 상기 제 1 스위치 또는 제 2 스위치 중 어느 한쪽을 인에이블하는 제어 신호를 생성하도록 동작하는 컨트롤 유닛을 더 포함하는, 집적 회로.
  11. 제 10 항에 있어서,
    각 시프트 유닛에 대한 상기 컨트롤 유닛은, 선행하는 워드 라인에 대한 제어 신호를 수신하고, 상기 선행하는 워드 라인에 대한 상기 제어 신호에 또한 기초 하여 상기 제 1 스위치 및 상기 제 2 스위치에 대한 상기 제어 신호를 생성하도록 또한 동작하는, 집적 회로.
  12. 제 10 항에 있어서,
    각 시프트 유닛에 대한 상기 컨트롤 유닛은 결함 있는 행의 메모리 셀의 어드레스에 대한 프리-디코딩된 라인의 세트를 수신하고, 상기 프리-디코딩된 라인의 세트에 기초하여 상기 지정된 행의 메모리 셀이 결함이 있는지 여부를 결정하도록 또한 동작하는, 집적 회로.
  13. 제 9 항에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치는 각각 병렬로 연결된 N-채널 전계 효과 트랜지스터 (N-FET) 및 P-채널 FET (P-FET) 로 형성되는, 집적 회로.
  14. 제 1 항에 있어서,
    상기 복수 행의 메모리 셀은 랜덤 액세스 메모리 (RAM), 스태틱 RAM (SRAM), 다이나믹 RAM (DRAM), 또는 플레시 메모리용인, 집적 회로.
  15. 복수의 정규 행 (row) 의 메모리 셀 및 2 개 이상의 리던던트 행의 메모리 셀로 구성된 복수 행의 메모리 셀; 및
    상기 복수 행의 메모리 셀에 복수의 워드 라인을 연결하도록 동작하는 시프 트 회로를 포함하며,
    각 정규 행의 메모리 셀은 하나의 워드 라인에 대한 지정된 행의 메모리 셀이고, 상기 시프트 회로는 상기 워드 라인에 대한 상기 지정된 행의 메모리 셀 또는 상기 지정된 행의 메모리 셀로부터 2 행 떨어진 대체 행의 메모리 셀 중 어느 한쪽에 각 워드 라인을 연결하도록 동작하는, 집적 회로.
  16. 제 15 항에 있어서,
    짝수인 각 워드 라인은 짝수인 지정된 행의 메모리 셀 및 2 행 떨어진 짝수인 대체 행의 메모리 셀과 연관되고,
    각 홀수인 워드 라인은 홀수인 지정된 행의 메모리 셀 및 2 행 떨어진 홀수인 대체 행의 메모리 셀과 연관되는, 집적 회로.
  17. 제 15 항에 있어서,
    상기 시프트 회로는, 상기 지정된 행이 결함이 없으면 상기 지정된 행의 메모리에 각 워드 라인을 연결하고, 상기 지정된 행이 결함이 있으면 상기 대체 행의 메모리 셀에 상기 워드 라인을 연결하도록 동작하는, 집적 회로.
  18. 제 17 항에 있어서,
    상기 시프트 회로는, 바로 선행하는 워드 라인이 상기 바로 선행하는 워드 라인에 대한 상기 대체 행의 메모리 셀에 연결되면 상기 워드 라인에 대한 상기 대 체 행의 메모리 셀에 각 워드 라인을 연결하도록 또한 동작하는, 집적 회로.
  19. 제 15 항에 있어서,
    상기 시프트 회로는, 결함 있는 행의 메모리 셀을 검출하고, 상기 결함 있는 행의 메모리 셀에 대응하는 상기 워드 라인 및 후속하는 워드 라인을 대체 행의 메모리 셀에 연결하도록 동작하는, 집적 회로.
  20. 전자 디바이스를 위한 프로세싱을 수행하도록 동작하는 프로세서; 및
    메모리 디바이스를 포함하는 전자 디바이스로서,
    상기 메모리 디바이스는,
    복수 행 (row) 의 메모리 셀, 및
    상기 복수 행의 메모리 셀에 복수의 워드 라인을 연결하도록 동작하는 시프트 회로를 포함하며,
    상기 시프트 회로는 지정된 행의 메모리 셀 또는 상기 지정된 행의 메모리 셀로부터 2 행 이상 떨어진 대체 행의 메모리 셀 중 어느 한쪽에 각 워드 라인을 연결하도록 동작하는, 전자 디바이스.
  21. 제 20 항에 있어서,
    상기 프로세서 및 상기 메모리 디바이스는 단일 집적 회로 상에서 제작되는, 전자 디바이스.
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