KR20080018840A - 정보 저장 소자 및 그 제조 방법 - Google Patents
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Abstract
정보 저장 소자는 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 갖는다. 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율에 의해 형성된다.
Description
본 발명은 정보 저장 소자 및 그 제조 방법에 관한 것이다.
DRAM(dynamic random access memory) 디바이스들과 같은 통상적인 휘발성 메모리 디바이스들, 및 플래시 메모리 디바이스들, 예를 들어 플로팅 게이트(floating gate) 메모리 디바이스들 또는 전하-트랩핑(charge-trapping) 메모리 디바이스들과 같은 비-휘발성 메모리 디바이스들은 정보를 저장하는 현대의 컴퓨터 시스템들에 사용된다.
모바일 디바이스들에 비디오 데이터 또는 오디오 데이터의 저장과 같은 멀티미디어 데이터 저장 및 전송과 같은 새로운 어플리케이션들로 인해, 저장 캐패시티(storage capacity)를 계속 증가시키고자 하는 요구가 발생한다.
하지만, 공통 메모리 기술들은 그 스케일링과 제조 비용에 대해 한계에 도달할 것이다.
본 발명의 일 실시예에 따르면, 육각으로(hexagonally) 결합된 탄소 및 사면체로(tetrahedrally) 결합된 탄소를 포함하는 탄소 저장 물질을 포함하는 정보 저장 소자가 제공되고, 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율에 의해 형성된다.
본 발명의 실시예는 개선된 확장성(scalability)을 갖는 정보 저장 소자를 달성한다.
본 발명의 이들 특징들 및 다른 특징들은 다음의 도면들 및 상세한 설명을 참조한다면 더욱 쉽게 이해될 것이다.
본 발명의 일 실시예에서, 정보 저장 소자는 sp2 혼성화 탄소(hybridized carbon) 및 sp3 혼성화 탄소를 포함하는 탄소를 포함하고, 정보는 sp2 혼성화 탄소 및 sp3 혼성화 탄소의 변화가능한 비율에 의해 형성된다.
상기 비율들은 가역적으로(reversibly) 변화가능할 수 있다.
탄소 저장 물질은 실질적으로 질소 및 수소가 없을 수 있다.
또한, 탄소 저장 물질은 탄소 층 또는 1 이상의 탄소 나노튜브(carbon nanotube)를 포함할 수 있다.
탄소 나노튜브를 포함하는 탄소의 경우, 탄소 나노튜브는 약 1 nm 내지 수백 nm의 길이, 및 약 1 nm 내지 수십 nm, 예를 들어 약 1 nm 내지 20 nm, 예를 들어 약 1 nm 내지 5 nm를 가질 수 있다. 탄소 나노튜브는 단-벽(single wall) 탄소 나노튜브 또는 다-벽(multi-wall) 탄소 나노튜브일 수 있다. 또한, 탄소 나노튜브는 도핑 원자들로 도핑되거나 도핑되지 않을 수 있다. 또한, 탄소 저장 물질 내에는 복수의 탄소 나노튜브들이 제공될 수 있다는 것을 유의해야 한다.
본 발명의 또 다른 실시예에서, 정보 저장 소자는 제 1 정보 저장 상태에서 sp2-풍부한 탄소 결합 구조를 갖고, 제 2 정보 저장 상태에서 증가된 sp3 탄소 결합 구조를 갖는 탄소 층 구성물(carbon layer arrangement)을 포함한다.
본 발명의 또 다른 실시예에서, 변화가능한 단-범위 오더(changeable short-range order)를 갖는 탄소 저장 물질을 포함하는 정보 저장 소자가 제공되고, 정보는 제 1 단-범위 오더 또는 제 2 단-범위 오더로 형성되며, 상기 제 2 단-범위 오더는 상기 제 1 단-범위 오더와 상이한 전기적 특성들을 갖는다.
상기 단-범위 오더들은 가역적으로 변화가능할 수 있다.
본 발명의 예시적인 실시예에서, 제 1 단-범위 오더 및 제 2 단-범위 오더는 실질적으로 동일한 화학적 조성을 가질 수 있다. 일반적으로 말하면, 육각으로 결합된 탄소 및 사면체로 결합된 탄소, 즉 sp2 혼성화 탄소 및 sp3 혼성화 탄소는 실질적으로 동일한 화학적 조성을 가질 수 있다.
전기적인 특성들은 탄소 저장 물질의 전기 저항일 수 있다. 다시 말해, 탄소 저장 물질의 전기 저항은 비-휘발적인 방식으로 정보를 저장하는데 사용되는 특성들일 수 있다. 제 1 상태에서, 정보 저장 소자는 이후 메모리 소자라고도 언급된 다.
본 발명의 또 다른 실시예에서, 다이아몬드-형 단-범위 오더를 갖는 1 이상의 제 1 탄소 층 및 그라파이트-형(graphite-like) 단-범위 오더를 갖는 1 이상의 제 2 층을 포함하는 탄소 층 구성물을 포함하는 정보 저장 소자가 제공된다.
이 실시예에서, 1 이상의 추가 제 1 탄소 층은 다이아몬드-형 단-범위 오더를 가질 수 있다. 또한, 1 이상의 추가 제 2 탄소 층은 그라파이트-형 단-범위 오더를 가질 수 있다.
또한, 복수의 교번하는(alternating) 제 1 탄소 층들 및 제 2 탄소 층들이 제공될 수 있다. 부연하면, 제 1 탄소 층들 및 제 2 탄소 층들의 스택(stack)이 제공될 수 있으며, 제 1 탄소 층이 제 2 탄소 층 위에 제공되고, 또 다른 제 2 탄소 층이 상기 제 1 탄소 층 위에 제공되며, 또 다른 제 1 탄소 층이 상기 또 다른 제 2 탄소 층 위에 제공된다.
상기 탄소 층 구성물은 20 nm 내지 120 nm 범위의 전체 두께, 예를 들어 30 nm 내지 80 nm 범위의 전체 두께를 가질 수 있다.
본 발명의 예시적인 실시예에서, 상기 탄소 층 구성물은 상기 탄소 층 구성물의 단부 부분 위에 제 1 그라파이트-형 층을 더 포함한다. 또한, 상기 탄소 층 구성물은 상기 일 단부 부분과 대향하는(opposing) 상기 탄소 층 구성물의 다른 단부 부분 위에 제 2 그라파이트-형 층을 포함할 수 있다. 분명하게는, 상기 탄소 층 구성물, 예를 들어 제 1 탄소 층들 및 제 2 탄소 층의 스택은 상기 스택의 양 단부들 중 하나 위에 또는 상기 스택의 양 단부들 위에 그라파이트-형 물질로 만들어진 캡핑 층(capping layer)들을 가질 수 있다.
본 발명의 또 다른 실시예에서, sp2 혼성화 탄소 클러스터들 및 sp3 혼성화 탄소 클러스터들을 포함하는 탄소를 포함하는 정보 저장 소자가 제공되고, 정보는 sp2 혼성화 탄소 클러스터들 및 sp3 혼성화 탄소 클러스터들의 변화가능한 비율에 의해 형성된다.
본 발명의 또 다른 실시예에 있어서, sp2 결합 탄소 클러스터들 및 sp2/sp3 결합 탄소 혼합 클러스터들을 포함하는 탄소를 포함하는 정보 저장 소자가 제공되고, 정보는 sp2 결합 탄소 클러스터들 및 sp2/sp3 결합 탄소 혼합 클러스터들의 변화가능한 비율로 형성된다.
본 발명의 또 다른 실시예에서, 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함하는 정보 저장 소자가 제공되고, 상기 탄소는 제 1 저장 상태에서 제 1 양의 육각으로 결합된 탄소 및 제 1 양의 사면체로 결합된 탄소를 갖고 제 1 전기적 특성들을 가지며, 제 2 저장 상태에서 제 2 양의 육각으로 결합된 탄소 클러스터들 및 제 2 양의 사면체로 결합된 탄소들을 갖고 제 2 전기적 특성들을 가지며, 상기 제 2 전기적 특성은 상기 제 1 전기적 특성과 상이하다.
본 발명의 또 다른 실시예에서, 복수의 정보 저장 셀들을 포함하는 정보 저장 어레이가 제공되고, 각각의 정보 저장 셀은 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함하는 정보 저장 소자를 포함하며, 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율로 형성되고, 상기 정보 저장 어레이 내의 상기 정보 저장 소자를 개별적으로 선택하는 선택 유닛을 포함한다.
일반적으로 말하면, 정보 저장 소자는 이전 및 이후에 설명되는 여하한의 방식으로 구성될 수 있다.
또한, 정보 저장 어레이는 1 이상의 제 1 제어 라인(일반적으로, 임의의 개수의 제 1 제어 라인들) 및 1 이상의 제 2 제어 라인(일반적으로, 임의의 개수의 제 2 제어 라인들)을 포함할 수 있고, 상기 제 1 제어 라인들의 개수는 상기 제 2 제어 라인들의 개수와 같거나 다를 수 있다. 또한, 제 1 제어 라인들은 비트 라인들(또는 워드 라인들)로 언급될 수 있고, 제 2 제어 라인들은 워드 라인들(또는 비트 라인들)로 언급될 수 있다. 각각의 정보 저장 셀은 각각의 제 1 제어 라인과 각각의 제 2 제어 라인 사이에 배치될 수 있다. 따라서, 분명하게는 각각의 정보 저장 셀들(이후, 메모리 셀들이라고도 함)이 각각의 제 1 제어 라인 및 각각의 제 2 제어 라인의 교차점들에 위치되는 교차점 정보 저장 어레이가 제공된다.
선택 유닛은 1 이상의 선택 다이오드 또는 1 이상의 선택 트랜지스터를 포함할 수 있거나, 1 이상의 선택 다이오드 또는 1 이상의 선택 트랜지스터일 수 있다.
상기 실시예에서, 선택 유닛은 1 이상의 선택 다이오드를 포함하거나, 1 이상의 선택 다이오드이고, 상기 선택 다이오드는 각각의 제 1 제어 라인 및 각각의 제 2 제어 라인 사이에 배치될 수 있으며, 다시 말해 상기 선택 다이오드는 각각의 제 1 제어 라인과 각각의 제 2 제어 라인 사이에 제공된 층 스택 안으로 통합(integrate)될 수 있다.
본 발명의 또 다른 실시예에 따르면, 정보 저장 소자를 제조하는 방법이 제공된다. 제 1 및 제 2 전극들이 제공된다. 탄소 저장 물질은 상기 제 1 전극과 상기 제 2 전극 사이에 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하고, 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 비율은 변화가능함에 따라, 상기 정보 저장 소자에 저장된 정보를 변화시킨다.
본 발명의 또 다른 실시예에 따르면, 정보 저장 소자를 제조하는 방법이 제공된다. 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질이 제공된다. 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율에 의해 형성된다.
탄소 저장 물질을 제공하는 단계는 상기 탄소 저장 물질을 증착하는 단계를 포함할 수 있다.
또한, 상기 탄소 저장 물질을 증착하는 단계는 화학적 기상 증착 공정(chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함할 수 있다.
또한, 상기 탄소 저장 물질을 증착하는 단계는 플라즈마-향상 화학적 기상 증착 공정(plasma-enhanced chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함할 수 있다.
상기 탄소 저장 물질을 증착하는 단계는 원자 층 증착 화학적 기상 증착 공 정(atomic layer deposition chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함할 수 있다. 상기 탄소 저장 물질을 증착하는 단계는 CxHy 반응 가스를 사용하는 화학적 기상 증착 공정을 사용하여 상기 탄소 저장 물질을 증착하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 정보 저장 소자를 동작시키는 방법이 제공된다. 상기 정보 저장 소자는 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함한다. 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율로 형성된다. 상기 방법은 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 비율을 변화시킴에 따라, 상기 정보 저장 소자의 정보 저장 상태를 변화시키는 단계를 포함한다.
본 발명의 예시적인 실시예에 따르면, 양호한 확장성(나노스케일 치수), 낮은 스위칭 전압들 및 짧은 스위칭 시간들을 갖는 비-휘발성 메모리 소자가 제공된다.
본 발명의 일 예시적인 실시예에 따른 저항성 비-휘발성 메모리 소자는 그 전기 저항의 변화에 기초한다. 이는 전이 금속 산화물 층(transition metal oxide layer)들에서 발생하는 전기 저항의 변화와 비교될 수 있지만, 본 발명의 일 실시예에 따른 전기 저항의 변화는 비-흑연질의 무질서한(non-graphitic disorder)(준 비정질의(quasi amorphous)) 탄소계(carbon system)에서 발생한다. 본 발명의 일 실시예에 따르면, 탄소 저장 물질의 온도에 의존적인 높은 전도성 필라멘트 영역들 이 형성될 수 있다. 부연하면, 높은 전도성 필라멘트 영역들의 형성은 전기 전압을 인가하는 때에 비균질한 온도 분포(줄 가열(Joule heating))로 인해 장-범위의(long-range) 무질서한 탄소 층에 쌍안정(bistable) 저항 스위칭을 유도하는 써미스터 효과(thermistor effect)에 기초한다.
NGDC(non-graphitic disorder carbon)층은 준 비정질 상태에 있는 화학 물질에서 NGDC 층의 전기 전도도가 원자적으로 스케일링된 영역(atomically scaled region)에서의 sp2 결합들(그라파이트-형 전도체) 및 sp3 결합들(다이아몬드-형 절연체)의 비율만을 변화시킴으로써 (예를 들어, 비정질로부터 결정질로, 또는 그 반대로) 결정 구조를 변화시키기 않고 수개의 매그니튜드(magnitude)들에 의해 변화될 수 있다는 장점을 갖는다.
NGDC는 저항-온도-특성의 경사도(steepness)로 인해, 또한 써미스터 효과(thermistor effect)(
)로 인해 NGDC에 충분하고 적절한 전기 전압이 인가되는 때에 I-U 특성들에서의 쌍안정 스위칭 및 음의 차동 저항(differential resistance)을 갖는 영역을 생성할 수 있다. "온(On)" 상태에서, sp2-풍부한 결합 구조는 단-범위 오더에서 지배적이다. "오프(Off)" 상태에서, sp2 결합들의 양은 sp3 결합들 또는 sp2/sp3 혼합된 클러스터 본딩들과 관련하여 감소된다.
예를 들어, 몇몇 실시예들에서 단극 스위칭을 사용하여, NGDC는 짧고 높은 전류 펄스의 인가를 통해 "오프" 상태로 스위칭될 수 있다. 약 5 내지 50 ns에 걸 쳐 인가된 NGDC의 두께(nm) 당 1 V 또는 그 이하에서 약 109 A/㎠의 전류 밀도를 갖는 펄스는 NGDC를 "오프" 상태로 효율적으로 스위칭하는 높은 전도성 필라멘트들을 파괴시키기에 충분할 수 있다. NGDC를 "온" 상태로 스위칭하기 위하여 더 길고 낮은 펄스가 사용될 수 있다. 예를 들어, 몇몇 실시예들에서 200 내지 300 ns에 걸쳐 인가된 NGDC의 두께(nm) 당 1 V 또는 그 이하에서 약 106 A/㎠의 전류 밀도를 갖는 펄스는 NGDC를 "온" 상태로 스위칭하는 높은 전도성 필라멘트 영역들의 생성을 위해 적절한 열을 제공할 수 있다. 대안적으로, 몇몇 실시예들에서는 "온"과 "오프" 상태들 사이를 스위칭하기 위해 반대 전압 극성들을 갖는 펄스들을 사용하는 양극 스위칭이 사용될 수 있다.
지금까지, 전이 금속 산화물들에 있어서의 쌍안전 메모리 스위칭은 오직 좁은 필라멘트에서의 화학적인 변환과 함께 제공되었고, 상기 변환이 발생하는 각각의 층은 제한된 회수의 변환 사이클들 이후에 파괴되었다. 예시의 방식으로, 메모리 물질로서 NiO1 -x 층들을 사용하는 때에, 106 개의 기록 사이클들 및 1012 개의 판독 사이클들이 실현되었지만, 상기 층 내에서 최적의 산소 부족을 조정하고, 산화 및 환원 영향들에 비하여 상기 산소의 부족을 일정하게 유지하는 것이 힘들다.
본 발명의 일 실시예는 NGDC에서의 메모리 개념, 및 그라파이트를 갖는 비정질 탄소(다이아몬드-형 탄소, DLC)의 조합에 기초하며, 비정질 탄소 및 그라파이트는 주로 결합 비율들에 대해, 다시 말해 순수 sp2 혼성화 클러스터들과 비교되는 sp3 혼성화 클러스터들 및/또는 sp3/sp2 혼성화 혼합 클러스터들의 개수에 대해, 또한 화학적 조성과 관계없이 서로 상이함에 따라, 실질적으로 더 많은 개수의 스위칭 사이클을 가능하게 한다.
본 발명의 일 실시예에 따라 제공된 NGDC 층/그라파이트 층 교번 층 구성물은 저항을 변화시킬 수 있음에 따라, 전기 전도도, 및 광범위한 범위에서 NGDC 층을 포함하는 물질계의 온도 의존성을 변화시킬 수 있다는 장점을 갖는다. 본 명세서에서는 화학적 조성을 변화시키지 않고 단지 원자 레벨 상에서의(원자 스케일에서의) sp3 결합들 및 sp2 결합들의 비율을 변화시킴으로써, 저항 및 이에 따른 전기 전도도 및 온도 의존성을 조정할 수 있다는 것을 유의하여야 한다.
도 1은 본 발명의 예시적인 실시예에 따른 정보 저장 디바이스(100)를 도시한다. 정보 저장 디바이스(100)는 특히 판독/기록 회로(101), 및 복수의 메모리 셀들(201)(도 2 참조)을 포함하는 메모리 어레이라고도 언급되는 메모리 매트릭스(102)를 포함한하며, 상기 복수의 메모리 셀들(201)은 메모리 매트릭스(102)의 복수의 로우(row)들 및 컬럼(column)들에 배치된다. 판독/기록 회로(101)는 메모리 셀들(201)에 저장된 데이터의 판독을 제어하고, 메모리 셀들(201) 안으로의 데이터의 기록을 제어하도록 구성된다. 또한, 정보 저장 디바이스(100)는 유용한 데이터 전송 및 제어 데이터 전송을 위해 외부 인터페이스들(도시되지 않음)을 포함한다. 판독/기록 회로(101)는 메모리 매트릭스(102)와 연결되며, 연결 라인들(103)에 의해, 예를 들어 비트 라인들(202) 및 워드 라인들(203)에 의해 복수의 메모리 셀 들(201)과 연결된다. 대안적인 실시예들에서는 메모리 매트릭스(102) 내의 메모리 셀들(201)의 다른 구성들이 제공된다는 것을, 예를 들어 메모리 셀들(201)이 삼각형 형태로 또는 여하한의 다른 적절한 구성으로 배치될 수 있다는 것을 유의하여야 한다.
본 발명의 예시적인 실시예에 따르면, 메모리 셀들(201)은 각각의 비트 라인(202)과 각각의 워드 라인(203) 사이에 배치된다. 다시 말해, 본 발명의 예시적인 실시예에 따르면, 원한다면 다른 아키텍처들이 사용될 수 있지만, 메모리 셀들(201)은 메모리 매트릭스(102) 내의 교차점 어레이 구조로 배치되거나 통합된다.
교차점 어레이 구조에서는 1 개의 트랜지스터 1 개의 저항기 구조(1T1R)가 제공될 수 있으며, 메모리 어레이(102) 내의 각각의 저항성 메모리 셀(201)에 대해 1 개의 선택 트랜지스터가 제공된다.
본 발명의 대안적인 실시예에서는 1 개의 다이오드 1 개의 저항기 구조(1D1R)가 도 3에 도시된 교차점 어레이 구조에 제공될 수 있다. 1D1R 구조는 이하에 상세히 설명되는 바와 같이 메모리 어레이(102) 내에 더 높은 메모리 셀 밀도를 가능하게 한다는 장점을 갖는다. 도 3에 도시된 바와 같이, 각각의 메모리 셀(201)은 1 이상의 다이오드(301)와 함께 하나의 비트 라인(202)과 하나의 워드 라인(203) 사이에 배치된다.
또한, 원하는 비트 라인(202)을 개별적으로 선택하기 위해 각각의 비트 라인(202)에 제 1 선택 트랜지스터(302)가 제공되고, 원하는 워드 라인(203)을 개별적으로 선택하기 위해 각각의 워드 라인(203)에 제 2 선택 트랜지스터(303)가 제공 된다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀(201)로서 정보 저장 소자(400)의 단면도를 예시한다.
상기 정보 저장 소자(400)는, 예를 들어 실리콘으로 만들어진 기판(401) 상에 형성된다. 이후에 더 상세히 설명되는 바와 같이, (예를 들어, 텅스텐(W) 또는 텅스텐 실리사이드(tungsten silicide: WSi)로 만들어진, 일반적으로는 티타늄 질화물(TiN) 또는 텅스텐 티타늄(WTi)과 같은 여하한의 적절한 금속으로 만들어진) 저부 콘택(402)이 상기 실리콘 기판(401) 위에 증착된다. 또한, 상기 저부 콘택(402)의 상부 표면 위에는 NGDC로 만들어진 혼합된 탄소 층(403)이 제공되며, 그 생성과정은 이하에 상세히 설명하기로 한다. 그 후, (예를 들어, 텅스텐(W) 또는 텅스텐 실리사이드로 만들어진, 일반적으로는 티타늄 질화물(TiN) 또는 텅스텐 티타늄(WTi)과 같은 여하한의 적절한 금속으로 만들어진) 최상부 콘택(404)이 상기 혼합된 탄소 층(403) 위에 증착된다. 상기 저부 콘택(402)은 각각의 워드 라인(203)에 연결될 수 있고, 상기 최상부 콘택(404)은 각각의 비트 라인(202)에 연결될 수 있다. 비트 라인(202) 및 워드 라인(203)은 설명되는 모든 예시적인 실시예들에서 구리(Cu) 또는 알루미늄(Al)으로 만들어질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 메모리 셀(201)로서 정보 저장 소자(500)의 교차점을 예시한다.
정보 저장 소자(500)는, 예를 들어 실리콘으로 만들어진 기판(501) 상에 형성된다. 이하에 더 상세히 설명되는 바와 같이, 상기 기판(501) 상에 워드 라 인(203)이 제공된다. 또한, 예를 들어 실리콘 이산화물 또는 실리콘 질화물 또는 여하한의 다른 적절한 유전 물질, 예를 들어 낮은-k 유전 물질로 만들어진 인터메탈 유전 층(intermetal dielectric layer: 502)이 기판(501) 및 구조화된(structured) 워드 라인들(203)의 상부 표면 위에 도포된다. 비아(via)(홀(hole))들은 각각의 워드 라인(203)의 전체 또는 일부분이 상기 비아에 의해 노출되도록 인터메탈 유전 층(502)을 통해 에칭된다. 그 후, 하나 또는 복수의 탄소 나노튜브들(503)(단-벽 또는 다-벽)이 노출된 워드 라인들(203)의 상부 표면 위의, 선택적으로는 탄소 나노튜브들(503)의 성장 이전에 상기 노출된 워드 라인들(203)의 상부 표면 상에 증착된 (예를 들어, 니켈 철(NiFe)로 만들어진) 시드 층(seed layer) 위의 비아들에서 성장된다. 본 발명의 예시적인 실시예에서, 탄소 나노튜브들(503)은 약 20 nm 내지 약 120 nm의 길이, 예를 들어 약 30 nm 내지 약 80 nm 사이의 길이, 예를 들어 약 40 nm의 길이를 갖는다.
탄소 나노튜브들(503)의 성장이 완료된 후, 비트 라인들(202)은 비아들 내에 증착되고, 탄소 나노튜브들(503)에 연결된다. 비트 라인들(202)의 최상부 상에는 실리콘 이산화물로 만들어진 패시베이션 층(passivation layer)이 증착된다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 셀(201)로서 정보 저장 소자(600)의 단면도를 예시한다.
정보 저장 소자(600)는 텅스텐 또는 상기 언급된 대안적인 물질들 중 어느 하나로 만들어진 저부 콘택(601), 및 교번하여 배치된 복수의 제 1 NGDC 층들(602) 및 제 2 NGDC 층들(603)을 포함하는 NGDC 층 구성물(604)을 갖는다. 복수의 제 1 NGDC 층들(602)의 각각의 제 1 NGDC 층(602)은 sp2 혼성화 탄소 및 sp3 혼성화 탄소의 제 1 비율을 갖는 제 1 단-범위 오더로서 형성되고, 약 104 Ω㎝의 전도도(ρ)를 갖는다. 복수의 제 2 NGDC 층들(603)의 각각의 제 2 NGDC 층(603)은 sp2 혼성화 탄소 및 sp3 혼성화 탄소의 제 2 비율을 갖는 제 2 단-범위 오더로서 형성되고, sp3 혼성화 탄소의 부분이 증가된다. 부연하면, 제 2 NGDC 층들(603)은 sp3 풍부한 탄소를 가지며, 분명하게는 다이아몬드-형 탄소(DLC)를 포함한다. NGDC 층 구성물(604)은 임의의 개수의 제 1 NGDC 층들(602), 및 각각의 제 1 NGDC 층들(602) 사이에 개재된 제 2 NGCD 층들(603)을 가질 수 있다. 본 발명의 예시적인 실시예에서, NGDC 층 구성물(604)은 약 20 nm 내지 약 120 nm의 전체 두께, 예를 들어 약 30 nm 내지 약 80 nm의 전체 두께, 예를 들어 약 40 nm의 전체 두께를 갖는다. 또한, 텅스텐 또는 상기 언급된 대안적인 물질들 중 어느 하나로 만들어진 최상부 콘택(605)이 NGDC 층 구성물(604)의 상부 표면 위에, 도 6에서 가장 높은 제 2 NGDC 층(603)의 상부 표면 위에 제공된다.
도 7a 내지 도 7f는 저부 전극이라고도 언급되는 구조화된 저부 콘택의 상이한 제조 시점에서의 정보 저장 소자의 단면도를 예시한다.
도 7a에 도시된 바와 같이, 상기 공정은 예비-세정된 실리콘 웨이퍼(701)에서 시작한다. 본 발명의 예시적인 실시예에 따르면, 실리콘 전극 구조를 제조하는 상기 공정은 몇몇 어플리케이션에서 요구되는 적절한 콘택 라인들을 제공하는 CMOS(complementary metal oxide semiconductor) 기술에 기초하여 수행된다. 실리콘 웨이퍼(701)의 상부 표면은 산화되며(도시되지 않음), 상기 실리콘 웨이퍼(701)의 산화된 표면 위에 실리콘 질화물 층(702)이 증착된다. 그 후, 상기 실리콘 질화물 층(702)의 상부 표면 위에 추가 실리콘 이산화물 층(703)이 증착된다.
그 후, 도 7b에 도시된 바와 같이, 금속화 평면 0 리소그래피(metallization plane 0 lithography)를 이용하여 홀(704)이 에칭되며, 상기 에칭은 이 경우 에칭 정지 층으로서 역할하는 실리콘 질화물 층(702)의 상부 표면 위에서 정지된다.
다음 단계에서, 노출된 영역들 위에, 즉 이전 단계에서 형성된 홀들의 저부 및 측벽들, 및 추가 실리콘 이산화물 층(703)의 상부 표면 위에 텅스텐이 증착된다. 그 후, 과충전된(overfilling) 텅스텐은 CMP(chemical mechanical polishing) 방법에 의해 제거됨에 따라, 형성되어야 할 저부 전극의 제 1 부분(705)을 형성한다(도 7c 참조).
도 7d에 도시된 바와 같이, 예를 들어 실리콘 이산화물 또는 실리콘 질화물로 만들어진 인터메탈 유전 층(706)이 추가 실리콘 이산화물 층(703)의 상부 표면, 및 형성되어야 할 저부 전극의 제 1 부분(705)의 노출된 상부 표면 위에 증착된다.
그 후, 도 7e에 도시된 바와 같이, 콘택 홀(707)이 소위 콘택 홀 1 (C1) 리소그래피 및 에칭에 의해 에칭된다. 본 발명의 이들 예시적인 실시예들에 따르면, 형성된 콘택 홀들(707)은 서브-리소그래피 콘택 홀들로서 형성된다.
정보 저장 소자의 저부 전극(들)을 형성하는 부분적인 공정을 완료하기 위하여, 콘택 홀들(707)은, 예를 들어 LPCVD(low pressure chemical vapor deposition) 공정을 이용하여 텅스텐으로 충전되거나 과충전되고, 과충전된 부분들은 화학적 기계적 폴리싱(CMP) 방법에 의해 제거된다(도 7f 참조).
정보 저장 소자의 저부 전극을 형성하는 여하한의 다른 적절한 일반적인 공정이 본 발명의 실시예들의 내용에서 사용될 수 있다는 것을 유의하여야 한다.
도 8은 본 발명의 또 다른 실시예에 따른 정보 저장 소자(800)의 단면도를 예시하며, 기판 물질 및 주변 물질(예를 들어 제공된 유전 물질)은 간명함을 위해 도시되어 있지 않다.
도 7a 내지 도 7f를 참조하여 설명된 바와 같은 공정을 이용하여 워드 라인을 포함하는 저부 전극을 형성한 후, 콘택 홀들을 충전하는 텅스텐(708)이 실리사이드됨에 따라, 워드 라인에 실리사이드된 텅스텐 저부 콘택(801)을 형성하며, 예를 들어 상술된 바와 같이 형성되어야 할 전극의 제 1 부분(705)에 의해 형성된다. 실리사이드된 텅스텐 저부 콘택(801)은 약 10 nm 내지 약 50 nm의 층 두께, 예를 들어, 약 20 nm 내지 약 30 nm의 층 두께를 갖는다. 본 발명의 대안적인 실시예에서는 텅스텐 실리사이드(WSi) 대신에 순수 텅스텐(W), 티타늄 질화물(TiN) 또는 텅스텐 티타늄(WTi)이 사용될 수도 있다. 일반적으로, 텅스텐 실리사이드(WSi) 대신에 여하한의 CMOS 필적가능한 적절한 물질이 사용될 수 있다.
그 후, CMOS 다이오드(802)는 실리사이드된 텅스텐 저부 콘택(801) 상에 형성되며, CMOS 다이오드(802)는 제 1 다이오드 층(803) 및 제 2 다이오드 층(804)을 갖는다.
CMOS 다이오드(802)의 제 1 다이오드 층(803)은 LPCVD를 이용하여 실리사이 드된 텅스텐 저부 콘택(801)의 상부 표면 상에 폴리실리콘을 증착함으로써 형성된다. 폴리실리콘의 증착 시, 실리사이드된 텅스텐 저부 콘택(801)의 텅스텐 실리사이드에 낮은 옴 저항(ohmic resistance)을 제공하기 위해 약 1020 cm-3보다 높은 농도(n+ 도핑)에서 시작하는 도핑 구배(doping gradient)가 설정되는 방식으로, 인 도핑 원자들을 사용하여 인-시튜 도핑(in-situ doping)이 제공된다. 상기 농도는 형성되어야 할 제 2 다이오드 층(804)에 쇼트키 다이오드(Schottky diode)를 제공하기 위해 약 1017 cm-3의 농도(n- 도핑)로 변화된다. 제 1 다이오드 층(803)은 약 30 nm 내지 약 70 nm의 두께, 예시의 방식으로 약 50 nm의 두께로 증착된다.
그 후, 제 2 다이오드 층(804)은 하기에 더 상세히 설명되는 바와 같이 혀성된다. 본 발명의 예시적인 실시예에 따르면, 백금 실리사이드(PtSi)로 만들어진 층이 제 2 다이오드 층(804)으로서 형성된다. 상기 백금 실리사이드 층은 복수의 공정 단계들에서 생성된다. 먼저, LPCVD를 이용하여 제 1 다이오드 층(803)의 상부 표면 위에, 즉 도핑된 폴리실리콘 층(803)의 n-측 위에 폴리실리콘이 증착된다. 그 후, dc 스퍼터링(sputtering)을 이용하여 폴리실리콘 층 위에 백금이 증착된다. 그 후, 형성된 두 층들은 약 600℃의 온도에서 RTA(rapid thermal annealing)을 이용하여 함께 처리된다. 여하한의 다른 적절한 공정은 백금 실리사이드, 또는 제 2 다이오드 층(804)에 대해 사용될 수 있는 또 다른 물질 또는 물질 화합물을 증착하는데 사용될 수 있다. 제 2 다이오드 층(804)은 약 20 nm 내지 약 50 nm의 두께, 예시의 방식으로 약 30 nm의 두께로 증착된다.
각각의 메모리 셀 스택 내에 CMOS 다이오드(802)를 완성한 후, 본 발명의 예시적인 실시예에 따라 약 20 nm 내지 약 120 nm의 두께, 예를 들어 약 30 nm 내지 약 80 nm의 두께, 예시의 방식으로 약 40 nm의 두께를 갖는 혼합된 탄소 층 구성물(805)이 형성된다. 혼합된 탄소 층 구성물(805)은 NGDC 층들 및 그라파이트-형 층들의 교번 스택을 가지며, 그라파이트-형 저부 콘택 층에서 시작한다. 다시 말해, CMOS 다이오드(802)의 제 2 다이오드 층(804)의 상부 표면 위에 형성된 혼합된 탄소 층 구성물(805)의 제 1 층은 그라파이트-형 층이다.
혼합된 탄소 층 구성물(805), 즉 NGDC/그라파이트-교번 층 구성물은 하기에 더 상세히 설명되는 바와 같이 생성된다. NGDC/그라파이트-교번 층 구성물은 유도적으로 커플링된(inductively coupled) 고-밀도 플라즈마에서 약 20 ㎒ 내지 약 40 ㎒의 자극 주파수, 예를 들어 약 25 ㎒ 내지 약 30 ㎒의 자극 주파수, 예를 들어 약 26, 27 ㎒의 자극 주파수로 수행된 PECVD(plasma enhanced chemical vapor depositon)/ALD(atomic layer deposition) 증착을 이용하여 생성된다. 이 경우, 이미 제조된 층 스택을 포함하는 기판은 RF 바이어스 전압을 인가할 수 있는 특정 기판 홀더 상에 배치된다. 상기 기판은 가열될 수 있다. 바람직하다면, 적절한 에너지를 갖는 추가 이온들이 RF 바이어스 전압에 의해 기판 상으로 주입될 수 있다. 본 발명의 예시적인 실시예에서, CxHy(x 및 y는 임의의 자연수), 예를 들어 C2H2, CH4가 반응성 가스로서 사용될 수 있다. 선택적으로, 반응성 가스는 네온(Ne), 수소(H2) 또는 아르곤(Ar)을 사용하여 희석될 수 있다.
한편으로는 반응기 지오메트리(reactor geometry), 즉 반응기 내의 질량 전달 전극(mass carrying electrode) 및 rf 전달 전극의 비율에 의해, 다른 한편으로는 외부적으로 인가된 용량적 커플-인 rf 필드(capacitively coupled-in rf field)에 의해 인가되거나 조정된 자기-바이어스(self-bias)에 의해 기판 바이어스 전압의 레벨이 결정된다. 특히, 외부적으로 인가된 용량적 커플-인 rf 필드는 층 특성, 및, 예를 들어 sp3 결합들 또는 sp2 결합들과 같은 발생 결합들, 그 관련된 수량 및 그 혼합물을 결정한다. 본 발명의 예시적인 실시예에서는 약 100 V 및 약 350 V 범위의 음의 전압이 약 10 mTorr 및 약 500 mTorr 범위의 가스 압력과 함께 인가된다.
더 높은 자기-바이어스 전압들 및 (약 250℃보다 높은) 더 높은 기판 온도들은 바람직한 그라파이트 성분들의 바람직한 형성을 유도하지만, 피하는 것이 좋다. 본 발명의 예시적인 실시예에서, 순수 다이아몬드-형 탄소의 전기적 특성 및 순수 그라파이트의 전기적 특성은 ρ
106 Ω㎝와 103 Ω㎝ 범위의 전기 전도도(또는 대응하는 전기 저항)를 추구하지 않는다.
NGDC/그라파이트-교번 층 구성물(805)의 그라파이트의 낮은 저항값들을 달성하기 위하여, 자기-바이어스 전압이 감소되고, 가스 압력이 증가되며, 온도는 약 250℃로 설정되고, 본 발명의 대안적인 실시예들에서 다른 공정 파라미터들이 사용될 수 있다.
NGDC/그라파이트-교번 층 구성물(805)을 완성한 후, 즉 상술된 PECVD/ALD-공 정을 완료한 후, 우세한(predominant) sp2 혼성화, 즉 우세한 sp2 (그라파이트) 단-범위 오더, 즉 그라파이트-형 층(806)이 완성된 NGDC/그라파이트-교번 층 구성물(805)의 상부 표면에 존재함에 따라, 메모리 셀의 최상부 콘택을 형성하게 된다. 메모리 셀의 최상부 콘택(806)에 대한 대안적인 물질로서, 백금(Pt) 또는 팔라듐(Pd)이 사용될 수 있거나, 저부 콘택(801)에 사용될 수 있는 물질들은, 예를 들어 실리사이드된 텅스텐(WSi), 순수 텅스텐(W), 티타늄 질화물(TiN) 또는 텅스텐 티타늄(WTi)이 사용될 수 있다. 일반적으로 여하한의 CMOS 필적가능한 적절한 물질이 메모리 셀의 최상부 콘택(806)에 사용될 수 있다. 메모리 셀의 최상부 콘택(806)은 약 30 nm 내지 약 100 nm의 두께, 예를 들어 약 30 nm의 두께를 갖는다.
다음 단계에서는, 예를 들어 탄탈륨 질화물(TaN)로 만들어진 하드 마스크(도시되지 않음)가 반응성 dc 스퍼터링에 의해 최상부 콘택(806)의 상부 표면 위에 증착됨에 따라, CMOS 다이오드를 포함하는 메모리 셀을 형성하는 층 스택을 완성한다.
CMOS 다이오드(802)는 메모리 셀 구조체에서 선택적인 구성요소임을 유의하여야 한다. 본 발명의 대안적인 실시예에서는 원하는 메모리 셀을 개별적으로 선택하기 위해 하나 또는 복수의 선택 트랜지스터들이 제공될 수 있다.
본 발명의 예시적인 실시예에서는 가열에 의해(예를 들어, 줄 가열에 의해) 변화될 수 있는 (비정질) 단-범위 오더에서의 결합 비율을 사용하여 각각의 메모리 셀에 원하는 정보가 저장된다. 단-범위 오더에서의 결합 비율의 변화, 예를 들어 sp2 혼성화 클러스터 및 sp3 혼성화 클러스의 비율의 변화, 또는 sp2 혼성화 클러스터 및 sp2/sp3 혼성화 혼합 클러스터의 변화는 상기 구조체의 전기 전도도의 비-휘발적이지만 가역적인 변화를 유도한다.
예를 들어, NGDC는 저항-온도-특성의 경사도로 인해 또한 써미스터 효과(
)로 인해 NGDC에 충분하고 적절한 전기 전압이 인가되는 때에 I-U 특성들에서의 쌍안정 스위칭 및 음의 차동 저항을 갖는 영역을 생성할 수 있다. "온" 상태에서, sp2-풍부한 결합 구조는 단-범위 오더에서 지배적이다. "오프" 상태에서, sp2 결합들의 양은 sp3 결합들 또는 sp2/sp3 혼합된 클러스터 본딩들과 관련하여 감소된다. 상술된 바와 같이, 단극 스위칭이 사용될 수 있으며, 짧고 높은 전류 펄스는 "오프" 상태로 스위칭하는데 사용되고, 더 길고 더 낮은 전류 펄스는 "온" 상태로 스위칭하는데 사용된다. 대안적으로, 양극(bi-polar) 스위칭이 사용될 수 있다.
NGDC 층/그라파이트 교번 층 구성물, 일반적으로 말하면 sp2 혼성화 클러스터 및 sp3 혼성화 클러스터의 비율의 가역적인 비-휘발성 변화, 또는 sp2 혼성화 클러스터 및 사용되는 탄소 저장 물질의 sp2/sp3 혼성화 혼합 클러스터의 비율의 변화를 제공하는 구성물은, 예를 들어 본 발명의 예시적인 실시예에 따른 물질계에서 NGDC을 이용하여, 전기 저항(또는 전기 전도도) 및 광범위한 범위에서의 온도 의존성을 변화시킬 수 있다는 장점을 갖는다.
본 명세서에서는 화학적 조성을 변화 또는 변동시키지 않고 원자 치수로 sp2 결합들 및 sp3 결합들의 비율을 설정함으로써, 전기 저항(또는 전기 전도도)의 변화가 무질서한 비-흑연성 네트워크(disordered non-graphitic network)에서 달성될 수 있다는 것을 유의하여야 한다.
본 발명의 예시적인 실시예에서, 단-범위 오더들의 변화들은 메모리 셀들을 프로그램하는데 요구되는 에너지를 유지하기 위해, 즉 메모리 셀들을 프로그램하는데 요구되는 스위치-온 전류들 및 스위치-오프 전류들을 가능한 한 작게 유지하기 위해, 예를 들어 NGDC/그라파이트 교번 층 구성물 내에서 가능한 한 작은 부피에서 발생한다.
본 발명의 예시적인 실시예에서, NGDC/그라파이트 교번 층 구성물은 그라파이트 또는 풀러린(fullerene) 층 전극들에 의해 샌드위치 지오메트리로 에워싸인다. 이는 산소 또는 칼코게나이드 물질(chalcogenide material)의 흡수와 같은 인접한 물질, 예를 들어 금속 또는 유전체와 상호작용할 수 없는 안정한 정보 저장 층 시스템을 유도한다.
본 발명의 예시적인 실시예들의 또 다른 장점은 메모리 소자의 가능한 프로그래밍 싸이클들의 개수를 제한하는 다소 파괴적인 화학적 변환이 발생한 전도 상태에 있는 필라멘트 스폿(filament spot)들이 생기지 않는다는 점에서 찾을 수 있 다.
본 발명의 예시적인 실시예에서는 (예를 들어, 금속 칼코게나이드 저장 층 대신에) 그 화학적 조성 또는 결정 구조를 실질적으로 변화시키지 않고, NGDC/그라파이트 교번 층 구성물(또는 예를 들어, 나노튜브 구성물) 내의 작은 필라멘트에서 비정질 원자 단-범위 오더의 변화에 의해서만 전기 전도도(또는 전기 저항)의 전이(또는 변화)가 유도되는 NGDC/그라파이트 교번 층 구성물(또는 나노튜브 구성물)이 제공된다. 전기 전도도 및 이에 따른 최적의 오프-저항(Roff) 및 활성화 에너지(
)는 그 화학적 조성을 실질적으로 변화시킬 필요 없이 대부분의 다른 물질계에서 달성될 수 없는 비정질의 또는 무질서한 탄소 층들에서 넓은 마진(wide margin)으로 최적화될 수 있다.
본 발명의 예시적인 실시예에서, NGDC/그라파이트 교번 층 구성물은 낮은 스위치-온 및 스위치-오프 에너지들을 유도하고, 원칙적으로 동일한 화학 조성이 NGDC/그라파이트 교번 층 구성물에 제공된 두 층들에 존재한다는 사실에 기인하여 실제 필라멘트 부피를 감소시킨다.
따라서, 낮은-옴 콘택 물질(그라파이트-형)이, 특히 더 높은 삭제 전류 펄스 동안에 필라멘트 국부화(filament localization)들에서 제한된 양으로 NGDC 물질 내에서 확산되어야 하는 경우, 원칙적으로는 NGDC 층의 채널(즉, 필라멘트들)의 화학적 조성이 변화되지 않는다.
도 9a는 제 1 특성화 곡선(901)에서 다이아몬드-형 탄소의 전기 저항률 (ρ)(단위: Ω㎝)의 온도 의존성을 예시하는 제 1 다이어그램(900)을 도시한다.
또한, 도 9b는 1 특성화 곡선(901)에서 다이아몬드-형 탄소의 전기 저항률(ρ)(단위: Ω㎝)의 온도 의존성, 및 제 2 특성화 곡선(911)의 NGDC의 전기 저항률(ρ)(단위: Ω㎝)의 온도 의존성을 도시한다. 도 9b로부터 알 수 있는 바와 같이, NGDC 물질의 전기 저항률은 다이아몬드-형 탄소의 전기 저항률에 비해 상이한 방식으로 변화될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 정보 저장 소자(1000)의 단면도를 예시한다.
정보 저장 소자(1000)는 실리콘 기판(1001)(본 발명의 대안적인 실시예에서는 실리콘 이산화물 기판), 및 예를 들어, 비트 라인에 연결되거나 비트 라인에 의해 형성된 각각의 제 1 전극(1002)을 갖는다. 제 1 전극(1002)은 다마신 기술(damascene technique)을 이용하여 기판(1001) 상에 증착된 인터메탈 유전체(1003) 내에 형성된다. (예를 들어, 실리콘 이산화물 또는 실리콘 질화물로 만들어진) 추가 인터메탈 유전체(1003)가 상기 제 1 전극(1002) 위에 제공된다. 예를 들어, 워드 라인에 연결되거나 워드 라인에 의해 형성된 각각의 제 2 전극(1004)은 추가 인터메탈 유전체(1003) 내에서 상기 제 1 전극(1002) 위에 또한 상기 제 1 전극(100)에 횡방향으로(laterally) 인접하여 형성된다. 그 후, 추가 인터메탈 유전체(1003) 내에 홀이 (예를 들어, 등방성으로) 에칭됨에 따라, 제 1 전극(1002)의 상부 표면의 전체 또는 일부분, 및 제 2 전극(1004)의 저부 표면의 전체 또는 일부분을 노출시킨다. 마지막으로, 하나 또는 복수의 탄소 나노튜브들(단-벽 탄소 나노 튜브(들) 또는 다-벽 탄소 나노튜브(들))은 하나 또는 복수의 탄소 나노튜브들이 제 1 전극(1002)의 상부 표면과 접촉하고 제 2 전극(1004)의 하부 표면과 접촉하도록 성장된다. 나노튜브들(1005)은 비-휘발적인 방식으로 각각의 가열 또는 냉각에 의해 그 단-범위 오더를 변화시킴으로써 2 개의 전도성 상태들 사이에서 스위칭될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 정보 저장 소자(1100)의 단면도를 예시한다.
정보 저장 소자(1100)는 실리콘 기판(1101)(본 발명의 대안적인 실시예에서는 실리콘 이산화물 기판) 및 (예를 들어, 실리콘 질화물 또는 실리콘 이산화물로 만들어진) 절연 층(1102)을 갖는다. 정보 저장 소자(1100)를 형성하기 위하여, 각각의 홀이 절연 층(1102) 안으로 에칭되며, 기판(1101)의 상부 표면 상에서 정지한다. 다음 단계에서는 홀, 즉 트렌치의 측벽들 및 저부 상에 또한 절연 층(1102)의 상부 표면 상에 금속 층이 정각으로(conformally) 증착된다. 다음 단계에서, (예를 들어, 반응성 이온 에칭(RIE)을 이용하여) 비등방성 스페이서 에칭(anisotropic spacer etching)이 수행됨에 따라, 상기 트렌치의 저부의 일부분을 노출시켜, 제 1 전극(1103)(예를 들어, 비트 라인) 및 제 2 전극(1104)(예를 들어, 워드 라인)을 형성한다. 다음, NGDC/그라파이트 교번 층 구성물(1105)(또는, 하나 또는 복수의 탄소 나노튜브들(단-벽 탄소 나노튜브(들) 또는 다-벽 탄소 나노튜브(들))을 포함하는 나노튜브 구성물)이 상술된 바와 같은 PECVD/ALD 방법을 이용하여 트렌치의 저부 상에 증착된다. 상기 NGDC/그라파이트 교번 층 구성물(1105)(또는 나노튜브 구성물)은 비-휘발적인 방식으로 각각의 가열 또는 냉각에 의해 그 단-범위 오더를 변화시킴으로써 2 개의 전도도 상태들 사이에서 스위칭될 수 있다. 분명하게는, 이 구조는 수평 구조이다.
도 12는 본 발명의 또 다른 실시예에 따른 정보 저장 소자(1200)의 단면도를 예시한다.
정보 저장 소자(1200)는 도 11에 도시된 정보 저장 소자(1100)와 유사하며, NGDC/그라파이트 교번 층 구성물(1201)이 전체 트랜치를 채운다는 점이 상이하다.
또한, 상술된 구조들은 수직 구성들 및 평면 구성들이 본 발명의 각각의 예시적인 실시예들에 제공되도록 90°로 전환될 수 있다.
이전의 설명은 예시 및 설명을 위해 제시되었다. 이는 폄하되거나 본 발명을 개시되어 있는 정확한 형태로 제한하려는 것이 아니며, 개시된 내용 안에서 다양한 변형들 및 수정들이 가능함은 분명하다. 설명된 실시예들은 본 발명의 원리들 및 그 실제 적용예를 가장 쉽게 설명하기 위해 선택되었으며, 따라서 당업자라면 숙고된 특정 사용에 적합한 경우 다양한 실시예와 다양한 변형예를 가지고 본 발명을 가장 잘 활용할 수 있다. 본 발명의 범위는 본 명세서에 첨부된 청구항들에 의해서만 정의되도록 의도된다.
본 발명 및 그 장점들의 더 완벽한 위해를 위해, 첨부한 도면들과 연계된 다음의 설명을 참조한다.
도 1은 본 발명의 일 실시예에 따른 정보 저장 디바이스를 예시하는 도면;
도 2는 본 발명의 일 실시예에 따른 도 1의 정보 저장 디바이스의 메모리 매트릭스를 예시하는 도면;
도 3은 본 발명의 일 실시예에 따른 1-다이오드-1-저항성 메모리 소자의 회로도;
도 4는 본 발명의 일 실시예에 따른 정보 저장 요소의 단면도;
도 5는 본 발명의 또 다른 실시예에 따른 정보 저장 소자의 단면도;
도 6은 본 발명의 또 다른 실시예에 따른 정보 저장 소자의 단면도;
도 7a 내지 도 7f는 그 저부 콘택의 상이한 제조 시점에서의 정보 저장 소자의 단면도;
도 8은 본 발명의 또 다른 실시예에 따른 정보 저장 소자의 단면도;
도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 다이아몬드-형 탄소 물질(도 9a) 및 NGDC 물질의 상징적 저항-온도 특성들을 예시하는 도면;
도 10은 본 발명의 또 다른 실시예에 따른 저장 정보 소자의 단면도;
도 11은 본 발명의 또 다른 실시예에 따른 정보 저장 소자의 단면도; 및
도 12는 본 발명의 또 다른 실시예에 따른 정보 저장 소자의 단면도이다.
Claims (43)
- 정보 저장 소자에 있어서,육각으로(hexagonally) 결합된 탄소 및 사면체로(tetrahedrally) 결합된 탄소를 포함하는 탄소 저장 물질을 포함하고, 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율에 의해 저장되는 것을 특징으로 하는 정보 저장 소자.
- 제 1 항에 있어서,상기 비율은 가역적으로 변화가능한 것을 특징으로 하는 정보 저장 소자.
- 제 1 항에 있어서,상기 탄소 저장 물질은 실질적으로 질소가 없는 것을 특징으로 하는 정보 저장 소자.
- 제 1 항에 있어서,상기 탄소 저장 물질은 탄소 층 또는 1 이상의 탄소 나노튜브(carbon nanotube)를 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 4 항에 있어서,상기 탄소 저장 물질은 탄소 나노튜브를 포함하고,상기 탄소 나노튜브는 약 1 nm 내지 수백 nm의 길이를 갖는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,sp2 혼성화 탄소(hybridized carbon) 및 sp3 혼성화 탄소를 포함하는 탄소를 포함하고, 정보는 sp2 혼성화 탄소 및 sp3 혼성화 탄소의 변화가능한 비율에 의해 저장되는 것을 특징으로 하는 정보 저장 소자.
- 제 6 항에 있어서,상기 비율은 가역적으로 변화가능한 것을 특징으로 하는 정보 저장 소자.
- 제 6 항에 있어서,상기 탄소 저장 물질은 실질적으로 질소가 없는 것을 특징으로 하는 정보 저장 소자.
- 제 6 항에 있어서,상기 탄소 저장 물질은 탄소 층 또는 1 이상의 탄소 나노튜브를 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 9 항에 있어서,상기 탄소 저장 물질은 탄소 나노튜브를 포함하고,상기 탄소 나노튜브는 약 1 nm 내지 수백 nm의 길이를 갖는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,변화가능한 단-범위 오더(short-range order)를 갖는 탄소 저장 물질을 포함하고, 정보는 제 1 단-범위 오더 또는 제 2 단-범위 오더로 형성되며, 상기 제 2 단-범위 오더는 상기 제 1 단-범위 오더와 상이한 전기적 특성들을 갖는 것을 특징으로 하는 정보 저장 소자.
- 제 11 항에 있어서,상기 단-범위 오더들은 가역적으로 변화가능한 것을 특징으로 하는 정보 저장 소자.
- 제 11 항에 있어서,상기 제 1 단-범위 오더 및 상기 제 2 단-범위 오더는 실질적으로 동일한 화학적 조성을 갖는 것을 특징으로 하는 정보 저장 소자.
- 제 11 항에 있어서,상기 전기적 특성들은 상기 탄소 저장 물질의 전기 저항을 포함하는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,제 1 정보 저장 상태에서 sp2-풍부한 탄소 결합 구조를 갖고, 제 2 정보 저장 상태에서 증가된 sp3 탄소 결합 구조를 갖는 탄소 층 구성물(carbon layer arrangement)을 포함하는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,다이아몬드-형 단-범위 오더를 갖는 1 이상의 제 1 탄소 층 및 그라파이트-형(graphite-like) 단-범위 오더를 갖는 1 이상의 제 2 층을 포함하는 탄소 층 구성물을 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,다이아몬드-형 단-범위 오더를 갖는 1 이상의 추가 제 1 탄소 층을 더 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,그라파이트-형 단-범위 오더를 갖는 1 이상의 추가 제 2 탄소 층을 더 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,복수의 교번하는(alternating) 제 1 탄소 층들 및 제 2 탄소 층들을 더 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,상기 탄소 층 구성물은 약 20 nm 내지 약 120 nm 범위의 전체 두께를 갖는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,상기 탄소 층 구성물은 약 30 nm 내지 약 80 nm 범위의 전체 두께를 갖는 것을 특징으로 하는 정보 저장 소자.
- 제 16 항에 있어서,상기 탄소 층 구성물은 상기 탄소 층 구성물의 일 단부 부분 상에 제 1 그라파이트-형 층을 더 포함하는 것을 특징으로 하는 정보 저장 소자.
- 제 22 항에 있어서,상기 탄소 층 구성물은 상기 탄소 층 구성물의 제 2 단부 부분 상에 제 2 그라파이트-형 층을 더 포함하고, 상기 제 2 단부 부분은 상기 일 단부 부분과 대향하는(opposing) 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,sp2 혼성화 탄소 클러스터들 및 sp3 혼성화 탄소 클러스터들을 포함하는 탄소를 포함하고, 정보는 sp2 혼성화 탄소 클러스터들 및 sp3 혼성화 탄소 클러스터들의 변화가능한 비율에 의해 저장되는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,sp2 결합 탄소 클러스터들 및 sp2/sp3 결합 탄소 혼합 클러스터들을 포함하는 탄소를 포함하고, 정보는 sp2 결합 탄소 클러스터들 및 sp2/sp3 결합 탄소 혼합 클러스터들의 변화가능한 비율로 저장되는 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 소자에 있어서,육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함하고, 상기 탄소는:제 1 저장 상태에서 제 1 양(amount)의 육각으로 결합된 탄소 및 제 1 양의 사면체로 결합된 탄소를 갖고, 제 1 전기적 특성들을 가지며,제 2 저장 상태에서 제 2 양의 육각으로 결합된 탄소 클러스터들 및 제 2 양의 사면체로 결합된 탄소들을 갖고, 제 2 전기적 특성들을 가지며,상기 제 2 전기적 특성은 상기 제 1 전기적 특성과 상이한 것을 특징으로 하는 정보 저장 소자.
- 정보 저장 어레이에 있어서,복수의 정보 저장 셀들을 포함하고, 각각의 정보 저장 셀은:육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함하는 정보 저장 소자를 포함하며, 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율로 형성되고, 상기 정보 저장 어레이 내의 상기 정보 저장 소자를 개별적으로 선택하는 선택 유닛을 포함하는 것을 특징으로 하는 정보 저장 어레이.
- 제 27 항에 있어서,1 이상의 제 1 제어 라인: 및1 이상의 제 2 제어 라인을 더 포함하고,각각의 정보 저장 셀은 각각의 제 1 제어 라인과 각각의 제 2 제어 라인 사이에 배치되는 것을 특징으로 하는 정보 저장 어레이.
- 제 28 항에 있어서,상기 선택 유닛은 1 이상의 선택 다이오드를 포함하고, 상기 선택 다이오드는 각각의 제 1 제어 라인과 각각의 제 2 제어 라인 사이에 배치되는 것을 특징으로 하는 정보 저장 어레이.
- 제 27 항에 있어서,상기 선택 유닛은 1 이상의 선택 다이오드 또는 1 이상의 선택 트랜지스터를 포함하는 것을 특징으로 하는 정보 저장 어레이.
- 정보 저장 소자를 제조하는 방법에 있어서,제 1 전극을 제공하는 단계;제 2 전극을 제공하는 단계; 및상기 제 1 전극과 상기 제 2 전극 사이에 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 제공하는 단계를 포함하고, 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 비율은 변화가능한 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 31 항에 있어서,상기 탄소 저장 물질을 제공하는 단계는 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 32 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 화학적 기상 증착 공정(chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 33 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 플라즈마-향상 화학적 기상 증착 공정(plasma-enhanced chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 33 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 원자 층 증착 화학적 기상 증착 공정(atomic layer deposition chemical vapor deposition process)을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 33 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 CxHy 반응 가스를 사용하는 화학적 기상 증착 공정을 사용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 정보 저장 소자를 제조하는 방법에 있어서,육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 제공하는 단계를 포함하고, 정보는 육각으로 결합된 탄소 및 사면체로 결합된 탄소의 변화가능한 비율에 의해 저장되는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 37 항에 있어서,상기 탄소 저장 물질을 제공하는 단계는 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 38 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 화학적 기상 증착 공정을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 39 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 플라즈마-향상 화학적 기상 증착 공정을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 39 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 원자 층 증착 화학적 기상 증착 공정을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 제 39 항에 있어서,상기 탄소 저장 물질을 증착하는 단계는 CxHy 반응 가스를 사용하는 화학적 기상 증착 공정을 이용하여 상기 탄소 저장 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 제조하는 방법.
- 정보 저장 소자를 동작시키는 방법에 있어서,상기 정보 저장 소자는 육각으로 결합된 탄소 및 사면체로 결합된 탄소를 포함하는 탄소 저장 물질을 포함하고, 상기 방법은:육각으로 결합된 탄소 및 사면체로 결합된 탄소의 비율을 변화시킴에 따라, 상기 정보 저장 소자의 정보 저장 상태를 변화시키는 단계를 포함하는 것을 특징으로 하는 정보 저장 소자를 동작시키는 방법.
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