KR20080016081A - 에뮬레이션 시스템 - Google Patents

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Abstract

여기에 개시된 에뮬레이션 시스템은 컨트롤러와; 사용자회로를 포함하며 상기 사용자회로를 에뮬레이션하는 에뮬레이션 계산부; 상기 컨트롤러의 제어에 따라 상기 에뮬레이션 계산부로부터 상기 사용자회로를 에뮬레이션하여 생성한 에뮬레이션 데이터를 저장하는 에뮬레이션 저장소와; 상기 컨트롤러의 제어에 따라 복수의 컴퓨터들로 분산되도록 상기 에뮬레이션 데이터를 전송하는 인터페이스 장치를 포함한다.

Description

에뮬레이션 시스템{EMULATION SYSTEM}
도 1은 본 발명에 따른 에뮬레이션 시스템을 보여주는 블럭도이다.
도 2는 도 1에 도시된 인터페이스 장치(50)를 보여주는 블럭도이다.
도 3은 도 1에 도시된 DUT를 도시한 블럭도이다.
도 4와 도 5는 도 3에 도시된 넷 트레이서의 구성과 심벌을 보여주는 도면이다.
도 6은 도 1에 도시된 에뮬레이션 데이터의 형식을 나타내는 도면이다.
도 7은 도 1에 도시된 DUT를 세그멘트로 구분하여 나타낸 도면이다.
도 8은 도 1에 도시된 에뮬레이션 시스템의 동작 순서를 나타내는 순서도이다.
도 9는 본 발명에 따른 다른 실시예를 도시한 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : DUT 20 : 에물레이션 계산부
30 : 컨트롤러 40 : 에뮬레이션 저장소
50 : 인터페이스 장치 100 : 에뮬레이션 시스템
본 발명은 에뮬레이션 시스템(Emulation System)에 관한 것으로, 구체적으로는 에뮬레이션 데이터를 분산처리하는 에뮬레이션 시스템에 관한 것이다.
디지탈 회로의 구현을 위해서는 검증(Verification)이 필수적이다. 검증은 설계회로(Design circuit)가 정상(normal)인지 여부를 확인하는 것을 의미한다. 만약 설계회로가 정상이 아니라면 디버깅(Debugging)을 수행(performance)한다. 디버깅이란 설계회로를 정상인 상태로 수정하는 작업을 의미한다. 일반적으로 검증 방법은 소프트웨어인 시뮬레이션(Simulation)을 이용하는 방법과 하드웨어인 에뮬레이터(Emulator)를 이용하는 방법을 포함한다.
시뮬레이션을 이용하는 방법은 설계회로의 검증비용이 저렴하고, 검증방법이 간단한 장점이 있는 반면, 검증시간이 많이 소요된다는 단점이 있다. 에뮬레이터를 이용하는 방법은 검증방법이 복잡하고 검증비용이 많이 소모되지만, 검증시간이 짧다는 장점이 있다.
상업적으로 이용하는 에뮬레이션의 방법으로는 대표적으로 FPGA(Field Programmable Gate Array)를 이용하는 방법이 있다. FPGA에서는 설계회로의 검증을 위해 설계회로 내의 중요한 플립플럽(Flip-Flop)의 상태값(state value) 또는 중요한 넷(net)의 상태값을 추출할 수 있는 추가적인 회로를 필요로 한다. FPGA에 의한 설계회로 검증 방법은 추가적인 회로를 통해 추출된 상태값을 내부 메모리에 모두 저장해 두었다가 에뮬레이션이 종료되면 JTAG(Joint Test Action Group)을 이용하여 메모리에 저장된 데이터를 외부로 독출한다.
종래의 에뮬레이션 시스템에서는 에뮬레이션 수행 결과물인 많은 데이터를 컴퓨터로 전송하기 위해서는 한 개로 구성된 고속의 컴퓨터 인터페이스만을 통해 데이터를 전송하고 있다. 사용자회로(DUT:Device Under Test)(이하 "DUT"라 한다.)의 게이트 사이즈(Gate Size)가 증가할수록 디버깅에 필요한 데이터는 증가한다. 따라서, 종래의 에뮬레이션 시스템은 데이터의 양이 증가할수록 데이터 전송시간이 늘어나게 되고, 에뮬레이션 속도를 저하시키는 문제점이 있다.
따라서 본 발명의 목적은 데이터의 전송시간을 줄일 수 있는 에뮬레이션 시스템을 제공하는 데 있다.
본 발명의 또 다른 목적은 에뮬레이션의 속도를 향상시킬 수 있는 에뮬레이션 시스템을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 에뮬레이션 시스템은 컨트롤러와; 사용자회로를 포함하며 상기 사용자회로를 에뮬레이션하는 에뮬레이션 계산부; 상기 컨트롤러의 제어에 따라 상기 에뮬레이션 계산부로부터 상기 사용자회로를 에뮬레이션하여 생성한 에뮬레이션 데이터를 저장하는 에뮬레이션 저장소와; 상기 컨트롤러의 제어에 따라 복수의 컴퓨터들로 분산되도록 상기 에뮬레이션 데이터를 전송하는 인터페이스 장치를 포함한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 에뮬레이션 시스템을 보여주는 블럭도이다. 도 1에 따르면, 에뮬레이션 시스템(100)은 DUT(10)를 포함하는 에뮬레이션 계산부(20), 컨트롤러(30), 에뮬레이션 저장소(40)와 인터페이스 장치(50)로 구성된다. 복수의 컴퓨터(300)은 에뮬레이션 수행결과 데이터를 분산하여 저장할 컴퓨터들이다. 또한 복수의 컴퓨터(300)는 DUT(10)에 해당하는 정보를 HDL(Hardware Description Language)형태로 포함한다. 따라서, 컴퓨터(300)는 에뮬레이션의 수행결과 데이터를 입력받아 디버깅(Debugging) 또는 시뮬레이션(Simulation)을 수행한다.
에뮬레이션 계산부(20)는 컨트롤러(30)의 제어에 따라 DUT(10)를 에뮬레이션하고 그 결과를 에뮬레이션 저장소(40)에 저장한다. 컨트롤러(30)는 에뮬레이션 결과를 에뮬레이션 저장소(40)에서 인터페이스 장치(50)로 전송한다. 컨트롤러(30)는 인터페이스 장치(50)에 저장된 에뮬레이션 데이터를 컴퓨터(300)에 전송한다.
도 2는 도 1에 도시된 인터페이스 장치(50)를 보여주는 블럭도이다. 도 2를 참조하면, 에뮬레이션 저장소(40)에 저장된 에뮬레이션 결과 데이터는 일시적으로 데이터 저장부(42)에 저장되고 통신부(41)를 통하여 컴퓨터(300)에 전송된다.
도 3은 도 1에 도시된 DUT를 도시한 블럭도이다. DUT는 복수의 조합회로와 복수의 플립플럽으로 구성된다. 도 3을 참조하면, DUT는 3개의 공간으로 분할되며, 분할된 공간들은 제 1 세그멘트(Seg_1), 제 2 세그멘트(Seg_2) 그리고 제 3 세그멘트(Seg_3)라 칭한다. 여기서 제 1 세그멘트(Seg_1)의 경우는 외부의 연결이 없는 경우이며, 이를 하드 세그멘트(Hard Segment)라고 정의한다. 반면, 제 2 세그멘트(Seg_2), 제 3 세그멘트(Seg_3)의 경우는 세그멘트의 경계를 넘는 신호 선(Signal)이 존재하므로 이 경우를 소프트 세그멘트(Soft Segment)라고 정의한다. 공간적 분할을 위해서 DUT는 하드 세그멘트단위로 이루어져야 한다. 따라서, 신호선에는 넷 트레이서(NT:Net Tracer)(5)를 삽입하여 소프트 세그멘트를 하드 세그멘트로 만든다.
DUT는 소프트 세그멘트에 가상 입출력을 갖는 플립플럽(이하, 가상의 플립플럽(PFF)이라 칭함)을 추가하여 하드 세그멘트만으로 구성한다. 가상의 플립플럽은 먹스드 플립플럽(Muxed Flip-Flop)을 사용한다. 가상의 플립플럽은 정상동작과 디버깅동작을 구분하는 경로를 먹스를 이용하여 형성한다. 가상의 플립플럽은 디버깅동작시에는 가상의 플립플럽의 체인을 형성하여 정상동작시에 입력된 값을 추출하는 역할을 수행한다.
도 4와 도 5는 도 3에 도시된 넷 트레이서의 구성과 심벌을 보여주는 도면이다. 도 4를 참조하면, 넷 트레이서는 DUT의 넷(즉, 플립플럽이 아닌 데이터 경로)의 상태값을 추출하는데 사용된다. 즉, 넷 트레이서는 설계회로의 넷의 상태값을 추출하거나 넷에 상태값을 수정하여 입력하거나 넷의 과거의 상태값을 입력하는데 사용된다.
예를 들면, JTAG(Joint Test Action Group)에서 TDi와 TDo를 연결하는 체인을 형성하여 디버깅 정보를 추출하는 방법과 같이 DUT내의 특정한 넷의 상태값을 추출하기 위해서 에뮬레이션 계산부(20)는 Ten 신호를 인에이블하고, 플립플럽의 상태값을 TDo를 통해서 추출한다.
DUT내의 넷의 상태값을 수정하여 입력하거나 DUT내의 넷의 과거 상태값을 입 력하기 위해서 에뮬레이션 계산부(20)는 Ten 신호를 인에이블하고, Ten_RB 신호를 1로 세팅하여 TDi를 통해 넷의 상태값을 입력하고, NDo를 통해 출력되도록 한다.
도 6은 도 1에 도시된 에뮬레이션 데이터의 형식을 나타내는 도면이다. 도 1과 도 6에 따르면, 에뮬레이션 데이터(25)는 클럭 포인트 데이터와 에뮬레이션 결과 데이터로 구성된다. 클럭 포인트 데이터는 DUT가 시간적 독립성을 가지기 위하여 클럭 주파수와 클럭 주파수의 변동을 알 수 있는 정보를 가지고 있다. 에뮬레이션 결과 데이터는 DUT가 공간적 독립성을 가지기 위하여 가상의 플립플럽(PFF)과 넷트레이서(NT)의 상태값을 저장한다.
각 컴퓨터에 저장되는 에뮬레이션 데이터(25)는 에뮬레이션 저장소(40)와 1:1로 매칭(matching)된다. 따라서, 에뮬레이션 데이터(25)에 저장소의 위치 정보는 불필요하다. 만약 2개 이상의 다른 클럭에 의해 생성되는 에뮬레이션 데이터(25)가 있다면 에뮬레이션 시스템(100)은 컴퓨터(300)로 에뮬레이션 데이터(25)를 매 싸이클마다 전송한다.
도 7은 도 1에 도시된 DUT를 세그멘트로 구분하여 나타낸 도면이다. 도 1과 도 7을 참조하면, 에뮬레이션 저장소(40)는 세그멘트 단위로 에뮬레이션 결과 데이터를 저장한다. 컴퓨터(300)는 세그멘트 단위로 에뮬레이션 결과 데이터와 클럭에 관한 정보를 저장하고 있기 때문에 각 컴퓨터에서 각 세그멘트 단위로 특정 시간에 대한 디버깅 또는 시뮬레이션이 수행 가능하다.
만약 제 1 세그멘트(Seg_1)의 에뮬레이션 결과 데이터는 제 1 컴퓨터에 저장되고, 제 2 세그멘트(Seg_2)의 에뮬레이션 결과 데이터는 제 2 컴퓨터에 저장된다 면 제 1 세그멘트(Seg_1)와 제 2 세그멘트(Seg_2)에 중첩되는 가상의 플립플럽과 넷트레이서의 상태값(1)은 제 1 컴퓨터와 제 2 컴퓨터에 각각 저장된다. 따라서, 시간적 공간적 독립성을 가지는 에뮬레이션 수행을 위해서 제 1 컴퓨터에서는 제 1 세그멘트(Seg_1)에 관하여 디버깅 및 시뮬레이션이 수행 가능하고, 제 2 컴퓨터에서는 제 2 세그멘트(Seg_2)에 관하여 디버깅 및 시뮬레이션이 수행 가능하다.
제 3 세그멘트(Seg_3)의 가상의 플립플럽의 상태값(2)을 저장하는 제 3 컴퓨터와 제 4 세그멘트(Seg_4)의 가상의 플립플럽의 상태값(2)을 저장하는 제 4 컴퓨터에 관해서는 중복되는 설명이므로 생략한다.
도 8은 도 1에 도시된 에뮬레이션 시스템의 동작 순서를 나타내는 순서도이다. 도 1과 도 8을 참조하면, S100 단계에서 컴퓨터(300)는 인터페이스 장치(50)를 통하여 에뮬레이션 저장소(40)에 DUT(10)의 입력 데이터를 전송한다. S110 단계에서는 컨트롤러(30)는 DUT(10)의 세그멘트에 해당하는 입력값을 분배한다.
S120 단계에서는 에뮬레이션 계산부(20)는 DUT(10)에 대하여 에뮬레이션을 수행한다. S130 단계에서는 에뮬레이션 계산부(20)는 컨트롤러(30)의 제어에 따라 에뮬레이션 데이터(25)를 에뮬레이션 저장소에 저장한다. S140 단계에서는 컨트롤러(30)는 에뮬레이션 저장소(40)의 에뮬레이션 데이터(25)를 인터페이스 장치(50)를 통하여 컴퓨터(300)에 전송한다.
S150 단계에서는 컨트롤러(30)는 에뮬레이션 데이터(25)를 컴퓨터(300)로 전송을 완료했는지를 판단한다. 만약 에뮬레이션 데이터가 컴퓨터로 모두 전송이 되었다면 S160 단계를 수행한다. 전송이 완료되지 않은 경우 S150 단계를 유지한다.
S160 단계에서는 컨트롤러(30)는 에뮬레이션 시스템(100)에 컴퓨터(300)로부터 새로운 입력값이 존재하는가를 판단한다. 만약 컴퓨터에서 새로운 입력값이 존재한다면 S100 단계를 수행한다. 그렇지 않은 경우 종료한다.
에뮬레이션의 결과 데이터가 DUT의 모든 플립플럽과 넷트레이서에 대한 상태값을 추출하는 경우에는 에뮬레이션의 매 싸이클마다 통상 그 데이터의 크기는 수십 kbyte ~ 수 Mbyte 정도가 된다. 따라서, 컴퓨터로 매 싸이클 마다 상태값 데이터를 전송시켜야 할 경우, 컴퓨터와의 고속 인터페이스 방식인 PCI2.0을 사용하더라도 매 싸이클당 64 비트씩 66MHz 정도의 전송 속도를 갖는다. 예를 들면, 32,000 비트의 데이터를 전송시키기 위해서는 약 60.8kHz정도의 에뮬레이션 속도를 갖는다. 그러므로, 매 싸이클마다 상태값 데이터가 컴퓨터로의 전송이 완료되어야 다음 싸이클을 시작할 수 있는 에뮬레이션 시스템의 경우에는 데이터 전송 속도가 에뮬레이션 시스템의 속도를 결정하게 된다.
에뮬레이션의 속도를 빠르게 하기 위해서 에뮬레이션의 매 싸이클마다 데이터를 전송시키지 않고 데이터를 에뮬레이터의 내부 메모리에 저장해 두었다가 나중에 한꺼번에 컴퓨터로 데이터 전송을 할 수도 있다. 그러나, 에뮬레이터의 내부 메모리의 크기가 한정되어 있기 때문에 실제 적용에 있어서는 많은 데이터를 저장할 수 없는 한계를 가진다. 따라서, 에뮬레이션의 내부 메모리를 최소화하기 위해서는 매 싸이클 내지는 수 싸이클마다 컴퓨터로의 데이터 전송이 필요하다. 그러므로, 에뮬레이션 시스템의 적은 메모리를 이용하여 효율적으로 활용하기 위해서는 에뮬레이션 저장소를 대신하여 에뮬레이션 입출력 분배기를 사용을 제안한다.
도 9는 본 발명에 따른 다른 실시예를 도시한 블럭도이다. 도 9에 따르면, 에뮬레이션 입출력 분배기(140)는 도 1에 도시된 에뮬레이션 저장소를 대체된다. 에뮬레이션 입출력 분배기(140)는 FIFO(First In First Out) 메모리와 TDM(Time Driven Module)로 구성된다.
에뮬레이션 계산부(120)에 저장된 에뮬레이션 데이터는 컨트롤러(130)의 제어에 따라 FIFO 메모리에 저장된다. FIFO 메모리에 저장된 에뮬레이션 데이터는 TDM에 의하여 인터페이스 장치(150)로 분배되어 전송된다. 인터페이스 장치(150)에 저장된 에뮬레이션 데이터는 컨트롤러(130)의 제어에 따라 컴퓨터(300)로 전송된다.
이에 대해 본 발명은, 에뮬레이션 시스템은 사용자회로를 공간적 독립성을 갖기 위하여 세그멘트 단위로 구분한다. 또한 에뮬레이션 시스템은 시간적 독립성을 갖기 위하여 에뮬레이션 데이터에 클럭에 관한 정보를 포함한다. 따라서, 에뮬레이션 시스템은 에뮬레이션 데이터를 시간적 공간적 독립성을 가지도록 구성하고, 2대 이상의 컴퓨터로 분산하여 전송한다. 그러므로 분산된 에뮬레이션 데이터를 저장한 컴퓨터는 독립적으로 디버깅 또는 시뮬레이션을 수행할 수 있을 뿐만 아니라, 에뮬레이션 시스템의 수행 속도를 향상시킬 수 있다.
또한 에뮬레이션 시스템에서 생성된 많은 데이터는 에뮬레이션 입출력 분배기를 사용함으로써 에뮬레이션 시스템 내부에 최소한의 메모리를 사용하여 외부의 컴퓨터로 전송할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 사용자회로를 시간적 공간적으로 독립하여 에뮬레이션하고 그 결과를 복수의 컴퓨터로 분산하여 전송하면 데이터의 전송시간을 줄일 수 있게 되므로 에뮬레이션 시스템의 속도를 향상시킬 수 있다. 따라서, 설계회로의 검증시간 및 디버깅 시간을 효과적으로 단축시킬 수 있게 된다.
또한 사용자회로를 포함하는 분산된 복수의 컴퓨터는 시간적 공간적으로 독립된 에뮬레이션 데이터를 저장하게 되므로 독립적으로 디버깅 및 시뮬레이션이 가능하다.

Claims (14)

  1. 컨트롤러와;
    사용자회로를 포함하며 상기 사용자회로를 에뮬레이션하는 에뮬레이션 계산부;
    상기 컨트롤러의 제어에 따라 상기 에뮬레이션 계산부로부터 상기 사용자회로를 에뮬레이션하여 생성한 에뮬레이션 데이터를 저장하는 에뮬레이션 저장소와;
    상기 컨트롤러의 제어에 따라 복수의 컴퓨터들로 분산되도록 상기 에뮬레이션 데이터를 전송하는 인터페이스 장치를 포함하는 에뮬레이션 시스템.
  2. 제 1 항에 있어서,
    상기 사용자회로는 복수의 하드 세그멘트 단위로 구분되는 에뮬레이션 시스템.
  3. 제 2 항에 있어서,
    상기 에뮬레이션 계산부는 상기 하드 세그멘트들로부터 상기 에뮬레이션 데이터를 추출하도록 구성되는 에뮬레이션 시스템.
  4. 제 2 항에 있어서,
    상기 인접한 세그멘트의 상태값이 상기 서로 다른 복수의 컴퓨터에 저장되는 경우 인접한 세그멘트의 상태값을 상기 서로 다른 복수의 컴퓨터에 각각 저장하는 에뮬레이션 시스템.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 복수의 컴퓨터로부터 받은 입력값을 상기 인터페이스 장치와 상기 에뮬레이션 저장부에 저장하고, 상기 저장된 입력값은 상기 에뮬레이션 계산부에 입력값을 분배하는 에뮬레이션 시스템.
  6. 제 1 항에 있어서,
    상기 에뮬레이션 계산부는 상기 사용자회로를 에뮬레이션하고, 상기 에뮬레이션 데이터를 상기 에뮬레이션 저장소에 저장하고, 상기 에뮬레이션 데이터는 상기 인터페이스 장치를 통하여 상기 컴퓨터로 전송하는 에뮬레이션 시스템.
  7. 제 1 항에 있어서,
    상기 에뮬레이션 계산부는 상기 추출된 에뮬레이션 데이터와 클럭 정보를 부가하는 에뮬레이션 시스템.
  8. 제 1 항에 있어서,
    상기 에뮬레이션 저장소는 상기 하드 세그멘트들에 각각 대응하는 복수 개의 저장소들을 포함하는 에뮬레이션 시스템.
  9. 제 1 항에 있어서,
    상기 인터페이스 장치는 상기 저장소들에 각각 대응하는 인터페이스 장치들을 포함하는 에뮬레이션 시스템.
  10. 제 1 항에 있어서,
    상기 저장소들에 저장된 에뮬레이션 데이터는 대응하는 인터페이스들을 통해 대응하는 컴퓨터들로 전송되는 에뮬레이션 시스템.
  11. 제 1 항에 있어서,
    상기 복수의 컴퓨터는 상기 에뮬레이션 데이터를 입력받아 시간적으로 독립적인 디버깅 또는 시뮬레이션을 수행하는 에뮬레이션 시스템.
  12. 제 1 항에 있어서,
    상기 복수의 컴퓨터는 상기 에뮬레이션 데이터를 입력받아 공간적으로 독립적인 디버깅 또는 시뮬레이션을 수행하는 에뮬레이션 시스템.
  13. 제 1 항에 있어서,
    상기 에뮬레이터 저장소는 에뮬레이션 입출력 분배기를 더 포함하는 에뮬레이션 시스템.
  14. 제 12 항에 있어서,
    상기 에뮬레이션 입출력 분배기는 메모리와 입출력 분배 장치를 포함하며,
    상기 메모리는 상기 에뮬레이션 데이터를 임시로 저장하고, 상기 입출력 분배 장치의 제어에 따라 상기 에뮬레이션 데이터를 상기 인터페이스 장치로 전송하는 에뮬레이션 시스템.
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