KR20080014173A - Method of manufacturing a non-volatile memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims description 55
- 125000006850 spacer group Chemical group 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000005641 tunneling Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 37
- 238000004140 cleaning Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910020203 CeO Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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Abstract
Description
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단면도들 및 사시도이다. 1 to 9 are cross-sectional views and perspective views illustrating a method of forming a nonvolatile memory device in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명 * Explanation of symbols on main parts of drawing
100 : 반도체 기판 108 : 스페이서100
110 : 액티브 트렌치 112 : 터널 산화막110: active trench 112: tunnel oxide film
114a : 플로팅 게이트 패턴 116 : 유전막114a: Floating gate pattern 116: Dielectric film
118 : 콘트롤 게이트 패턴 118: control gate pattern
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는 액티브 트렌치를 갖는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device. More particularly, the present invention relates to a method of manufacturing a nonvolatile memory device having an active trench.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하 면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. It can maintain its status, but it can be divided into ROM (read only memory) products with slow data input and output.
상기 플래쉬 메모리 장치와 같은 불휘발성 메모리 장치는 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.In a nonvolatile memory device such as the flash memory device, from a circuit point of view, n cell transistors are connected in series to form a unit string, and the unit strings are connected in parallel between a bit line and a ground line. The NAND type connected to each other and the NOR type each cell transistor connected in parallel between the bit line and the ground line may be classified. The NOR type is advantageous for high speed operation, while the NAND type is advantageous for high integration.
플래쉬 메모리 단위 셀에는 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 포함한다. 구체적으로, 플레쉬 메모리 셀의 게이트는 터널 산화막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층되는 구조를 갖는다. The flash memory unit cell includes a vertical stacked gate structure having a floating gate. In detail, the gate of the flash memory cell has a structure in which a floating gate, a dielectric layer, and a control gate are stacked on the tunnel oxide layer.
통상적으로, NAND형 플래쉬 메모리 셀의 게이트에서 플로팅 게이트 전극은 라인형의 액티브 영역 상에 구비되어 있다. 상기 플로팅 게이트 전극은 상기 액티브 영역 상에 일정 크기 이상으로 형성되어야만 셀 전류 및 커플링 계수(coupling ratio)를 유지시킬 수 있다. 즉, 상기 셀 전류를 증가시킴으로서 플래쉬 메모리 장치의 동작 속도를 증가시키기 위해서는, 채널 길이는 감소시키면서 액티브의 폭은 증가시키는 것이 바람직하다. Typically, the floating gate electrode at the gate of a NAND type flash memory cell is provided on a line type active region. The floating gate electrode must be formed in a predetermined size or more on the active region to maintain a cell current and a coupling ratio. That is, in order to increase the operating speed of the flash memory device by increasing the cell current, it is desirable to increase the width of the active while reducing the channel length.
그러나, 메모리 셀의 디자인-룰이 점점 더 작아짐에 따라 상기 액티브 영역의 폭도 계속적으로 감소되고 있다. 이로 인해, 충분한 F-N 터널링 효과가 발생하지 못하게 된다. 또한, 동작 시에 셀 전류가 감소되어 동작 속도가 감소되고, 셀 전류의 산포 특성이 열화되어 과다 지움(over erase) 등의 불량이 발생하고 있다. However, as the design-rules of memory cells become smaller and smaller, the width of the active region continues to decrease. This prevents sufficient F-N tunneling effect from occurring. In addition, the cell current is reduced during operation, the operation speed is decreased, and the scattering characteristics of the cell current are deteriorated, thereby causing defects such as over erase.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 F-N 터널링이 충분히 발생될 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a method of manufacturing a nonvolatile memory device that can sufficiently generate F-N tunneling.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 불휘발성 메모리 장치의 제조 방법은, 반도체 기판에 소자 분리막 패턴을 형성하고, 상기 소자 분리막 패턴에 의해 한정되는 기판 표면을 부분적으로 식각함으로서 액티브 트렌치를 갖는 액티브 영역을 형성하며, 상기 액티브 영역 표면 상에 연속적으로 터널 산화막을 형성한다. 이어서, 상기 터널 산화막 상에 상기 액티브 트렌치 내부를 채우는 예비 플로팅 게이트 패턴을 형성하고, 상기 예비 플로팅 게이트 패턴 상에 유전막을 형성하며, 상기 유전막 상에 콘트롤 게이트용 도전막을 형성한 후에, 상기 콘트롤 게이트용 도전막, 유전막 및 예비 플로팅 게이트 패턴을 순차적으로 식각하여 콘트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성한다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, which includes forming a device isolation pattern on a semiconductor substrate and partially etching the substrate surface defined by the device isolation pattern. An active region having a trench is formed, and a tunnel oxide film is continuously formed on the surface of the active region. Subsequently, a preliminary floating gate pattern is formed on the tunnel oxide layer to fill the active trench, a dielectric layer is formed on the preliminary floating gate pattern, and a control gate conductive layer is formed on the dielectric layer. The conductive film, the dielectric film, and the preliminary floating gate pattern are sequentially etched to form a control gate pattern, a dielectric film pattern, and a floating gate pattern.
본 발명의 일 실시예에 따르면, 상기 소자 분리막 패턴을 형성하는 단계는,According to one embodiment of the present invention, the forming of the device isolation layer pattern,
상기 반도체 기판을 선택으로 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 소자 분리용 트렌치를 형성하며, 상기 소자 분리용 트렌치 내부를 채우는 소자 분리용 절연막을 형성한 후에, 상기 마스크 패턴이 노출되도록 상기 소자 분리용 절연막을 평탄화하여 예비 소자 분리막 패턴을 형성하며, 상기 마스크 패턴을 제거하여, 상기 기판 표면 상부로 돌출되는 소자 분리막 패턴을 형성하는 단계를 포함한다.Forming a mask pattern for selectively exposing the semiconductor substrate, forming a trench for device isolation using the mask pattern as an etch mask, and forming an insulation layer for device isolation filling the trench for device isolation, and then forming the mask pattern And forming a preliminary device isolation layer pattern by planarizing the isolation layer to expose the device isolation layer, and removing the mask pattern to form a device isolation layer pattern protruding above the substrate surface.
본 발명의 일 실시예에 따르면, 상기 액티브 영역을 형성하는 단계는, 상기 기판 상으로 돌출된 소자 분리막 패턴 부위의 측벽 상에 스페이서를 형성하고, 상기 스페이서 및 소자 분리막 패턴을 식각 마스크로 이용하여 상기 기판의 표면 부위를 선택적으로 식각하는 단계를 포함한다.According to an embodiment of the present invention, the forming of the active region may include forming a spacer on sidewalls of the device isolation layer pattern portion protruding onto the substrate, and using the spacer and the device isolation layer pattern as an etching mask. Selectively etching a surface portion of the substrate.
본 발명의 일 실시예에 따르면, 상기 예비 플로팅 게이트 패턴을 형성하는 단계는, 상기 터널 산화막 상에, 상기 액티브 영역의 액티브 트렌치 내부 및 상기 소자 분리막 패턴 사이의 갭을 매립하도록 도전막을 증착하며, 상기 소자 분리막 패턴의 상부면이 노출되도록 도전막을 평탄화하여 예비 도전막 패턴을 형성하고, 상기 예비 도전막 패턴의 상부 측벽이 노출되도록 상기 소자 분리막 패턴을 부분적으로 제거하는 단계를 포함한다.The forming of the preliminary floating gate pattern may include depositing a conductive layer on the tunnel oxide layer to fill a gap between an active trench of the active region and the device isolation layer pattern. Planarizing the conductive layer to expose the top surface of the device isolation layer pattern to form a preliminary conductive layer pattern, and partially removing the device isolation layer pattern to expose the upper sidewall of the preliminary conductive layer pattern.
본 발명의 일 실시예에 따르면, 상기 액티브 영역을 형성한 이후에, 상기 액티브 영역을 산화 처리하여, 상기 액티브 트렌치에 의해 형성된 모서리 부위를 라운딩(rounding)시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, after forming the active region, the method may further include oxidizing the active region to round the corner portion formed by the active trench.
본 발명의 일 실시예에 따르면, 상기 산화 처리는, 라디칼 산화(radical oxidation)를 포함할 수 있다.According to an embodiment of the present invention, the oxidation treatment may include radical oxidation.
본 발명의 일 실시예에 따르면, 상기 산화 처리 이후에, 상기 액티브 트렌치 내부를 세정하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, after the oxidation treatment, the method may further include cleaning the inside of the active trench.
상기 액티브 영역에 액티브 트렌치를 포함하고 있으므로, 액티브 영역의 유효 폭이 증가된다. 따라서, 상기 불휘발성 메모리 장치는 플로팅 게이트 패턴과 액 티브 영역간의 접촉 면적이 증가됨에 따라 F-N 터널링이 충분히 발생될 수 있다. 이로 인해, 불휘발성 메모리 장치의 동작 특성을 향상시킬 수 있다Since the active trench is included in the active region, the effective width of the active region is increased. Accordingly, in the nonvolatile memory device, F-N tunneling may be sufficiently generated as the contact area between the floating gate pattern and the active region is increased. As a result, the operating characteristics of the nonvolatile memory device can be improved.
또한, 상기 유효 폭이 증가된 액티브 영역 상에 형성되는 트랜지스터의 게이트는 게이트 유효 폭이 증가된다. 때문에, 트랜지스터 동작 시의 전류를 증가시킬 수 있어서 반도체 장치의 동작 속도가 빨라지는 효과가 있다. In addition, the gate effective width of the gate of the transistor formed on the active region having the increased effective width is increased. Therefore, it is possible to increase the current at the time of transistor operation, thereby increasing the operation speed of the semiconductor device.
이하, 본 발명에 따른 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a nonvolatile memory device in accordance with a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. Further, where each layer (film), region, pad, pattern or structure is referred to as "first", "second" and / or "third", it is not intended to limit these members but only each layer (film ), Areas, pads, patterns or structures. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pad, pattern or structures, respectively.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단면도들 및 사시도이다. 1 to 9 are cross-sectional views and perspective views illustrating a method of forming a nonvolatile memory device in accordance with an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 상에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 액티브 영역을 선택적으로 마스킹하는 제1 하드 마스크 패턴(102)을 형성한다. 상기 제1 하드 마스크 패턴(102)은 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 제공된다. 상기 제1 하드 마스크 패턴(102)은 실리콘 질화물을 이용하여 형성할 수 있다. 상기 제1 하드 마스크 패턴(102)은 제1 방향으로 연장되는 라인 형상을 갖는다. Referring to FIG. 1, a buffer oxide layer (not shown) is formed on a
상기 제1 하드 마스크막 패턴(102)은 후속 공정에서 플로팅 게이트 전극을 형성하기 위한 갭(gap) 부위를 정의한다.The first hard
상기 제1 하드 마스크막 패턴(102)을 식각 마스크로 사용하여 노출된 버퍼 산화막 및 기판(100)을 선택적으로 식각함으로서, 소자 분리용 트렌치(104)를 형성한다. By selectively etching the exposed buffer oxide layer and the
도 2를 참조하면, 상기 소자 분리용 트렌치(104) 내에 식각 데미지를 큐어링하기 위한 트렌치 내벽 산화막(도시안됨)을 형성한다. Referring to FIG. 2, a trench inner wall oxide film (not shown) is formed in the
상기 트렌치 내벽 산화막 및 상기 제1 하드 마스크 패턴(102) 상에, 상기 소자 분리용 트렌치(104) 내부가 완전히 채워지도록 소자 분리용 절연막(도시안됨)을 증착시킨다. 상기 소자 분리용 절연막은 TEOS, USG, SOG 또는 HDP-CVD 등의 산화물 을 증착시킴으로서 형성할 수 있다. An isolation layer (not shown) is deposited on the trench inner wall oxide layer and the first
다음에, 상기 소자 분리용 절연막을 화학 기계적 연마 공정에 의해 제1 하드 마스크 패턴(102)이 노출되도록 평탄화함으로서 예비 소자 분리막 패턴(106)을 형성한다. Next, the device isolation layer is planarized to expose the first
상기 노출된 제1 하드 마스크 패턴(102) 및 버퍼 산화막을 제거함으로서 상기 기판(100) 표면을 노출시킨다. 상기 제1 하드 마스크 패턴(102)을 제거함으로서, 상기 예비 소자 분리막 패턴(106) 사이에는 갭이 생기게 된다. 상기 제1 하드 마스크 패턴(102)을 제거하는 공정은 인산을 사용하는 습식 식각 공정으로 달성될 수 있다. The surface of the
도 3을 참조하면, 상기 예비 소자 분리막 패턴(106)의 상부면 및 측벽과 노출된 기판 상에 연속적으로 스페이서용 절연막(도시안됨)을 형성한다. 즉, 상기 스페이서용 절연막이 상기 예비 소자 분리막 패턴(106) 사이의 갭 부위를 완전히 매립하지 않아야 한다. 이를 위해, 상기 스페이서용 절연막은 상기 노출된 기판의 폭의 1/2 보다는 얇은 두께로 형성할 수 있다. 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. Referring to FIG. 3, an insulating layer for spacers (not shown) are continuously formed on the top surface and sidewalls of the preliminary
상기 스페이서용 절연막은 후속 공정에서 스페이서로 전환되어 기판을 식각하기 위한 마스크로 제공된다. 따라서, 상기 기판을 식각하기 위한 마스크로서 사용할 수 있는 적절한 범위의 두께를 갖는 것이 바람직하다. 상기 스페이서용 절연막의 두께가 지나치게 낮으면 마스크로서의 기능을 수행하기 어려우며, 상기 스페이서용 절연막의 두께가 지나치게 두꺼우면 상기 스페이서용 절연막이 상기 예비 소자 분리막 사이의 갭 부위를 완전히 매립하게 된다. The insulating film for the spacer is converted into a spacer in a subsequent process to serve as a mask for etching the substrate. Therefore, it is desirable to have a thickness in a suitable range that can be used as a mask for etching the substrate. If the thickness of the spacer insulating film is too low, it is difficult to perform a function as a mask. If the thickness of the spacer insulating film is too thick, the spacer insulating film completely fills the gap between the preliminary device isolation layers.
상기 갭 부위의 폭에 따라 달라지겠지만, 상기 스페이서용 절연막은 100 내지 500Å 정도의 두께로 형성할 수 있다. 바람직하게는, 상기 스페이서용 절연막은 200 내지 400Å 정도의 두께로 형성할 수 있다.The spacer insulating film may be formed to a thickness of about 100 to about 500 microseconds, depending on the width of the gap portion. Preferably, the spacer insulating film may be formed to a thickness of about 200 to 400 kPa.
다음에, 상기 기판 표면이 노출되도록 상기 스페이서용 절연막을 이방성으로 식각함으로서, 상기 노출된 예비 소자 분리막 패턴(106) 측벽에 스페이서(108)를 형성할 수 있다. 상기 공정에 의해 형성되는 스페이서(108)는 이후 기판 중심 부위를 식각하기 위한 식각 마스크 패턴으로 제공된다. Next, the spacer insulation layer may be formed on the exposed sidewall of the preliminary
상기 스페이서(108)는 상기 기판을 식각하기 위한 마스크로서 사용할 수 있는 적절한 범위의 높이를 갖는 것이 바람직하다. 상기 스페이서(108)의 높이가 낮으면 상기 이방성 식각 중에 상기 스페이서(108)가 모두 소모되어 마스크로서의 기능을 수행할 수 없다. 상기 스페이서(108)는 상기 기판의 식각 깊이에 따라 달라지겠지만, 적어도 500Å의 높이를 갖도록 형성할 수 있다.The
상기 예비 소자 분리막 패턴(106)이 노출되는 두께는 상기 제1 하드 마스크 패턴(102)의 두께와 거의 유사하다. 그런데, 제1 하드 마스크 패턴(102)은 적어도 500Å의 높이로 형성되었으므로, 상기 예비 소자 분리막 패턴(106)은 적어도 500Å이상 상부 측벽이 노출되어 있을 수 있다. 따라서, 상기 스페이서(108)는 식각 마스크 패턴으로 제공되기에 충분한 높이인 500Å이상의 높이를 갖도록 형성할 수 있다. The thickness of the preliminary device
도 4를 참조하면, 상기 스페이서(108)를 식각 마스크로 사용하여 상기 기판 의 노출된 부위를 식각함으로서 기판 중심 부위에 액티브 트렌치(110)를 형성함으로서 액티브 영역을 완성한다. 상기 액티브 영역은 액티브 트렌치(110)가 형성되어 있는 중심 부위에 비해 상기 예비 소자 분리막 패턴(106)과 인접하는 가장자리 부위가 더 돌출된 형상을 갖도록 형성할 수 있다.Referring to FIG. 4, the active region is completed by forming the
본 발명의 방법에 의해 형성되는 액티브 영역에 액티브 트렌치(110)가 형성되어 있으므로, 평탄한 상부면을 갖는 종래의 액티브 영역에 비해 액티브 유효 폭이 증가되는 효과가 있다.Since the
도 5를 참고하면, 상기 액티브 트렌치(110)를 산화 처리 하여, 상기 액티브 트렌치(110)의 하부 모서리를 라운딩 처리한다.Referring to FIG. 5, the
상기 산화 처리는 라디칼(O*)을 이용한 라디칼 산화(radical oxidation), 산소(O2)를 이용한 건식 산화(dry oxidation), 상기 건식 산화에 염화수소(HCl)를 이용한 크린 산화(clean oxidation), 수증기(H2O)를 이용한 습식 산화(wet oxidation) 또는 NO와 N2O 분위기의 어닐(anneal) 방법으로 이루어질 수 있다. The oxidation treatment includes radical oxidation using radicals (O *), dry oxidation using oxygen (O 2 ), clean oxidation using hydrogen chloride (HCl) in the dry oxidation, and water vapor. Wet oxidation using (H 2 O) or an annealing (anneal) method of NO and N 2 O atmosphere.
본 발명에 일실시예에 의한 상기 산화 공정은, 종래 습식 산화 또는 건식 산화에 비해 이보다 낮은 온도에서 진행되는 라디칼 산화 공정을 이용할 수 있다.The oxidation process according to an embodiment of the present invention may use a radical oxidation process that proceeds at a temperature lower than that of conventional wet oxidation or dry oxidation.
구체적으로, 상기 라디컬 산화 공정은 산소 및 수소를 포함하는 반응 가스를 유입하고, 상기 반응 가스를 플라즈마 상태로 여기시키는 단계를 포함한다. 또한, 상기 반응 가스를 플라즈마 상태로 여기시키기 위해, 약 1mTorr 내지 10Torr 정도의 압력 하에서 약 1,000W 내지 약 5,000W 정도의 파워가 가해진다. 상기 라디칼 산화 공정은, 기체 상태의 산소보다 운동에너지가 크며 상대적으로 낮은 활성화 에너지(activation energy)를 갖는 산소 라디칼을 사용하며, 종래 습식 산화 또는 건식 산화가 약 800℃에서 진행되는 데 비해 이보다 낮은 온도인 약 350 내지 650℃정도에서도 산화 반응을 유도할 수 있다. Specifically, the radical oxidation process includes introducing a reaction gas containing oxygen and hydrogen and exciting the reaction gas in a plasma state. In addition, in order to excite the reaction gas into a plasma state, a power of about 1,000 W to about 5,000 W is applied under a pressure of about 1 mTorr to 10 Torr. The radical oxidation process uses oxygen radicals having a higher kinetic energy than gaseous oxygen and a relatively low activation energy, and a temperature lower than that of conventional wet oxidation or dry oxidation at about 800 ° C. Phosphorus reaction can be induced at about 350 to 650 ° C.
상기 산화 처리를 수행한 후, 상기 액티브 트렌치(110) 내부를 세정하는 공정을 수행할 수 있다. 상기 세정 공정 시 사용되는 세정액은 불소(HF) 수용액 또는 SC1일 수 있으며, 상기 세정에 의해 산화물로 이루어진 막의 일부가 제거될 수 있다.After performing the oxidation treatment, a process of cleaning the inside of the
상기 산화 처리에 의하여 하부 모서리가 라운딩 된 액티브 트렌치(110a)가 형성되며, 상기 액티브 트렌치 상에 후속 공정으로 형성되는 플로팅 게이트(도7, 114)의 에지의 프로파일이 둥근 모양으로 형성된다. 따라서, 종래에 발생하던 전기장의 집중을 완화시킬 수 있다.An
도 6을 참조하면, 상기 스페이서(108)를 선택적으로 제거함으로서 액티브 영역의 표면 전체를 노출시킨다. 상기 스페이서(108)를 제거하는 공정은 인산을 이용하는 습식 식각 공정을 통해 수행할 수 있다. Referring to FIG. 6, the entire surface of the active region is exposed by selectively removing the
상기 스페이서(108)를 제거하면, 상기 예비 소자 분리막 사이에 플로팅 게이트 패턴을 형성하기 위한 갭 부위가 완성된다. When the
선택적으로, 상기 스페이서(108)가 제거됨에 따라 노출된 상기 예비 소자 분리막 패턴(106)의 측벽을 부분적으로 제거하는 공정이 더 수행될 수 있다. 이에 따라, 후속으로 상기 갭내에 매립되는 제1 도전막에 보이드(void) 또는 심(seam)등이 발생되는 것을 억제할 수 있다.Optionally, a process of partially removing sidewalls of the preliminary
또한, 상기 예비 소자 분리막 패턴(106)의 높이를 낮추기 위해 상기 예비 소자 분리막 패턴(106)을 부분적으로 식각하는 공정이 더 수행될 수도 있다. 구체적으로, 상기 예비 소자 분리막 패턴(106)은 불산(HF) 희석액을 사용한 습식 식각 공정을 통해 식각할 수 있다.In addition, a process of partially etching the preliminary device
도 7을 참조하면, 상기 노출된 액티브 영역 상에 터널 산화막(112)을 형성한다. 상기 터널 산화막(112)은 열산화 공정을 수행하여 형성할 수 있다. 상기 터널 산화막(112)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 일반적으로 50 내지 200Å으로 형성할 수 있다.Referring to FIG. 7, a
다음에, 상기 예비 소자 분리막 패턴(106) 사이의 갭 부위를 완전히 매립하면서 상기 예비 소자 분리막 패턴(106) 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘 물질을 이용하여 형성할 수 있다. Next, a first conductive film (not shown) is formed on the preliminary device
상기 제1 도전막을 화학 기계적 연마 공정에 의해 상기 예비 소자 분리막 패턴(106)의 상부면이 노출되도록 평탄화시킴으로서, 예비 플로팅 게이트 패턴(114)을 형성한다. The preliminary floating
도 8을 참조하면, 상기 예비 플로팅 게이트 패턴(114)의 상부 측벽이 일부 노출되도록 상기 예비 소자 분리막 패턴(106)을 부분적으로 식각함으로서 소자 분리막 패턴(106a)을 완성한다.Referring to FIG. 8, the device
도 9를 참조하면, 상기 예비 플로팅 게이트 패턴(114)상에 유전막(도시되지 않음)을 형성한다. 9, a dielectric film (not shown) is formed on the preliminary floating
상기 유전막은 실리콘 산화물/실리콘 질화물/실리콘 산화물을 적층함으로서 형성할 수 있다. The dielectric film may be formed by stacking silicon oxide / silicon nitride / silicon oxide.
또는, 상기 유전막은 상기 고유전율을 갖는 물질은 금속 산화물을 적층시켜 형성할 수 있다. 사용될 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 적층시켜 사용할 수도 있다. Alternatively, the dielectric film may be formed by stacking a metal oxide having a high dielectric constant. Examples of metal oxides that can be used include HfO 2 , ZrO 2 , Ta 2 O 5 , Y 2 O 3 , Nb 2 O 5 , Al 2 O 3 , TiO 2 , CeO 2 , In 2 O 3 , RuO 2 , MgO, SrO , B 2 O 3 , SnO 2 , PbO, PbO 2 , Pb 3 O 4 , V 2 O 3 , La 2 O 3 , Pr 2 O 3 , Sb 2 O 3 , Sb 2 O 5 , CaO and the like. . It is preferable to use these independently, and if necessary, you may laminate | stack two or more.
예를 들어, 상기 유전막은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어지는 박막이 순차적으로 적층시켜 형성할 수 있다. For example, the dielectric film may be formed by sequentially stacking a thin film made of a silicon oxide film, a silicon nitride film, and a material having a high dielectric constant.
상기 유전막 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘 또는 금속 물질을 증착시켜 형성할 수 있다. 상기 제2 도전막 상에 콘트롤 게이트를 패터닝하기 위한 제2 하드 마스크막 패턴(120)을 형성한다. 상기 제2 하드 마스크 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다. A second conductive film (not shown) is formed on the dielectric film. The second conductive layer may be formed by depositing a doped polysilicon or metal material. A second hard
이어서, 상기 제2 하드 마스크막 패턴(120)을 식각 마스크로 사용하여 상기 제2 도전막, 유전막 및 상기 예비 플로팅 게이트 패턴(114)을 순차적으로 식각함으로서, 플로팅 게이트 패턴(114a), 유전막 패턴(116) 및 콘트롤 게이트 패턴(118)을 형성한다. 상기 플로팅 게이트 패턴(114a)은 상기 액티브 영역 상에서 고립된 형태를 갖으며, 상기 콘트롤 게이트 패턴(118)은 상기 액티브 영역과 수직하는 라인 형 상을 갖는다. Subsequently, the second conductive layer, the dielectric layer, and the preliminary floating
상술한 바와 같이 본 발명에 의하면, 액티브 영역의 유효 면적이 증가되어 동작 특성을 향상시킬 수 있는 불휘발성 메모리 장치를 제조할 수 있다.As described above, according to the present invention, it is possible to manufacture a nonvolatile memory device capable of increasing the effective area of the active region to improve operating characteristics.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (7)
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KR1020060075482A KR20080014173A (en) | 2006-08-10 | 2006-08-10 | Method of manufacturing a non-volatile memory device |
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KR1020060075482A KR20080014173A (en) | 2006-08-10 | 2006-08-10 | Method of manufacturing a non-volatile memory device |
Publications (1)
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KR1020060075482A KR20080014173A (en) | 2006-08-10 | 2006-08-10 | Method of manufacturing a non-volatile memory device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100898674B1 (en) * | 2006-10-31 | 2009-05-22 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
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2006
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