KR20080011918A - 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법 - Google Patents

작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법 Download PDF

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Abstract

작은 뱅뱅 지터를 갖는 지연동기 루프 회로 및 이의 지터 감소방법이 개시된다. 상기 지연동기 루프 회로는 상기 지연동기 루프 회로가 초기 락(initial locke)된 이후 위상 혼합기에서 위상혼합되는 지점을 조절하기 위한 보조 위상 쉬프터(auxiliary phase shifter)를 구비하는 것을 특징으로 한다. 상기 지연동기 루프 회로에서는, 상기 지연동기 루프 회로가 초기 락된 이후 위상혼합이 두 신호들의 제1에지들중 어느 하나의 에지 근처에서 이루어 질 때는, 위상혼합되는 지점이 두 신호들의 제1에지들의 중간 근처에서 이루어지도록 조절된다. 그 결과 상기 지연동기 루프 회로에서는 뱅뱅 지터의 양이 감소되는 효과가 있다.

Description

작은 지터를 갖는 지연동기 루프 회로 및 이의 지터 감소방법{Delay locked loop circuit having low jitter and jitter reducing method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 DLL중 Register Controlled Type의 종래의 DLL을 나타내는 블록도이다.
도 2는 도 1의 종래의 DLL에서의 위상혼합을 보여주는 도면이다.
도 3은 본 발명의 일실시예에 따른 DLL을 나타내는 블록도이다.
도 4는 도 3의 본 발명의 일실시예에 따른 DLL에서의 위상혼합을 보여주는 도면이다.
도 5는 도 3에 도시된 보조 위상 쉬프터의 일예를 나타내는 회로도이다.
도 6은 도 3에 도시된 보조 위상 쉬프터의 다른 예를 나타내는 회로도이다.
본 발명은 지연동기 루프(Delay Locked Loop) 회로에 관한 것으로, 특히 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터 감소방법에 관한 것이다.
시스템에서 메모리 소자와 메모리 콘트롤러간의 데이터 전송과 같이 데이터를 클럭신호에 동기시켜 전송하는 I/O(Input/Output) 인터페이스 방식에서는 버스의 부하가 커지고 전송 주파수 빨라짐에 따라 클럭신호와 데이터간의 정확한 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로로는 위상동기 루프(Phase Locked Loop, PLL) 회로 및 지연동기 루프(Delay Locked Loop, DLL) 회로가 있으나 일반적으로 메모리 소자에서는 DLL을 사용하여 데이터를 클럭신호에 동기시키는 방식이 많이 구현되고 있다. 종래의 DLL의 일예가 미국 공개특허 번호 US 2006/0001465 A1에 개시되어 있다.
도 1은 DLL중 Register Controlled Type의 종래의 DLL을 나타내는 블록도이다.
도 1을 참조하면, Register Controlled Type의 DLL은 버퍼(11), 코어스 지연라인(Coarse delay line)(12), 위상 선택기(Phase selector)(13), 위상 혼합기(Phase blender)(14), 위상 검출기(Phase detector)(15), 및 제어회로(16)를 포함하여 구성된다. 상기와 같은 DLL은 코어스/파인 루프(Coarse/Fine loop) 구조를 가지며, 코어스 루프로서 탭드 지연라인(tapped delay line) 형태의 코어스 지연라인(12)이 사용되고 파인 루프로서 위상 혼합기(14)가 사용된다.
상기 DLL이 위상에러(phase error)를 줄여 가는 과정을 살펴 보면, 먼저 제어회로(16)가 위상 검출기(15)에서 검출된 위상에러 정보(클럭신호(CLK)와 피드백 신호(OCLK) 간의 위상차이에 해당하는 검출신호)를 이용하여 리드/래그(lead/lag) 상태에 따라 업/다운(Up/Down) 신호를 발생한다. 코어스 지연라인(12)은 버퍼(11) 를 경유하여 클럭신호(CLK)를 수신하여 순차적으로 단위 지연시간 만큼 지연시켜 복수개의 지연신호들을 출력한다. 그리고 상기 업/다운(Up/Down) 신호를 바탕으로, 상기 복수개의 지연신호들중 두개의 지연신호들(Φi,Φj), 즉 코어스 지연라인(12) 내의 복수개의 단위 코어스 지연셀들중 인접한 두개의 지연셀들로부터 출력되는 두개의 신호들이 위상 선택기(13)에 의해 선택된다.
지연신호(Φi(i=0,2,4,...))는 코어스 지연라인(12) 내의 단위 코어스 지연셀들중 짝수번째 지연셀로부터 출력되는 신호를 나타내고, 지연신호(Φj(j=1,3,5,...))는 코어스 지연라인(12) 내의 단위 코어스 지연셀들중 홀수번째 지연셀로부터 출력되는 신호를 나타낸다.
다음에 위상 혼합기(14)가 파인 락을 위해 상기 두개의 지연신호들(Φi,Φj)을 위상혼합(phase blending)하여 위상에러의 양이 최소가 되는 최종 출력신호(OCLK)를 출력하게 된다.
그런데 상기 종래의 DLL은 두개의 지연신호들(Φi,Φj)이 지연신호(Φi)의 에지 또는 지연신호(Φj)의 에지 근처에서 위상혼합될 경우에는 도 2에 도시된 바와 같이 뱅뱅 지터(bang-bang jitter)의 양이 커지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 작은 뱅뱅 지터를 갖는 지연동기 루프 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 지연동기 루프 회로에서 뱅뱅 지터를 감소시킬 수 있는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 지연동기 루프 회로는, 제어회로에 의해 제어되어, 클럭신호를 수신하여 상기 클럭신호를 지연시키지 않고 코어스 지연라인(corse delay line)으로 출력하고나 상기 클럭신호를 소정의 시간만큼 지연시켜 상기 코어스 지연라인으로 출력하는 보조 위상 쉬프터(auxiliary phase shifter)를 구비하는 것을 특징으로 한다.
상기 코어스 지연라인은 상기 보조 위상 쉬프터의 출력신호를 수신하여 순차적으로 단위 지연시간 만큼 지연시켜 복수개의 지연신호들을 출력한다. 특히 상기 보조 위상 쉬프터에서의 상기 소정의 시간은 상기 코어스 지연라인내에 포함되는 단위 코어스 지연셀의 단위 지연시간의 절반이 되도록 설정된다.
위상 선택기는 상기 복수개의 지연신호들중 두개의 지연신호들을 선택하여 출력하고, 위상 혼합기는 상기 두개의 지연신호들을 위상혼합(phase blending)하여 피드백 신호를 출력한다. 위상검출기는 상기 클럭신호와 상기 피드백 신호를 비교하여 상기 클럭신호와 상기 피드백 신호 간의 위상차이에 대응하는 검출신호를 발생한다.
상기 제어회로는 상기 검출신호에 응답하여 상기 보조 위상 쉬프터, 상기 위상 선택기, 및 상기 위상 혼합기를 제어한다.
특히 상기 제어회로는, 상기 지연동기 루프 회로가 초기 락(initial lock)되었는 지를 검출하고, 상기 지연동기 루프 회로가 초기 락되지 않았을 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 그대로 출력하도록 제어한다.
상기 제어회로는, 상기 지연동기 루프 회로가 초기 락되었을 때는, 상기 위상 혼합기에서 상기 두개의 지연신호들이 위상혼합되는 지점을 감지하여 그 결과에 따라 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 출력하거나 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 출력하도록 제어한다.
이때 상기 제어회로는, 상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들 사이의 중간 근처일 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 출력하도록 제어한다. 그리고 상기 제어회로는, 상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들중 어느 하나의 에지 근처일 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 출력하도록 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 지터 감소방법은, 입력신호를 수신하여 순차적으로 단위 지연시간 만큼 지연시켜 복수개의 지연신호들을 출력하는 코어스 지연라인 및 상기 복수개의 지연신호들중 선택된 두개의 지연신호들을 위상혼합(phase blending)하는 위상 혼합기를 구비하는 지연동기 루프 회로의 지터 감소방법에 있어서, (a) 상기 지연동기 루프 회로가 초기 락(initial lock)되었는 지를 검출하는 단계; (b) 상기 지연동기 루프 회로가 초기 락되지 않았을 때는 상기 클럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계; 및 (c) 상기 지연동기 루프 회로가 초기 락되었을 때는, 상기 위상 혼합기에서 상기 두개의 지연신호들이 위상혼합되는 지점을 감지하여 그 결과에 따라 상기 클럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하거나 상기 클럭신호를 소정의 시간만큼 지연시켜 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계를 구비하는 것을 특징으로 한다.
상기 소정의 시간은 상기 단위 지연시간의 절반이 되도록 설정된다.
상기 (c) 단계는, 상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들 사이의 중간 근처일 때는 상기 클럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계; 및 상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호의 상기 제1에지들중 어느 하나의 에지 근처일 때는 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 DLL을 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 DLL은 보조 위상 쉬프터(auxiliary phase shifter)(31), 코어스 지연라인(Coarse delay line)(32), 위상 선택기(Phase selector)(33), 위상 혼합기(Phase blender)(34), 위상 검출기(Phase detector)(35), 및 제어회로(36)를 구비한다.
상기 본 발명에 따른 DLL은 Register Controlled Type의 DLL으로서 코어스/파인 루프(Coarse/Fine loop) 구조를 가지며, 코어스 루프로서 탭드 지연라인(tapped delay line) 형태의 코어스 지연라인(32)이 사용되고 파인 루프로서 위상 혼합기(34)가 사용된다.
보조 위상 쉬프터(31)는 DLL이 초기 락(initial locke)된 이후 위상 혼합기(34)에서 위상혼합되는 지점을 조절하기 위한 것으로서 제어회로(36)에 의해 제어된다. 보조 위상 쉬프터(31)는 제어회로(36)에서 발생되는 제어신호(CNT)에 응답하여, 클럭신호(CLK)를 수신하여 클럭신호(CLK)를 지연시키지 않고 그대로 출력하고나 클럭신호(CLK)를 소정의 시간(θ/2) 만큼 지연시켜 출력한다.
코어스 지연라인(32)은 직렬 연결되는 복수개의 단위 코어스 지연셀(unit coarse delay cell)들을 포함하고, 보조 위상 쉬프터(31)의 출력신호(ICLK)를 수신하여 순차적으로 상기 단위 코어스 지연셀들을 통해 단위 지연시간(θ) 만큼 지연시켜 복수개의 지연신호들을 출력한다. 특히 보조 위상 쉬프터(31)에서의 상기 소정의 시간(θ/2)은 코어스 지연라인(32)내에 포함되는 단위 코어스 지연셀들의 상기 단위 지연시간의 절반이 되도록 설정된다.
위상 선택기(33)는 제어회로(36)에서 발생되는 업/다운(UP/DOWN) 신호를 바탕으로, 상기 복수개의 지연신호들중 두개의 지연신호들(Φi,Φj), 즉 코어스 지연라인(12) 내의 단위 코어스 지연셀들중 인접한 두개의 지연셀들로부터 출력되는 두개의 신호들을 선택하여 출력한다.
지연신호(Φi(i=0,2,4,...))는 코어스 지연라인(32) 내의 단위 코어스 지연 셀들중 짝수번째 지연셀로부터 출력되는 신호를 나타내고, 지연신호(Φj(j=1,3,5,...))는 코어스 지연라인(32) 내의 단위 코어스 지연셀들중 홀수번째 지연셀로부터 출력되는 신호를 나타낸다.
위상 혼합기(34)는 파인 락을 위해 상기 두개의 지연신호들(Φi,Φj)을 위상혼합(phase blending)하여 피드백 신호에 해당하는 최종 출력신호(OCLK)를 출력한다. 위상 검출기(35)는 클럭신호(CLK)와 피드백 신호(OCLK)를 비교하여 클럭신호(CLK)와 피드백 신호(OCLK) 간의 위상차이에 대응하는 검출신호를 발생한다.
제어회로(36)는 위상 검출기(35)에서 검출된 위상에러 정보, 즉 상기 검출신호를 이용하여 보조 위상 쉬프터(31)를 제어하기 위한 제어신호(CNT) 및 위상 선택기(33)를 제어하기 위한 업/다운(UP/DOWN) 신호를 발생한다. 또한 제어회로(36)는 위상 혼합기(34)를 제어한다.
특히, 제어회로(36)는 상기 DLL이 초기 락(initial lock)되었는 지를 검출하고, 상기 DLL이 초기 락되지 않았을 때는 보조 위상 쉬프터(31)가 클럭신호(CLK)를 지연시키지 않고 그대로 출력하도록 보조 위상 쉬프터(31)를 제어한다.
그리고 제어회로(36)는, 상기 DLL이 초기 락되었을 때는, 위상 혼합기(34)에서 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점을 감지하여 그 결과에 따라 보조 위상 쉬프터(31)가 클럭신호(CLK)를 지연시키지 않고 출력하거나 또는 클럭신호(CLK)를 상기 소정의 시간(θ/2) 만큼 지연시켜 출력하도록 보조 위상 쉬프터(31)를 제어한다.
다시말해, 상기 DLL이 초기 락된 이후 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지) 사이의 중간 근처일 때는, 제어회로(36)는 보조 위상 쉬프터(31)가 클럭신호(CLK)를 지연시키지 않고 출력하도록 위상 쉬프터(31)를 제어한다.
상기 DLL이 초기 락된 이후 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지)중 어느 하나의 에지 근처일 때는, 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점을 조절하기 위해 제어회로(36)는 보조 위상 쉬프터(31)가 클럭신호(CLK)를 상기 소정의 시간(θ/2) 만큼 지연시켜 출력하도록 보조 위상 쉬프터(31)를 제어한다. 즉, 보조 위상 쉬프터(31)가 클럭신호(CLK)를 상기 소정의 시간(θ/2) 만큼 지연시켜 출력함으로써, 상기 두개의 지연신호들(Φi,Φj)이 상기 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지) 중 어느 하나의 에지 근처에서 위상혼합되지 않고 상기 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지) 사이의 중간 근처에서 위상혼합되게 된다.
이에 따라 본 발명에 따른 DLL에서는 도 4에 도시된 바와 같이 뱅뱅 지터(bang-bang zitter)의 양이 감소된다.
도 5는 도 3에 도시된 보조 위상 쉬프터의 일예를 나타내는 회로도이다.
도 5를 참조하면, 보조 위상 쉬프터(31A)는 클럭신호(CLK)를 상기 단위 지연시간(θ) 만큼 지연시켜 출력하는 지연셀(51), 클럭신호(CLK)와 지연셀(51)의 출력신호를 위상혼합하여 출력하는 위상혼합기(53), 및 제어신호(CNT)에 응답하여 클럭 신호(CLK)와 위상혼합기(53)의 출력신호중 하나를 선택하여 출력신호(ICLK)로서 출력하는 선택기(55)를 구비한다.
위상혼합기(53)에 의해 클럭신호(CLK)와 지연셀(51)의 출력신호가 위상혼합되므로 위상혼합기(53)의 출력신호는 클럭신호(CLK)에 대해 θ/2 만큼 지연된 신호가 된다.
제어신호(CNT)는 도 3에 도시된 제어회로(36)에 의해 발생되는 신호이다. 상기 DLL이 초기 락되지 않았을 때는 제어회로(36)에 의해 제어신호(CNT)가 제1논리상태가 되어 선택기(55)는 클럭신호(CLK)를 선택하여 출력신호(ICLK)로서 출력한다.
상기 DLL이 초기 락된 이후 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지) 사이의 중간 근처일 때는, 제어회로(36)에 의해 제어신호(CNT)가 제1논리상태가 된다. 이에 따라 선택기(55)는 클럭신호(CLK)를 선택하여 출력신호(ICLK)로서 출력한다.
상기 DLL이 초기 락된 이후 상기 두개의 지연신호들(Φi,Φj)이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들(예컨대 Φi의 상승에지와 Φj의 상승에지)중 어느 하나의 에지 근처일 때는, 제어회로(36)에 의해 제어신호(CNT)가 제2논리상태가 된다. 이에 따라 선택기(55)는 위상혼합기(53)의 출력신호, 즉 클럭신호(CLK)에 대해 θ/2 만큼 지연된 신호를 선택하여 출력신호(ICLK)로서 출력한다.
도 6은 도 3에 도시된 보조 위상 쉬프터의 다른 예를 나타내는 회로도이다.
도 6을 참조하면, 보조 위상 쉬프터(31B)는 지연셀(61), 제1위상혼합기(62), 제2위상혼합기(63), 제3위상혼합기(64), 및 선택기(65)를 구비한다. 도 6의 보조 위상 쉬프터(31B)가 도 5의 보조 위상 쉬프터(31A)에 비해 두개의 위상혼합기(62,64)를 더 포함하는 이유는, 제1위상혼합기(62)의 입력단들의 부하(load)와 제2위상혼합기(63)의 입력단들의 부하를 동일하게 만들고 또한 제1위상혼합기(62)의 출력단의 부하와 제2위상혼합기(63)의 출력단의 부하를 동일하게 만들기 위해서이다.
지연셀(61)은 클럭신호(CLK)를 상기 단위 지연시간(θ) 만큼 지연시켜 출력한다. 제1위상혼합기(62)는 클럭신호(CLK)를 서로 다른 두 입력단을 통해 수신하여 상기 두 입력단을 통해 입력되는 두 신호를 위상혼합하여 선택기(65)로 출력한다. 제1위상혼합기(62)의 출력신호는 클럭신호(CLK)에 대해 지연되지 않는 신호가 된다.
제2위상혼합기(63)는 클럭신호(CLK)와 지연셀(61)의 출력신호를 위상혼합하여 선택기(65)로 출력한다. 제2위상혼합기(63)에 의해 클럭신호(CLK)와 지연셀(61)의 출력신호가 위상혼합되므로 제2위상혼합기(63)의 출력신호는 클럭신호(CLK)에 대해 θ/2 만큼 지연된 신호가 된다. 제3위상혼합기(64)는 지연셀(61)의 출력신호를 서로 다른 두 입력단을 통해 수신하여 상기 두 입력단을 통해 입력되는 두 신호를 위상혼합한다.
선택기(65)는 제어신호(CNT)에 응답하여 제1위상혼합기(62)의 출력신호와 제 2위상혼합기(63)의 출력신호중 하나를 선택하여 출력신호(ICLK)로서 출력한다. 제어신호(CNT)는 도 5에 도시된 제어신호(CNT)와 동일한 신호이고 도 3에 도시된 제어회로(36)에 의해 발생되는 신호이다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DLL에서는, DLL이 초기 락(initial locke)된 이후 위상혼합이 두 지연신호들의 제1에지들중 어느 하나의 에지 근처에서 이루어 질 때는, 위상혼합되는 지점이 두 지연신호들의 제1에지들의 중간 근처에서 이루어지도록 조절된다. 그 결과 본 발명에 따른 DLL에서는 뱅뱅 지터의 양이 감소되는 효과가 있다.

Claims (13)

  1. 클럭신호를 수신하여 상기 클럭신호를 지연시키지 않고 출력하고나 상기 클럭신호를 소정의 시간만큼 지연시켜 출력하는 보조 위상 쉬프터(auxiliary phase shifter);
    상기 보조 위상 쉬프터의 출력신호를 수신하여 순차적으로 단위 지연시간 만큼 지연시켜 복수개의 지연신호들을 출력하는 코어스 지연라인(corse delay line);
    상기 복수개의 지연신호들중 두개의 지연신호들을 선택하여 출력하는 위상 선택기;
    상기 두개의 지연신호들을 위상혼합(phase blending)하여 피드백 신호를 출력하는 위상 혼합기;
    상기 클럭신호와 상기 피드백 신호를 비교하여 상기 클럭신호와 상기 피드백 신호 간의 위상차이에 대응하는 검출신호를 발생하는 위상검출기; 및
    상기 검출신호에 응답하여 상기 보조 위상 쉬프터, 상기 위상 선택기, 및 상기 위상 혼합기를 제어하는 제어회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  2. 제1항에 있어서, 상기 소정의 시간은 상기 단위 지연시간의 절반인 것을 특징으로 하는 지연동기 루프 회로.
  3. 제2항에 있어서, 상기 보조 위상 쉬프터는,
    상기 클럭신호를 상기 단위 지연시간 만큼 지연시켜 출력하는 지연셀;
    상기 클럭신호와 상기 지연셀의 출력신호를 위상혼합하여 출력하는 위상혼합기; 및
    상기 클럭신호와 상기 위상혼합기의 출력신호중 하나를 선택하여 출력하는 선택기를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  4. 제2항에 있어서, 상기 보조 위상 쉬프터는,
    상기 클럭신호를 상기 단위 지연시간 만큼 지연시켜 출력하는 지연셀;
    상기 클럭신호를 서로 다른 두 입력단을 통해 수신하여 상기 두 입력단을 통해 입력되는 두 신호를 위상혼합하여 상기 선택기로 출력하는 제1위상혼합기;
    상기 클럭신호와 상기 지연셀의 출력신호를 위상혼합하여 상기 선택기로 출력하는 제2위상혼합기; 및
    상기 지연셀의 출력신호를 서로 다른 두 입력단을 통해 수신하여 상기 두 입력단을 통해 입력되는 두 신호를 위상혼합하는 제3위상혼합기를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  5. 제1항에 있어서, 상기 제어회로는,
    상기 지연동기 루프 회로가 초기 락(initial lock)되었는 지를 검출하고, 상기 지연동기 루프 회로가 초기 락되지 않았을 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 출력하도록 제어하는 것을 특징으로 하는 지연동기 루프 회로.
  6. 제5항에 있어서, 상기 제어회로는,
    상기 지연동기 루프 회로가 초기 락되었을 때는, 상기 위상 혼합기에서 상기 두개의 지연신호들이 위상혼합되는 지점을 감지하여 그 결과에 따라 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 출력하거나 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 출력하도록 제어하는 것을 특징으로 하는 지연동기 루프 회로.
  7. 제6항에 있어서, 상기 제어회로는,
    상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들 사이의 중간 근처일 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 지연시키지 않고 출력하도록 제어하는 것을 특징으로 하는 지연동기 루프 회로.
  8. 제6항에 있어서, 상기 제어회로는,
    상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들중 어느 하나의 에지 근처일 때는 상기 보조 위상 쉬프터가 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 출력하도록 제어하는 것을 특징으로 하는 지연동기 루프 회로.
  9. 제1항에 있어서, 상기 코어스 지연라인은 직렬 연결되는 복수개의 단위 코어스 지연셀(unit coarse delay cell)들을 구비하고, 상기 복수개의 지연신호들은 상기 복수개의 단위 코어스 지연셀들로부터 출력되는 것을 특징으로 하는 지연동기 루프 회로.
  10. 제9항에 있어서, 상기 두개의 지연신호들은 상기 복수개의 단위 코어스 지연셀들중 인접한 두개의 지연셀들로부터 출력되는 신호들인 것을 특징으로 하는 지연동기 루프 회로.
  11. 입력신호를 수신하여 순차적으로 단위 지연시간 만큼 지연시켜 복수개의 지연신호들을 출력하는 코어스 지연라인 및 상기 복수개의 지연신호들중 선택된 두개의 지연신호들을 위상혼합(phase blending)하는 위상 혼합기를 구비하는 지연동기 루프 회로의 지터(jitter) 감소방법에 있어서,
    (a) 상기 지연동기 루프 회로가 초기 락(initial lock)되었는 지를 검출하는 단계;
    (b) 상기 지연동기 루프 회로가 초기 락되지 않았을 때는 상기 클럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계; 및
    (c) 상기 지연동기 루프 회로가 초기 락되었을 때는, 상기 위상 혼합기에서 상기 두개의 지연신호들이 위상혼합되는 지점을 감지하여 그 결과에 따라 상기 클 럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하거나 상기 클럭신호를 소정의 시간만큼 지연시켜 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계를 구비하는 것을 특징으로 하는 지터 감소방법.
  12. 제11항에 있어서, 상기 소정의 시간은 상기 단위 지연시간의 절반인 것을 특징으로 하는 지터 감소방법.
  13. 제12항에 있어서, 상기 (c) 단계는,
    상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호들의 제1에지들 사이의 중간 근처일 때는 상기 클럭신호를 지연시키지 않고 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계; 및
    상기 두개의 지연신호들이 위상혼합되는 지점이 상기 두개의 지연신호의 상기 제1에지들중 어느 하나의 에지 근처일 때는 상기 클럭신호를 상기 소정의 시간만큼 지연시켜 상기 코어스 지연라인의 상기 입력신호로서 제공하는 단계를 구비하는 것을 특징으로 하는 지터 감소방법.
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