KR20080008546A - Semiconductor device having fuses and fuse cutting method thereof - Google Patents

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KR20080008546A
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Abstract

A semiconductor device having a fuse and a method for cutting the fuse of the semiconductor device are provided to reduce the manufacturing time of the semiconductor device by reducing laser radiation time required for the cutting of the fuse. A semiconductor device having a fuse is prepared. The fuse includes a first line pattern, an insulation film(120), and a second line pattern. The first line pattern used as low fuses(130') is formed on a substrate(100). The insulation film is formed on the substrate having the first line pattern. The second line pattern used as upper fuses(160') is formed on the insulation film. By radiating laser beams on the upper fuses, the upper and lower fuses are sequentially cut off.

Description

퓨즈가 구비된 반도체 소자 및 그의 퓨즈절단방법{Semiconductor Device having Fuses and Fuse Cutting Method Thereof}Semiconductor device having fuses and a method for cutting fuses thereof {ofSemiconductor Device having Fuses and Fuse Cutting Method Thereof}

도 1 내지 도 3은 종래의 반도체 소자의 퓨즈들을 도시한 평면도들이고;1 to 3 are plan views showing fuses of a conventional semiconductor device;

도 4는 조사되는 레이저의 에너지가 낮을 경우 퓨즈의 단선 불량을 나타낸 SEM 평면 사진이고;4 is an SEM plane photograph showing a disconnection failure of a fuse when the energy of the irradiated laser is low;

도 5 내지 도 10은 본 발명의 실시예에 따른 퓨즈가 구비된 반도체 소자를 준비하는 단계를 설명하는 단면도들이고;5 to 10 are cross-sectional views for explaining a step of preparing a semiconductor device having a fuse according to an embodiment of the present invention;

도 11 및 도 12은 레이저 빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 것을 도시한 개념도이다.11 and 12 are conceptual views illustrating sequentially cutting the upper fuse and the lower fuse by irradiating a laser beam onto the upper fuse.

본 발명은 반도체 제조 기술에 관한 것으로, 특히 퓨즈가 구비된 반도체 소자 및 그의 퓨즈절단방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device having a fuse and a method of cutting the fuse thereof.

반도체 소자에서 리페어(Repair) 공정은 공정 진행 중에 메모리 셀 내부에 발생된 결함에 의하여 단위셀이 정상적으로 동작하지 않을 경우, 예비로 준비된 회로를 가동하여 작동하지 않는 단위셀의 기능을 대체하는 공정을 말한다. 예를 들 어, 인라인(In-Line)상에서 발생하는 파티클에 의한 배선간의 전기적 단락의 경우에는 100% 원인을 제거하기는 매우 어렵기 때문에 이러한 리페어 공정은 필수적이며, 웨이퍼 내의 수율에 직접적인 영향을 주게 된다. In the semiconductor device, a repair process refers to a process of replacing a function of a unit cell in which a preliminarily prepared circuit is operated when a unit cell does not operate normally due to a defect generated in a memory cell during a process. . For example, in the case of electrical short-circuit between particles by in-line, this repair process is essential because it is very difficult to eliminate 100% of the causes, which directly affects the yield in the wafer. do.

리페어 방식은 과전류로 퓨즈를 녹여 단선하는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워버리는 방식들이 있으며, 이 방법들 중에서 레이저를 이용하여 퓨즈를 단선하는 방식이 단순하면서도 효율적이며 레이아웃도 용이하여 자주 사용되고 있다. The repair method is an electric fuse method that melts and blows a fuse by overcurrent, and burns the fuse with a laser beam. Among these methods, a method of disconnecting a fuse using a laser is frequently used due to its simple, efficient and easy layout. .

레이저를 조사(照射)하여 소정의 배선 일부를 단선(斷線)시킴으로써 수행되는 리페어 공정에서 단선되는 배선을 퓨즈라 하는데, 단선된 퓨즈는 전류를 차단하므로 높은 전도성 상태에서 낮은 전도성(예컨데 비전도성) 상태로 전환된다.  In the repair process, which is performed by irradiating a laser and disconnecting a part of a predetermined wire, a wire disconnected is called a fuse. Since a blown fuse blocks current, low conductivity (for example, non-conductivity) is prevented. The state is switched.

도 1은 복수 개의 퓨즈(2,4,6,8)를 갖는 퓨즈부(10)를 도시한다. 복수 개의 퓨즈(2,4,6,8)는 본래 비단선 상태, 즉 전도성 상태에 있다. 1 shows a fuse part 10 having a plurality of fuses 2, 4, 6, 8. The plurality of fuses 2, 4, 6, 8 are in a non-disconnected state, that is, in a conductive state.

도 2를 참조하면, 퓨즈(4)를 통하여 흐르는 전류를 차단하기 위해 레이저를 조사하여 퓨즈(4)를 단선한다. 단선되는 퓨즈(4)와 이에 인접하는 퓨즈(2,6)는 주어진 레이저 빔의 파장과 스폿(spot)크기에 의해 매우 근접하게 위치된다. 이에 따라, 퓨즈(4) 단선 공정 중에 인접한 퓨즈(2,6)는 부주의하게 단선 혹은 절단되어 반도체 소자에 결함이 생기거나, 인접영역과의 링크 등이 발생되거나, 적어도 인접하는 퓨즈(2,6)에 심각한 물리적 손상을 야기할 가능성이 있다. 또한 레이저 에너지에 의한 스트레스로 인한 균열(11)이 퓨즈(4)로부터 발전하여 인접하는 퓨즈(2,6)에 손상을 야기할 수 있다. 2, the fuse 4 is disconnected by irradiating a laser to block a current flowing through the fuse 4. The blown fuse 4 and adjacent fuses 2, 6 are located very close by the wavelength and spot size of a given laser beam. As a result, adjacent fuses 2 and 6 are inadvertently disconnected or cut off during the fuse 4 disconnection process, resulting in a defect in the semiconductor device, a link with an adjacent region, or at least an adjacent fuse 2, 6. ) May cause serious physical damage. In addition, cracks 11 due to stress caused by laser energy may be generated from the fuses 4 and cause damage to adjacent fuses 2 and 6.

이에 따라, 퓨즈 단선시에 인접하는 퓨즈에 영향을 미치지 않도록 퓨즈를 보호하기 위한 다수의 방법이 제안되어 왔다. 초기에는 단선시 발생하는 인접 회로 소자 또는 다른 퓨즈에 대한 손상을 방지하기 위해, 퓨즈간의 거리를 충분히 유지함으로써 이러한 문제를 해결하였다. 그러나 반도체 소자가 점점 고집적화됨에 따라 퓨즈 간의 조밀한 피치가 요구되어 이러한 방법은 한계에 도달하고 있다. Accordingly, a number of methods have been proposed for protecting fuses so as not to affect adjacent fuses upon fuse break. Initially, this problem is solved by maintaining a sufficient distance between fuses in order to prevent damage to adjacent circuit elements or other fuses that occur during disconnection. However, as semiconductor devices become increasingly integrated, the tight pitch between fuses is required, and this method is reaching its limit.

또한, 퓨즈 단선시에 인접하는 퓨즈에 영향을 미치지 않도록 퓨즈를 보호하기 위한 다른 방법으로 부가구조물에 의한 방법이 있을 수 있다. 도 3은 복수 개의 퓨즈(12,14,16)로 구성된 퓨즈부(20)를 나타낸다. 퓨즈부(20)내의 퓨즈 사이에는 부가구조물(23,25)이 배치된다. 부가구조물(23,25)은 전형적으로 텅스텐(W)이나 몰리브데늄(Mo)과 같은 배리어 재료로 구성되어, 퓨즈(14)가 레이저에 의해 단선될 때 균열정지부로서 작용한다. 따라서, 균열(21)은 퓨즈(14)로부터 발전하여 부가구조물(23,25)에서 저지된다. In addition, there may be a method by an additional structure as another method for protecting the fuse so as not to affect the adjacent fuse at the time of fuse break. 3 shows a fuse part 20 composed of a plurality of fuses 12, 14, and 16. The additional structures 23 and 25 are disposed between the fuses in the fuse part 20. The additional structures 23 and 25 are typically made of a barrier material such as tungsten (W) or molybdenum (Mo) to act as crack stops when the fuse 14 is disconnected by a laser. Thus, the cracks 21 generate from the fuse 14 and are prevented in the additional structures 23 and 25.

그러나, 이러한 방법은 기본적으로 균열차단 구조물의 첨가로 인한 피치 간격의 증가로 도리어 칩 면적을 증가시키는 문제점을 가지고 있다. 그리고 퓨즈 사이에 도입된 균열차단 구조물은 조밀한 피치에서는 적용하지 않는다. 그 이유는 균열차단 구조물 자체가 레이저에 의해 용발되어 인접한 퓨즈 또는 그 다음의 회로 소자에 손상을 일으키기 때문이다. However, this method basically has a problem of increasing the chip area due to the increase in the pitch interval due to the addition of the crack blocking structure. And crack-blocking structures introduced between fuses are not applied at tight pitches. The reason is that the crack blocking structure itself is sputtered by the laser, causing damage to the adjacent fuses or subsequent circuit elements.

도 4는 조사되는 레이저의 에너지가 낮을 경우 퓨즈의 단선 불량을 나타낸 사진이다. 즉, 퓨즈(41,42) 피치 사이즈가 좁을수록 조사되는 레이저의 에너지가 낮게 사용해야 인접 퓨즈들에 미치는 영향을 줄일 수 있으나, 이 경우에는 퓨 즈(41,42)의 단선이 완전하게 되지 않아 퓨즈의 레지듀(Residue, 41',42')가 잔존하는 경우가 발생할 수 있다. Figure 4 is a photograph showing the disconnection of the fuse when the energy of the laser irradiated is low. That is, the narrower the pitch size of the fuses 41 and 42, the lower the energy of the irradiated laser can be used to reduce the influence on the adjacent fuses. However, in this case, the fuses 41 and 42 are not completely disconnected, so the fuse Residues 41 'and 42' may remain.

따라서, 단위 면적당 구성요소의 밀도가 높은 반도체 소자에서 선택된 퓨즈를 단선하기 위해 레이저 빔을 조사할 때 인접 퓨즈의 손상이 없으면서 효율적으로 퓨즈들을 배치하는 것이 필요하게 되었다. Therefore, when irradiating a laser beam to disconnect a selected fuse in a semiconductor device having a high density of components per unit area, it is necessary to efficiently arrange fuses without damaging adjacent fuses.

또한 단위 면적당 구성요소의 밀도가 높은 반도체 소자에서는 퓨즈들이 배열되는 밀도가 높아지게 되는데, 예를 들어 2 개의 퓨즈들의 단선을 위해서는 퓨즈 각각에 대해서 레이저 빔을 각각 조사해야 한다. 반도체 소자 제조용 웨이퍼 상에 수천-수만개의 퓨즈가 존재하는 경우에는 레이저 빔을 조사하는 데 장시간이 소요될 수 있는데 이것은 반도체 소자 제조공정에 큰 부담이 될 수 있다. 따라서 퓨즈들의 단선을 위한 레이저 빔을 조사하는 시간을 단축하는 퓨즈절단방법이 필요하게 되었다. In addition, in a semiconductor device having a high density of components per unit area, the density in which fuses are arranged is increased. For example, in order to disconnect two fuses, a laser beam must be irradiated to each fuse. When there are thousands of tens of thousands of fuses on a wafer for manufacturing a semiconductor device, it may take a long time to irradiate a laser beam, which may be a great burden for the semiconductor device manufacturing process. Therefore, there is a need for a fuse cutting method that shortens the time for irradiating a laser beam for disconnection of fuses.

본 발명이 이루고자 하는 기술적 과제는, 단위 면적당 구성요소의 밀도가 높은 반도체 소자에서 선택된 퓨즈를 단선하기 위하여 레이저를 조사할 때 인접 퓨즈의 손상이 없으면서 효율적으로 퓨즈들을 배치하도록 하는 퓨즈를 구비한 반도체 소자를 제공하는 것이다. The technical problem to be achieved by the present invention is a semiconductor device having a fuse for efficiently placing fuses without damaging adjacent fuses when irradiating a laser to disconnect the selected fuse in a semiconductor device having a high density of components per unit area. To provide.

본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈의 단선을 위한 레이저 조사 시간을 단축할 수 있는 상기 퓨즈를 구비한 반도체 소자의 퓨즈절단방법을 제공하는 데 있다. Another object of the present invention is to provide a fuse cutting method of a semiconductor device having the fuse, which can shorten the laser irradiation time for disconnection of the fuse.

상기 기술적 과제를 달성하기 위하여 본 발명의 퓨즈가 구비된 반도체 소자의 퓨즈절단방법에서는 기판 상에 하부퓨즈들로도 이용될 제1배선패턴; 상기 제1배선패턴을 포함하는 상기 기판 상에 형성된 절연막; 및 상기 절연막 상에 상부퓨즈들로도 이용될 제2배선패턴을 포함하는 퓨즈가 구비된 반도체 소자를 준비하는 단계; 및 레이저 빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 단계를 포함한다. In order to achieve the above technical problem, a fuse cutting method of a semiconductor device having a fuse according to an embodiment of the present invention includes: a first wiring pattern to be used as lower fuses on a substrate; An insulating film formed on the substrate including the first wiring pattern; And preparing a semiconductor device including a fuse on the insulating layer, the fuse including a second wiring pattern to be used as upper fuses. And sequentially cutting the upper fuse and the lower fuse by irradiating a laser beam on the upper fuse.

본 발명의 퓨즈가 구비된 반도체소자의 퓨즈절단방법에 있어서, 상기 순차적으로 절단하는 단계는 상기 레이저 빔을 상기 상부퓨즈 상에 한 번 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 것을 바람직하다. In the fuse cutting method of a semiconductor device with a fuse of the present invention, the step of sequentially cutting is preferably to cut the upper fuse and the lower fuse sequentially by irradiating the laser beam on the upper fuse once. Do.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 퓨즈가 구비된 반도체 소자에서는, 기판 상에 하부퓨즈들로도 이용될 제1배선패턴; 상기 제1배선패턴을 포함하는 상기 기판 상에 형성된 절연막; 및 상기 절연막 상에 상부퓨즈들로도 이용될 제2배선패턴을 포함하고, 상기 상부퓨즈들은 그 상면이 바로 대기에 노출되는 구조를 가지는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자를 제공한다. In the semiconductor device with a fuse of the present invention for achieving the another technical problem, a first wiring pattern to be used as the lower fuses on the substrate; An insulating film formed on the substrate including the first wiring pattern; And a second wiring pattern to be used as upper fuses on the insulating layer, wherein the upper fuses have a structure in which an upper surface thereof is directly exposed to the atmosphere.

본 발명의 퓨즈가 구비된 반도체 소자에 있어서, 상기 하부퓨즈들의 각각은, 상기 기판 상에서 바라볼 때, 상기 상부퓨즈들 각각의 바로 아래 방향에 위치하거나 또는 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서, 상기 상부퓨즈들과 나란하게 배열되는 것이 바람직하다.In the semiconductor device with a fuse of the present invention, each of the lower fuses, when viewed on the substrate, while being positioned to be positioned directly under each of the upper fuses or not directly below, It is preferable that the upper fuses are arranged side by side.

본 발명의 퓨즈가 구비된 반도체 소자에 있어서, 상기 제1배선패턴은 워드라 인 또는 비트라인인 것이 바람직하며, 상기 제2배선패턴은 금속배선인 것이 바람직하다. In the semiconductor device having a fuse of the present invention, the first wiring pattern is preferably a word line or a bit line, and the second wiring pattern is preferably a metal wiring.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. Throughout the specification, when referring to one component, such as a film, region, or substrate, being "on" another component, the component is in direct contact with or intervening with another component. It can be interpreted that elements may exist.

도 5 내지 도 10은 본 발명의 실시예에 따른 퓨즈가 구비된 반도체 소자를 준비하는 단계를 설명하는 단면도들이다.5 to 10 are cross-sectional views illustrating a step of preparing a semiconductor device having a fuse according to an embodiment of the present invention.

도 5를 참조하면, 기판(100) 상에 층간절연막(120)을 형성하여 기판(100)과 그 상부에 형성될 구조물을 절연시킨다. 예를 들어, 기판(100) 상에 소자분리막(110)을 형성하고, 트랜지스터의 게이트 전극(111), 소스(112)/드레인(113) 영역을 형성한 후, 층간절연막(120)을 기판(100) 전면에 형성할 수 있다. 층간절연막(120)은 BPSG(Boron Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass)막 중에 선택된 적어도 하나의 단일막 또는 이들의 복합막을 포함하여 형성할 수 있다. 물론 실리콘 질화물과 같은 절연물을 증착하여 형성할 수도 있다.Referring to FIG. 5, an interlayer insulating film 120 is formed on a substrate 100 to insulate the substrate 100 and a structure to be formed thereon. For example, after the device isolation layer 110 is formed on the substrate 100, the gate electrode 111, the source 112, and the drain 113 region of the transistor are formed, and the interlayer insulating layer 120 is formed on the substrate ( 100) can be formed on the front surface. The interlayer insulating layer 120 may include at least one single layer selected from boron phosphorous silicate glass (BPSG), phosphorous silicate glass (PSG), spin on glass (SOG), tetra ethyl ortho silicate (TEOS), and undoped silicate glass (USG). Or these composite films. Of course, it may be formed by depositing an insulator such as silicon nitride.

이어서, 도 6을 참조하면, 제 1 층간절연막(120)을 식각하여 드레인 영역을 노출하는 콘택홀을 형성한 후, 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘, 금속 실리사이드, 금속 또는 다결정 실리콘과 금속 실리사이드의 적층막을 증착하고 패터닝하여 콘택 플러그(135) 및 제1배선패턴(130)을 형성한다. Next, referring to FIG. 6, after forming the contact hole exposing the drain region by etching the first interlayer insulating layer 120, a conductive material such as polycrystalline silicon, metal silicide, metal or polycrystalline silicon and metal doped with impurities The contact layer 135 and the first wiring pattern 130 are formed by depositing and patterning a layer of silicide.

즉, 상기 층간절연막(120) 상에 하부퓨즈(130')들로도 이용될 제1배선패턴(130)을 형성한다. 예를 들어, 제1배선패턴(130) 중 일부는 비트라인(130",bit-line)일 수 있다. 즉, 반도체 소자에서 제1배선패턴(130) 중 일부는 비트라인(130")의 역할을 수행하고, 제1배선패턴(130)의 또 다른 일부는 하부퓨즈(130')들의 역할을 수행할 수 있다. 이 경우 제1배선패턴(130)은 다결정 실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속 질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속 실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나의 단일막 또는 이들의 복합막을 포함하여 형성할 수 있다. 또한 상기 형성된 물질막 하부에는 장벽금속층(barrier metal)이 형성될 수도 있다. 이 때, 물질막의 증착은 화학적 기상 증착(Chemical Vapor Deposition : CVD)이나 물리적 기상 증착(Physical Vapor Deposition : PVD)에 의할 수 있다. 제1배선패턴(130) 중 일부인 비트라인(130")을 형성하면서 동시에 층간절연막 상에 제1배선패턴(130) 중 또 다른 일부인 하부퓨즈(130')들을 형성할 수 있으므로 하부퓨 즈(130')들을 형성하는 물질들은 비트라인(130")을 형성하는 물질들과 동일할 수 있다.That is, the first wiring pattern 130 to be used as the lower fuses 130 ′ is formed on the interlayer insulating layer 120. For example, some of the first wiring patterns 130 may be bit lines 130 ″. In other words, some of the first wiring patterns 130 may be formed on the bit lines 130 ″ in the semiconductor device. The other part of the first wiring pattern 130 may serve as the lower fuses 130 ′. In this case, the first wiring pattern 130 may be formed of polycrystalline silicon, metal (ex, tungsten or molybdenum, etc.), conductive metal nitride (ex, titanium nitride or tantalum nitride, etc.) and metal silicide (ex, tungsten silicide, cobalt silicide, etc.). It can be formed including at least one single film or a composite film thereof selected from among. In addition, a barrier metal layer may be formed under the formed material layer. In this case, the deposition of the material film may be performed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). The lower fuse 130 may be formed while forming the bit line 130 ″, which is a part of the first wiring pattern 130, and at the same time, the lower fuse 130 ′, which is another part of the first wiring pattern 130, may be formed on the interlayer insulating layer. The materials forming ') may be the same as the materials forming bitline 130 ″.

한편, 도면에는 도시하지 않았지만, 제1배선패턴은 워드라인(word-line)일 수 있는데, 설계의도에 따라서는 워드라인을 형성하면서 동시에 층간절연막 상에 하부퓨즈들을 형성할 수도 있다. 이 경우에도 제1배선패턴은 다결정 실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속 질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속 실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나의 단일막 또는 이들의 복합막을 포함하여 형성할 수 있으며, 또한 상기 형성된 물질막 하부에는 장벽금속층(barrier metal)이 형성될 수도 있다. 물질막의 증착은 화학적 기상 증착(Chemical Vapor Deposition : CVD)이나 물리적 기상 증착(Physical Vapor Deposition : PVD)에 의할 수 있다. 워드라인을 형성하면서 동시에 층간절연막 상에 하부퓨즈들을 형성할 수 있으므로 하부퓨즈들을 형성하는 물질들은 워드라인을 형성하는 물질들과 동일할 수 있다.Although not shown in the drawing, the first wiring pattern may be a word line, and according to design intention, the lower fuses may be formed on the interlayer insulating layer while forming the word line. Also in this case, the first wiring pattern is selected from polycrystalline silicon, metal (ex, tungsten or molybdenum, etc.), conductive metal nitride (ex, titanium nitride or tantalum nitride, etc.) and metal silicide (ex, tungsten silicide, cobalt silicide, etc.). At least one single film or a composite film thereof may be included, and a barrier metal layer may be formed under the formed material film. The deposition of the material film may be performed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). Since the lower fuses may be formed on the interlayer insulating layer while forming the word line, the materials forming the lower fuses may be the same as the materials forming the word line.

물론, 퓨즈로 이용될 배선패턴은 설계의도에 따라서, 라인 타입이 아닌 다양한 형태의 패턴으로 구현될 수 있다. Of course, the wiring pattern to be used as the fuse may be implemented in various types of patterns instead of line types according to design intention.

도 7을 참조하면, 제1배선패턴을 형성한 후에 상기 제1배선패턴을 포함하여 상기 기판(100) 상에 절연막(140)을 형성한다. 절연막(140)은 BPSG(Boron Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass)막 중에 선택된 적어도 하나의 단일막 또는 이들의 복합막을 포함하여 형성할 수 있다. 물 론, 상기 절연막(140)은 단일층이 아니라 상기 조합으로 이루어진 군으로부터 선택된 여러 개의 복수 개의 층들로 형성될 수도 있다. 예를 들어, 비트라인(130")을 형성한 후 절연막(140')을 증착하는 경우 상기 절연막(140')은 BPSG 막층과 TEOS 막층으로 구성된 복수 개의 층들로 형성될 수 있다. 또한, 커패시터(157)를 형성하는 경우에는 커패시터(157)의 단차에 해당하는 높이 이상의 절연막(140")을 추가로 더 형성할 수도 있다. 커패시터(157)형성에 대해서 자세히 설명하면 우선 절연막(140')을 식각하여 소스 영역(112)을 노출하는 콘택홀을 형성한다. 이 콘택홀에 불순물이 도핑된 다결정 실리콘과 같은 도전성 물질을 증착하여 콘택 플러그를 형성한 후, 그 상부에 커패시터 하부전극(150)을 형성한다. 도면에서 하부전극(150)은 단순 스택형으로 도시되어 있으나 실린더형, 핀(fin)형 등의 다양한 형상으로 이루어질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 하부전극(150) 전면에 유전막(153)을 형성하고, 그 위에 불순물이 도핑된 다결정 실리콘과 같은 도전성 물질을 증착하여 상부전극층을 형성한다. 이어서, 상부전극층을 패터닝하여 상부전극(155)을 형성한다. 이해를 돕기 위하여, 비트라인(130")과 하부전극 콘택(136)이 단면에서 동시에 보이는 것으로 도시하였으나, 하부전극 콘택(136)은 비트라인(130")과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다. Referring to FIG. 7, after forming the first wiring pattern, the insulating layer 140 is formed on the substrate 100 including the first wiring pattern. The insulating layer 140 may include at least one single layer selected from boron phosphorous silicate glass (BPSG), phosphorous silicate glass (PSG), spin on glass (SOG), tetra ethyl ortho silicate (TEOS), and undoped silicate glass (USG) film. These composite films can be formed. Of course, the insulating layer 140 may be formed of a plurality of layers selected from the group consisting of the above combinations, rather than a single layer. For example, when the insulating film 140 ′ is deposited after the bit line 130 ″ is formed, the insulating film 140 ′ may be formed of a plurality of layers including a BPSG film layer and a TEOS film layer. In the case of forming the 157, an insulating film 140 ″ having a height equal to or higher than the level of the capacitor 157 may be further formed. Referring to the formation of the capacitor 157 in detail, first, a contact hole exposing the source region 112 is formed by etching the insulating layer 140 ′. A conductive material such as polycrystalline silicon doped with impurities is deposited in the contact hole to form a contact plug, and then a capacitor lower electrode 150 is formed thereon. Although the lower electrode 150 is illustrated in a simple stack form in the drawing, it may be formed in various shapes such as a cylindrical shape and a fin shape, and hemispherical grains may be formed on the surface thereof. The dielectric layer 153 is formed over the lower electrode 150, and a conductive material such as polycrystalline silicon doped with impurities is deposited thereon to form an upper electrode layer. Subsequently, the upper electrode layer is patterned to form the upper electrode 155. For ease of understanding, while the bit line 130 " and the lower electrode contact 136 are shown simultaneously in cross section, the lower electrode contact 136 is on a different plane than the bit line 130 " I don't meet

도 8을 참조하면, 상기 절연막(140) 상에 상부퓨즈(160')들로도 이용될 제2배선패턴(160)을 형성한다. 즉, 제2배선패턴(160) 중 일부는 금속배선(160")의 역할을 수행하고 제2배선패턴(160) 중 또 다른 일부는 상부퓨즈(160')의 역할을 수행 할 수 있다. 금속배선(160")을 형성하면서 동시에 절연막(140) 상에 상부퓨즈(160')들을 형성할 수 있다. 이 경우 제2배선패턴(160)은 알루미늄 또는 구리 중 어느 하나를 포함하여 형성될 수 있으며 상기 제2배선패턴(160) 하부에는 장벽금속층(barrier metal)이 형성될 수도 있다. 이 때, 물질막의 증착은 화학적 기상 증착(Chemical Vapor Deposition : CVD)이나 물리적 기상 증착(Physical Vapor Deposition : PVD) 또는 전기도금(Electro plating) 등에 의할 수 있다. Referring to FIG. 8, a second wiring pattern 160 to be used as the upper fuses 160 ′ is formed on the insulating layer 140. That is, some of the second wiring patterns 160 may serve as the metal wiring 160 ″, and another portion of the second wiring patterns 160 may serve as the upper fuse 160 ′. The upper fuses 160 ′ may be formed on the insulating layer 140 while the wiring 160 ″ is formed. In this case, the second wiring pattern 160 may include any one of aluminum and copper, and a barrier metal layer may be formed under the second wiring pattern 160. In this case, the deposition of the material film may be performed by chemical vapor deposition (CVD), physical vapor deposition (PVD) or electroplating.

앞에서 기술한 것처럼, 종래의 기술은 리페어 공정을 위한 퓨즈들이 한 개의 층으로만 구성되어 있어서, 퓨즈 피치 사이즈가 작아지는 고밀도의 반도체 소자에서 퓨즈 배열에 한계가 있었다. 그러나, 본 발명에 의한 퓨즈가 구비된 반도체 소자 및 그 제조방법에 의할 경우, 퓨즈들을 복수 개의 층으로 배열하게 되므로 퓨즈들이 주어진 반도체 소자의 전체 면적에서 차지하는 면적의 비율을 낮출 수 있게 되어, 보다 효과적으로 고밀도의 반도체 소자를 제조할 수 있게 된다.As described above, the prior art has a limitation in fuse arrangement in a high density semiconductor device in which the fuse pitch for the repair process is composed of only one layer, so that the fuse pitch size becomes small. However, according to the semiconductor device having a fuse and a method of manufacturing the same according to the present invention, since the fuses are arranged in a plurality of layers, the ratio of the area of the fuses to the total area of the given semiconductor device can be lowered. It is possible to effectively manufacture high-density semiconductor devices.

한편, 도 8을 참조하면, 상기 기판(100) 상에서 바라볼 때, 상기 하부퓨즈(130')들의 각각은 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열될 수 있다. 한편, 반도체 소자의 설계의도에 따라서는 도 9에서처럼, 상기 기판(100) 상에서 바라볼 때, 상기 하부퓨즈(130')들의 각각은 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열될 수 있다. Meanwhile, referring to FIG. 8, when viewed on the substrate 100, each of the lower fuses 130 ′ is positioned directly under each of the upper fuses 160 ′, and the upper fuses 160 ′. ) Can be arranged side by side. Meanwhile, according to the design intention of the semiconductor device, as shown in FIG. 9, when viewed on the substrate 100, each of the lower fuses 130 ′ is positioned directly below each of the upper fuses 160 ′. It may be arranged side by side with the upper fuses 160 ′ while being offset from each other.

다시 도 8을 참조하면, 제2배선패턴(160)을 형성한 후에 상기 제2배선패턴(160)을 포함하는 상기 기판(100) 상에 배선간절연막(170)을 형성할 수 있다. 계 속하여, 상기 제2배선패턴(160), 상기 배선간절연막(170)을 포함한 기판(100) 전면에 패시베이션막(180)을 형성한다. 패시베이션막(180)을 형성하는 단계는 칩 제조의 최종 공정으로서, 칩을 긁힘이나 습기 침투로부터 방지하기 위하여 유전성 및 완충성 코팅을 이용하는 것이다. 패시베이션막(180)은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것이 바람직하다. 이러한 막질은 후속하는 조립 또는 패키지공정 등에서 하부구조에 전해지는 기계적, 전기적 또는 화학적 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 한다. Referring back to FIG. 8, after forming the second wiring pattern 160, an inter-wire insulating layer 170 may be formed on the substrate 100 including the second wiring pattern 160. Subsequently, a passivation layer 180 is formed on the entire surface of the substrate 100 including the second wiring pattern 160 and the interwire insulating layer 170. The step of forming the passivation film 180 is a final process of chip fabrication, which uses a dielectric and buffer coating to prevent the chip from scratching or moisture penetration. The passivation film 180 is preferably made of a silicon nitride film, a silicon oxide film, or a composite film having good moisture resistance. This film quality serves to protect the internal semiconductor devices by absorbing mechanical, electrical or chemical shocks to the underlying structure in the subsequent assembly or packaging process.

반도체 소자에 따라서는 상부퓨즈(160')들로도 이용될 제2배선패턴(160)이 반도체 소자의 최상부로부터 깊은 깊이에 위치할 수도 있다. 상부퓨즈(160') 상에 있는 막(예를 들어, 절연막(170) 또는 패시베이션막(180)등)이 두껍게 존재하면 퓨즈를 절단하기 위하여 조사되는 레이저의 에너지의 많은 부분이 막 자체에 흡수되어 결국 퓨즈를 단선하기 위하여 레이저를 긴 시간동안 다량으로 조사하여야 하므로 인접한 퓨즈에 바람직하지 않는 영향을 미칠 수 있다. Depending on the semiconductor device, the second wiring pattern 160, which will also be used as the upper fuses 160 ′, may be located deep from the top of the semiconductor device. If there is a thick film (eg, insulating film 170 or passivation film 180) on the upper fuse 160 ', a large portion of the energy of the laser irradiated to cut the fuse is absorbed by the film itself. As a result, the laser must be irradiated in large quantities for a long time in order to break the fuse, which may have an undesirable effect on the adjacent fuse.

따라서, 도 10에서처럼, 패시베이션막(180) 및/또는 층간절연막(170)등을 식각하여 상부퓨즈(160')들의 상면이 대기에 노출되도록 퓨즈 개구부(190)를 형성하는 것이 바람직하다. 한편, 상부퓨즈(160')들로도 이용되는 제2배선패턴(160) 중 일부는 금속배선(160")의 역할을 하는데 예를 들어, 알루미늄으로 형성될 수 있다. 금속배선(160")으로 사용되는 알루미늄막은 보통 2000~6000 Å 의 두께를 가지는데 이러한 두께는 상부퓨즈(160')에 대해서는 두꺼워서 바람직하지 않다. 즉, 두꺼운 상부퓨즈(160')를 단선하기 위하여 레이저를 긴 시간동안 다량으로 조사하여야 하 므로 인접한 퓨즈에 바람직하지 않는 영향을 미칠 수 있다. 따라서 상기 퓨즈 개구부(190)를 형성한 후에 상기 상부퓨즈(160')의 상면에서부터 식각하여 상부퓨즈(160')의 전체 두께를 낮추거나 또는 그루브를 형성하게 할 수도 있다. 그루브의 깊이는 필요에 따라 조절하여 형성할 수 있는데, 경우에 따라 그루브는 상부퓨즈(160')를 관통하도록 형성될 수도 있다. 상부퓨즈(160')의 상면에서부터 식각하기 위해서는 습식 식각을 이용할 수도 있으나, 고집적화된 반도체 소자를 형성할 경우, 식각 정도를 더욱 미세하게 통제할 수 있는 이방성 건식 식각을 이용하는 것이 바람직하다. 식각 가스는 염소(Cl), 불소(F)등을 포함하는 가스에 산소, 아르곤등을 식각 목적에 따라 적정 비율로 혼합한 것이 주로 사용되며, 활성을 높이기 위해 플라즈마를 형성하여 사용할 수도 있다. Accordingly, as illustrated in FIG. 10, it is preferable to form the fuse opening 190 to etch the passivation layer 180 and / or the interlayer insulating layer 170 to expose the top surface of the upper fuses 160 ′ to the atmosphere. Meanwhile, some of the second wiring patterns 160, which are also used as the upper fuses 160 ′, serve as the metal wires 160 ″, and may be formed of, for example, aluminum. Used as the metal wires 160 ″. The aluminum film is usually a thickness of 2000 ~ 6000 는데 This thickness is not preferable because it is thick for the upper fuse (160 '). That is, since the laser must be irradiated in a large amount for a long time in order to disconnect the thick upper fuse 160 ′, it may have an undesirable effect on the adjacent fuse. Therefore, after the fuse opening 190 is formed, the fuse may be etched from an upper surface of the upper fuse 160 ′ to lower the overall thickness of the upper fuse 160 ′ or to form a groove. The depth of the groove may be adjusted and formed as necessary. In some cases, the groove may be formed to penetrate the upper fuse 160 ′. In order to etch from the upper surface of the upper fuse 160 ′, wet etching may be used. However, in the case of forming a highly integrated semiconductor device, it is preferable to use anisotropic dry etching to further control the etching degree. The etching gas is mainly a mixture of oxygen, argon and the like in a gas containing chlorine (Cl), fluorine (F), etc. according to the etching purpose, and may be used by forming a plasma to increase the activity.

지금까지 기판 상에 하부퓨즈들로도 이용될 제1배선패턴; 상기 제1배선패턴을 포함하는 상기 기판 상에 형성된 절연막; 및 상기 절연막 상에 상부퓨즈들로도 이용될 제2배선패턴을 포함하는 퓨즈가 구비된 반도체 소자를 준비하는 단계에 대하여 설명하였고, 이후에 레이저빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 단계에 대하여 설명한다.A first wiring pattern to be used as lower fuses on a substrate so far; An insulating film formed on the substrate including the first wiring pattern; And preparing a semiconductor device including a fuse including a second wiring pattern to be used as upper fuses on the insulating film. Subsequently, a laser beam is irradiated onto the upper fuse to form the upper fuse and the lower fuse. A step of sequentially cutting the fuse will be described.

종래 기술에서는 퓨즈들이 한 개의 층으로 구성되므로, 예를 들어 2 개의 퓨즈들의 단선을 위해서는 레이저 빔을 두 번 조사해야 한다. 이에 비하여 본 발명에 의해 상부퓨즈(160')와 하부퓨즈(130')를 2개의 층으로 배열하고, 상기 상부퓨즈 상에 레이저 빔을 한 번만 조사하여 상기 상부퓨즈(160') 및 하부퓨즈(130')를 순차적으로 절단할 수 있게 되면, 레이저 조사 시간을 단축하고 이에 의해 반도체 소 자 제조 소요시간을 단축할 수 있는 효과를 기대할 수 있다. 즉, 반도체 소자 제조용 웨이퍼 상에 수천~수만개의 퓨즈가 존재한다고 할 때 레이저 조사 시간 단축은 반도체 소자 제조공정에서 유효한 의미가 있다. In the prior art, since the fuses are composed of one layer, for example, the disconnection of two fuses requires irradiation of the laser beam twice. In contrast, according to the present invention, the upper fuse 160 'and the lower fuse 130' are arranged in two layers, and the upper fuse 160 'and the lower fuse (by irradiating a laser beam on the upper fuse only once) 130 ') can be cut sequentially, it can be expected to reduce the laser irradiation time, thereby reducing the time required to manufacture semiconductor elements. In other words, when there are thousands to tens of thousands of fuses on a wafer for manufacturing a semiconductor device, shortening the laser irradiation time is effective in the semiconductor device manufacturing process.

도 11 은 레이저 빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 것을 도시한 개념도이다. FIG. 11 is a conceptual diagram illustrating sequentially cutting the upper fuse and the lower fuse by irradiating a laser beam onto the upper fuse.

도 11을 참조하면 상기 하부퓨즈(130')들의 각각이 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열되어 있으며, 레이저 빔(200)이 상기 상부퓨즈 상에 조사되어 레이저 빔의 스폿(spot)의 직경에 의해 형성되는 점선으로 표시된 영역 내의 상부퓨즈와 하부퓨즈를 순차적으로 절단하게 된다. Referring to FIG. 11, each of the lower fuses 130 ′ is positioned directly below each of the upper fuses 160 ′ and arranged in parallel with the upper fuses 160 ′, and the laser beam 200 ) Is irradiated onto the upper fuse to sequentially cut the upper fuse and the lower fuse in the area indicated by the dotted line formed by the diameter of the spot of the laser beam.

실제로 상기 하부퓨즈(130')들의 각각이 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열된 경우를 제작하고 레이저 빔을 한 번 조사한 후 상부퓨즈 및 하부퓨즈의 절단여부를 확인한 실험에서 특정 에너지 범위에서 상부퓨즈 뿐만 아니라 하부퓨즈까지도 단선이 되는 것을 확인할 수 있었으며, 단선하고자 하는 퓨즈와 인접하는 퓨즈에는 바람직하지 않은 영향을 미치지 않음을 확인할 수 있었다. In fact, each of the lower fuses 130 ′ is positioned directly below each of the upper fuses 160 ′ and arranged in parallel with the upper fuses 160 ′ and irradiated with a laser beam once. After the experiment to confirm the cutting of the upper fuse and the lower fuse was confirmed that not only the upper fuse but also the lower fuse in a specific energy range, it was confirmed that there is no undesirable effect on the fuse adjacent to the fuse to be disconnected. Could.

도 12는 레이저 빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 것을 도시한 개념도이다. 도 13을 참조하면 상기 하부퓨즈(130')들의 각각이 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열되어 있으 며, 레이저 빔(200)이 상기 상부퓨즈(160') 상에 조사되어 레이저 빔의 스폿(spot)의 직경에 의해 형성되는 점선으로 표시된 영역 내의 상부퓨즈와 하부퓨즈를 순차적으로 절단하게 된다. 12 is a conceptual diagram illustrating sequentially cutting the upper fuse and the lower fuse by irradiating a laser beam onto the upper fuse. Referring to FIG. 13, each of the lower fuses 130 ′ is arranged side by side with the upper fuses 160 ′ while being offset from each other without being located directly below each of the upper fuses 160 ′. The laser beam 200 is irradiated onto the upper fuse 160 ′ to sequentially cut the upper fuse and the lower fuse in the area indicated by the dotted line formed by the diameter of the spot of the laser beam.

실제로 상기 하부퓨즈(130')들의 각각이 상기 상부퓨즈(160')들 각각의 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서 상기 상부퓨즈(160')들과 나란하게 배열된 경우를 제작하고 레이저 빔을 한 번 조사한 후 상부퓨즈 및 하부퓨즈의 절단여부를 확인한 실험에서 특정 에너지 범위에서 상부퓨즈 뿐만 아니라 하부퓨즈까지도 단선이 되는 것을 확인할 수 있었다.In fact, each of the lower fuses 130 ′ is not located directly below each of the upper fuses 160 ′, but is disposed to be parallel to the upper fuses 160 ′ while being offset to each other. After examining once and confirming whether the upper fuse and the lower fuse in the experiment it was confirmed that not only the upper fuse but also the lower fuse in a specific energy range.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes are possible in the technical spirit of the present invention by combining the above embodiments by those skilled in the art. It is obvious.

본 발명에 따른 퓨즈가 구비된 반도체 소자에 의하면, 주어진 반도체 소자의 전체 면적에서 퓨즈들이 차지하는 면적의 비율을 낮출 수 있게 되어, 보다 효과적으로 고밀도의 반도체 소자를 제조할 수 있게 된다. 더욱이 상기 상부퓨즈의 상면이 대기에 바로 노출되는 구조를 가지게 되어 낮은 에너지의 레이저 빔에 의해서도 상부퓨즈 및 하부퓨즈를 절단할 수 있게 된다. According to the semiconductor device with a fuse according to the present invention, it is possible to lower the ratio of the area occupied by the fuses in the total area of a given semiconductor device, thereby making it possible to manufacture a high-density semiconductor device more effectively. In addition, the upper surface of the upper fuse has a structure that is directly exposed to the atmosphere it is possible to cut the upper fuse and the lower fuse by a low energy laser beam.

또한, 본 발명에 따른 퓨즈절단방법에 의하면, 퓨즈의 단선을 위한 레이저 조사 시간을 단축하고 이에 의해 반도체 소자 제조 소요시간을 단축할 수 있게 된 다.In addition, according to the fuse cutting method according to the present invention, it is possible to shorten the laser irradiation time for disconnection of the fuse, thereby reducing the time required to manufacture the semiconductor device.

Claims (14)

기판 상에 하부퓨즈들로도 이용될 제1배선패턴; 상기 제1배선패턴을 포함하는 상기 기판 상에 형성된 절연막; 및 상기 절연막 상에 상부퓨즈들로도 이용될 제2배선패턴을 포함하는 퓨즈가 구비된 반도체 소자를 준비하는 단계; 및A first wiring pattern to be used as lower fuses on the substrate; An insulating film formed on the substrate including the first wiring pattern; And preparing a semiconductor device including a fuse on the insulating layer, the fuse including a second wiring pattern to be used as upper fuses. And 레이저 빔을 상기 상부퓨즈 상에 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단하는 단계를 포함하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.And a step of sequentially cutting the upper fuse and the lower fuse by irradiating a laser beam onto the upper fuse. 제1항에 있어서, 상기 하부퓨즈들의 각각은, 상기 기판 상에서 바라볼 때, 상기 상부퓨즈들 각각의 바로 아래 방향에 위치하면서 상기 상부퓨즈들과 나란하게 배열되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법. The semiconductor device according to claim 1, wherein each of the lower fuses is disposed in parallel with the upper fuses while being positioned directly under each of the upper fuses when viewed on the substrate. Fuse cutting method of device. 제1항에 있어서, 상기 하부퓨즈들의 각각은, 상기 기판 상에서 바라볼 때, 상기 상부퓨즈들 각각의 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서 상기 상부퓨즈들과 나란하게 배열되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법. The fuse of claim 1, wherein each of the lower fuses is arranged side by side with the upper fuses while being offset from each other, instead of being located directly below each of the upper fuses when viewed on the substrate. Fuse cutting method of a semiconductor device provided with. 제1항에 있어서, 상기 순차적으로 절단하는 단계는 상기 레이저 빔을 상기 상부퓨즈 상에 한 번 조사하여 상기 상부퓨즈 및 상기 하부퓨즈를 순차적으로 절단 하는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The fuse of claim 1, wherein the sequentially cutting comprises sequentially cutting the upper fuse and the lower fuse by irradiating the laser beam onto the upper fuse once. Cutting method. 제1항에 있어서, 상기 제1배선패턴 중 일부는 비트라인(bit-line) 또는 워드라인(word-line)인 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The fuse cutting method of claim 1, wherein a portion of the first wiring pattern is a bit line or a word line. 제1항에 있어서, 상기 제2배선패턴 중 일부는 금속배선인 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The fuse cutting method of claim 1, wherein some of the second wiring patterns are metal wirings. 제1항에 있어서, 상기 상부퓨즈들은 그 상면이 패시베이션막에 의해 덮히지 않고 바로 대기에 노출되는 구조를 가지는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The fuse cutting method of claim 1, wherein the upper fuses have a structure in which an upper surface thereof is not directly covered by a passivation layer and is directly exposed to the atmosphere. 제5항에 있어서, 상기 제1배선패턴은 다결정 실리콘, 금속, 도전성 금속 질화물 및 금속 실리사이드 중에 선택된 적어도 하나의 단일막 또는 이들의 복합막을 포함하여 형성되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The semiconductor device of claim 5, wherein the first wiring pattern comprises at least one single film selected from polycrystalline silicon, metal, conductive metal nitride, and metal silicide or a composite film thereof. How to cut fuse. 제6항에 있어서, 상기 제2배선패턴은 알루미늄 또는 구리 중 어느 하나를 포함하여 형성되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자의 퓨즈절단방법.The fuse cutting method of claim 6, wherein the second wiring pattern comprises any one of aluminum and copper. 기판 상에 하부퓨즈들로도 이용될 제1배선패턴;A first wiring pattern to be used as lower fuses on the substrate; 상기 제1배선패턴을 포함하는 상기 기판 상에 형성된 절연막; 및An insulating film formed on the substrate including the first wiring pattern; And 상기 절연막 상에 상부퓨즈들로도 이용될 제2배선패턴을 포함하고,A second wiring pattern to be used as upper fuses on the insulating film, 상기 상부퓨즈들은 그 상면이 바로 대기에 노출되는 구조를 가지는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자.The upper fuses of the semiconductor device having a fuse, characterized in that the upper surface is directly exposed to the atmosphere. 제10항에 있어서, 상기 하부퓨즈들의 각각은, 상기 기판 상에서 바라볼 때, 상기 상부퓨즈들 각각의 바로 아래 방향에 위치하면서 상기 상부퓨즈들과 나란하게 배열되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자. The semiconductor of claim 10, wherein each of the lower fuses is disposed in parallel with the upper fuses while being positioned directly below each of the upper fuses when viewed on the substrate. device. 제10항에 있어서, 상기 하부퓨즈들의 각각은, 상기 기판 상에서 바라볼 때, 상기 상부퓨즈들 각각의 바로 아래 방향에 위치하지 않고 어긋나게 위치하면서 상기 상부퓨즈들과 나란하게 배열되는 것을 특징으로 하는 퓨즈가 구비된 반도체 소자. The fuse of claim 10, wherein each of the lower fuses is arranged side by side with the upper fuses while being offset from each other and not positioned directly below each of the upper fuses when viewed on the substrate. Semiconductor device provided with. 제10항에 있어서, 상기 제1배선패턴 중 일부는 비트라인(bit-line) 또는 워드라인(word-line)인 것을 특징으로 하는 퓨즈가 구비된 반도체 소자. The semiconductor device of claim 10, wherein a portion of the first wiring pattern is a bit line or a word line. 제10항에 있어서, 상기 제2배선패턴 중 일부는 금속배선인 것을 특징으로 하 는 퓨즈가 구비된 반도체 소자. The semiconductor device of claim 10, wherein some of the second wiring patterns are metal wirings.
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