KR20080005139A - 아날로그 및 디지털 신호 모두에 적합한 입력 인터페이스회로 - Google Patents

아날로그 및 디지털 신호 모두에 적합한 입력 인터페이스회로 Download PDF

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히로시 이노세
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

입력 인터페이스 회로는 기준 전압 레벨을 생성하는 기준 전압 레벨 생성기; 입력 신호를 수신하는 비 반전 입력 및 기준 전압 레벨을 수신하는 반전 입력을 갖는 차동 증폭기; 및 차동 증폭기의 출력 신호의 반전 입력으로의 피드백을 달성하는 피드백 회로를 구비하고 있다. 피드백 회로는 출력 신호의 피드백을 허용 및 금지하는 스위치를 포함한다.
입력 인터페이스 회로, 기준 전압 레벨, 차동 증폭기, 피드백 회로

Description

아날로그 및 디지털 신호 모두에 적합한 입력 인터페이스 회로{INPUT INTERFACE CIRCUIT ADAPTED TO BOTH OF ANALOG AND DIGITAL SIGNALS}
본 발명은 입력 인터페이스 회로 및 그 입력 인터페이스 회로를 포함한 반도체 IC (집적 회로) 에 관한 것이다.
디지털 신호 처리 기술의 최근의 진보는 반도체 IC 에 대해 더 많은 애플리케이션을 제공한다. 반도체 IC 는 텔레비전 세트, 비디오 리코더, 자동차 등의 내부의 많은 전자 제어기에 포함된다. 이것은 제어기 IC 및 신호 프로세서 IC 내에 통합된 회로 엘리먼트의 개수의 증가가 수반되며, 또한, 반도체 IC 의 데이터 입/출력 단자의 개수의 증가를 강화한다.
제어기 IC 및 신호 프로세스 IC 는 종종 디지털 신호뿐만 아니라 아날로그 신호를 처리해야 하는데, 그러한 IC 는 혼합형 아날로그-디지털 IC 로 지칭된다. 통상의 혼합형 아날로그-디지털 IC 에 있어서, 아날로그 입/출력 단자는 디지털 입/출력 단자와 개별적으로 제공된다. 그러나, 그러한 구조는 혼합형 아날로그-디지털 IC 의 입/출력 단자의 총 개수를 증가시켜 바람직하지 않다. 이것은 바람직하지 않게 혼합형 아날로그-디지털 IC 의 칩 사이즈 및 제작 비용을 증가시 킨다.
혼합형 아날로그-디지털 IC 의 입/출력 단자의 개수를 감소시키는 하나의 접근법은 일본 공개 특허 출원 번호 소 64-58118 호 및 2004-222248 호에 개시된 것처럼, 아날로그 및 디지털 신호 모두를 인터페이스하는 하나의 입/출력 단자를 사용하는 것이다. 이들 문헌에 개시된 기술에 있어서, 아날로그 신호 및 디지털 신호는 동일한 입/출력 단자에 의해 인터페이스되지만, 아날로그 신호 및 디지털 신호는 아날로그 회로 및 디지털 회로에 의해 개별적으로 처리되고, 여기서, 아날로그 회로 및 디지털 회로는 선택적으로 사용된다.
그러나, 본 발명자는, 아날로그 신호 및 디지털 신호가 아날로그 회로 및 디지털 회로에 의해 개별적으로 처리되는 구조가 칩 사이즈 및 비용을 감소시키는데 적절하지 않다는 것을 발견하였다.
일 실시형태에서, 입력 인터페이스 회로는, 기준 전압 레벨을 생성하는 기준 전압 레벨 생성기; 입력 신호를 수신하는 비 반전 입력 및 기준 전압 레벨을 수신하는 반전 입력을 갖는 차동 증폭기; 및 차동 증폭기의 출력 신호의 반전 입력으로의 피드백을 달성하는 피드백 회로를 구비하고 있다. 피드백 회로는 출력 신호의 피드백을 허용 및 금지하는 스위치를 포함한다. 그러한 구조는 입력 인터페이스 회로의 칩 사이즈 및 비용을 효율적으로 감소시킨다.
본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부된 도면과 관련하여 얻어진 소정의 바람직한 실시형태에 대한 다음의 설명으로부터 보다 명백해질 것이다.
본 발명에 의하면, 아날로그 및 디지털 신호 모두에 적합한 입력 인터페이스 회로를 제공하여, 칩의 사이즈 및 제작 비용을 감소시킬 수 있다.
다음으로, 실례가 되는 실시형태를 참조하여 여기에 본 발명을 설명할 것이다. 당업자는, 본 발명의 교시를 이용하여 다수의 대안의 실시형태들이 달성될 수 있으며, 본 발명이 설명을 목적으로 예시된 실시형태로 한정되지 않는다는 것을 인지할 것이다.
(제 1 실시형태)
도 1 은 본 발명의 제 1 실시형태에 따른 입력 인터페이스 회로의 구성을 나타내는 회로도이다. 입력 인터페이스 회로는 차동 증폭기 (21), 인버터 회로 (22), 저항기 (31, 32, 33), 및 MOS (금속 산화물 반도체) 스위치 (41 및 42) 를 구비하고 있다. MOS 스위치 (41) 는 공통 연결된 소스와 드레인을 갖는 PMOS 및 NMOS 트랜지스터를 포함하는 트랜스퍼 게이트 (transfer gate) 로 구성되고, MOS 스위치 (42) 는 PMOS 트랜지스터로 구성된다. 하기에서, 저항기 (31, 32, 33) 의 저항은 각각 R1, R2, 및 R3 으로 지칭된다. 신호 입력 단자 (11) 는 차동 증폭기 (21) 의 비 반전 입력 (심볼 "+" 로 표시) 과 연결된다. MOS 스위치 (42) 및 저항기 (33 및 31) 는, 전력 공급 레벨 Vdd 의 제 1 전력 라인 VDD 와 접지 레벨의 제 2 전력 라인 GND 와의 사이에 직렬로 연결된다. MOS 스위치 (42) 의 제어 단자는 아날로그-디지털 선택 단자 (12) 와 연결된다. 저항기들 (33 및 31) 의 연결 노드는 차동 증폭기 (21) 의 반전 입력 (심볼 "-" 로 표시) 과 연결되는 동시에, 저항기 (32) 의 일단과도 연결된다. 차동 증폭기 (21) 의 출력 단자는 신호 출력 단자 (13) 와 연결되는 동시에, MOS 스위치 (41) 를 통하여 저항기 (32) 의 타단과도 연결된다. MOS 스위치 (41) 의 제어 단자 중 하나는 아날로그-디지털 선택 단자 (12) 와 직접 연결되고 다른 하나는 인버터 회로 (22) 를 통하여 아날로그-디지털 선택 단자 (12) 와 연결된다.
인버터 회로 (22) 는 MOS 스위치 (41) 의 PMOS 트랜지스터를 구동시키는데 사용된다. MOS 스위치 (41) 는 아날로그-디지털 선택 단자 (12) 에 대한 전압 레벨에 응답하여 턴 온 및 턴 오프된다. 상세하게는, MOS 스위치 (41) 는, 아날로그-디지털 선택 단자 (12) 가 "하이" 레벨 (이하, 간단히 "H" 레벨로 지칭) 로 풀 업될 때 턴 온되는 반면, 아날로그-디지털 선택 단자 (12) 가 "로우" 레벨 (이하, 간단히 "L" 레벨로 지칭) 로 풀 다운될 때 턴 오프된다.
MOS 스위치 (42) 는 아날로그-디지털 선택 단자 (12) 에 대한 전압 레벨에 응답하여 턴 온 및 턴 오프된다. 상세하게는, MOS 스위치 (42) 는, 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때 턴 오프되는 반면, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때 턴 온된다. MOS 스위치 (41 및 42) 는 상보적인 동작을 수행하는데, MOS 스위치 (41) 가 턴 온될 때 MOS 스위치 (42) 는 턴 오프되고, 그 역도 마찬가지이다.
이 구성에서, MOS 스위치 (41) 및 저항기 (32) 는 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때 피드백 회로로서 함께 동작한다. MOS 스위치 (41) 는, 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때, 차동 증폭기 (21) 의 반전 입력과 출력 단자 (13) 와의 사이에 전기적으로 연결되어 피드백 저항기로서 기능한다. 이것은, 차동 증폭기 (21) 로 하여금 신호 입력 단자 (11) 에 공급되는 입력 신호에 대해 동위상 증폭을 제공하는 포지티브 위상 증폭기로서 동작하게 한다. 한편, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때, 네거티브 피드백 루프가 컷오프되고, 차동 증폭기 (21) 는 그것의 반전 및 비 반전 입력에 대한 전압 레벨을 비교하는 비교기로서 동작한다. 이 경우에, 저항기 (33 및 31) 는 전력 공급 레벨 Vdd 의 전압 분배를 통하여 기준 전압 레벨을 생성하는 기준 전압 레벨 생성기로서 기능한다.
신호 입력 단자 (11) 는 아날로그 입력 신호 또는 디지털 입력 신호를 수신하고, 그에 따라, 신호 출력 단자 (13) 가 아날로그 출력 신호 또는 디지털 출력 신호를 출력한다. 신호 입력 단자 (11) 에 공급되는 입력 신호의 아날로그 증폭을 달성하기 위해, 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업된다. 한편, 신호 입력 단자 (11) 에 공급되는 신호를 디지털화하기 위해, 아날로그-디지털 선택 단자 (12) 는 "L" 레벨로 풀 다운된다.
제 1 실시형태에 따른 입력 인터페이스 회로에 대한 한가지 이점은, 아날로그 증폭의 이득이 입력 신호의 신호 디지털화의 임계 레벨과 관계없이 조정될 수 있다는 것이다.
먼저, 신호 입력 단자 (11) 에 공급되는 입력 신호의 아날로그 증폭에 대한 설명이 주어진다. 이 경우에, 아날로그-디지털 선택 단자 (12) 는 "H" 레벨로 풀 업되고, MOS 스위치 (42) 는 턴 오프되는 데 반해, MOS 스위치 (41) 는 턴 온된다. 그 결과, 차동 증폭기 (21) 의 출력은 저항기 (32) 를 통하여 차동 증폭기 (21) 의 반전 입력과 연결되는 동시에, 저항기 (31) 를 통하여 접지와도 연결된다. 이것은, 입력 인터페이스 회로로 하여금 포지티브 위상 증폭기로서 동작하게 한다.
MOS 스위치 (41) 의 온 저항 (on-resistance) 이 저항기 (32) 의 저항 R2 보 다 충분히 더 작은 경우 (이것은 보통 실제 사실임), 포지티브 위상 증폭기의 이득 (Ga) 은,
Ga = 1 + R2/R1
와 같다. 따라서, 상기 이득 (Ga) 은 저항 R1 및 R2 에 의해 원하는 대로 조정될 수 있다.
한편, 신호 입력 단자 (11) 에 공급되는 입력 신호의 신호 디지털화를 위해, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운된다. 이것은, MOS 스위치 (42) 를 턴 온되게 하는 데 반해, MOS 스위치 (41) 를 턴 오프되게 한다. 이 경우에, 차동 증폭기 (21) 의 출력 신호가 피드백되지 않으며, 차동 증폭기 (21) 는 비교기로서 동작한다. 따라서, 차동 증폭기 (21) 의 출력에 대한 신호 레벨은 반전 및 비 반전 입력에 대한 전압 레벨들 간의 비교 결과에 의존한다. 차동 증폭기 (21) 의 반전 입력은 저항기 (33 및 31) 에 의한 전력 공급 전압 Vdd 의 전압 분배를 통하여 생성되는 기준 전압 레벨 Vth 을 수신한다. 기준 전압 레벨 Vth 은 입력 신호의 신호 디지털화의 임계 레벨과 동일하다. 비 반전 입력에 대한 신호 레벨이 기준 전압 레벨 Vth 보다 더 높을 때, 차동 증폭기 (21) 의 출력은 "H" 레벨로 풀 업된다. 한편, 비 반전 입력에 대한 신호 레벨이 기준 전압 레벨 Vth 보다 더 낮을 때, 차동 증폭기 (21) 의 출력은 "L" 레벨로 풀 다운된다.
MOS 스위치 (41) 의 온 저항이 저항기 (31 및 33) 의 저항 R1 및 R3 보다 충 분히 더 작을 때 (이는 보통 실제 사실임), 신호 디지털화의 임계 레벨인 기준 전압 레벨 Vth 은,
Vth = Vdd × R1 / (R1 + R3)
와 같다. 따라서, 기준 전압 레벨 Vth 은 저항 R1 및 R3 에 의해 원하는 대로 조정될 수 있다.
포지티브 위상 증폭기의 이득 (Ga) 이 저항 R2 에 의존하는 데 반해 저항 R3 에는 의존하지 않으며, 기준 전압 레벨 Vth 이 저항 R3 에 의존하는 데 반해 저항 R2 에는 의존하지 않는다는 것에 주목해야 한다. 이것은 포지티브 위상 증폭기의 이득 (Ga) 이 기준 전압 레벨 Vth 과 관계없이 조정될 수 있다는 것을 의미한다.
(제 2 실시형태)
도 2 는 본 발명의 제 2 실시형태에 따른 입력 인터페이스 회로의 구성을 나타내는 회로도이다. 제 2 실시형태에 따른 입력 인터페이스 회로는 차동 증폭기 (21), 인버터 회로 (22), 저항기 (32 및 33), MOS 스위치 (41 및 42), 및 합성 저항기 회로 (synthetic resistor circuit; 23) 를 구비하고 있다. 도 2 의 구성은, 도 1 의 저항기 (31) 가 합성 저항기 회로 (23) 로 대체된다는 것을 제외하고는 도 1 의 구성과 거의 동일하다는 것에 주목해야 한다. 합성 저항기 회로 (23) 는 저항기 (31, 34, 35) 및 MOS 스위치 (44 내지 46) 를 포함한다. 이 실시형태에서, NMOS 트랜지스터가 MOS 스위치 (44 내지 46) 로서 사용된다.
신호 입력 단자 (11) 는 차동 증폭기 (21) 의 비 반전 입력 (심볼 "+" 로 표시) 과 연결된다. MOS 스위치 (42), 저항기 (33), 및 합성 저항기 회로 (23) 는 전력 공급 라인 VDD 과 접지 라인 GND 사이에 직렬로 연결된다. MOS 스위치 (42) 의 제어 단자 (또는 게이트) 는 아날로그-디지털 선택 단자 (12) 와 연결된다. 저항기 (33) 와 합성 저항기 회로 (23) 의 연결 노드는 차동 증폭기 (21) 의 반전 입력 (심볼 "-" 로 표시) 과 연결되는 동시에, 저항기 (32) 의 일단과도 연결된다. 차동 증폭기 (21) 의 출력 단자는 신호 출력 단자 (13) 와 연결되는 동시에, 저항기 (32) 의 타단과도 연결된다. MOS 스위치 (41) 의 제어 단자 중 하나는 아날로그-디지털 선택 단자 (12) 와 직접 연결되고, 다른 하나는 인버터 회로 (22) 를 통하여 아날로그-디지털 선택 단자 (12) 와 연결된다.
인버터 회로 (22) 는 MOS 스위치 (41) 의 PMOS 트랜지스터를 구동하는데 사용되고, MOS 스위치 (41) 는 아날로그-디지털 선택 단자 (12) 에 대한 전압 레벨에 응답하여 턴 온 및 턴 오프된다. 상세하게는, MOS 스위치 (41) 는 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때 턴 온된다. 한편, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때, MOS 스위치 (41) 는 턴 오프된다.
MOS 스위치 (42) 의 제어 단자는 아날로그-디지털 선택 단자 (12) 와 연결되고, MOS 스위치 (42) 는 아날로그-디지털 선택 단자 (12) 에 대한 전압 레벨에 응답하여 턴 온 및 턴 오프된다. 상세하게는, MOS 스위치 (42) 는 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때 턴 오프된다. 한편, 아날로그-디 지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때 MOS 스위치 (41) 는 턴 온된다. MOS 스위치 (41 및 42) 가 상보적인 동작을 수행하므로, MOS 스위치 (41 및 42) 중 하나가 턴 온될 때, 다른 하나는 턴 오프된다는 것에 주목해야 한다.
이 구성에서, 저항기 (32) 는, 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때, 차동 증폭기 (21) 의 반전 입력과 출력 단자 (13) 와의 사이에 전기적으로 연결되어 피드백 저항기로서 기능한다. 이것은 차동 증폭기 (21) 로 하여금 신호 입력 단자 (11) 에 공급되는 입력 신호에 대해 동위상 증폭을 제공하는 포지티브 위상 증폭기로서 동작하게 한다. 한편, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때, 네거티브 피드백 루프는 컷오프되고, 차동 증폭기 (21) 는 그것의 반전 및 비 반전 입력에 대한 전압 레벨을 비교하는 비교기로서 동작한다. 이 경우에, 저항기 (33 및 31) 는 전력 공급 레벨 Vdd 의 전압 분배를 통하여 기준 전압 레벨을 생성하는 기준 전압 레벨 생성기로서 기능한다.
합성 저항기 회로 (23) 는 그것의 저항이 제어 단자 (14 내지 16) 에 대한 전압 레벨에 응답하여 제어가능하도록 구성된다. 상세하게는, 저항기 (31, 34, 및 35) 는 병렬로 연결되고, MOS 스위치 (44, 45, 및 46) 는 각각 접지 라인과 저항기 (31, 34, 및 35) 와의 사이에 직렬로 연결된다. MOS 스위치 (44, 45, 및 46) 의 제어 단자는 각각 제어 단자 (14, 15, 및 16) 와 연결된다. MOS 스위치 (44, 45, 및 46) 는 각각 제어 단자 (14, 15, 및 16) 에 대한 전압 레벨에 응답하여 턴 온 및 턴 오프된다. 이것은 제어 단자 (14, 15, 및 16) 에 대한 전압 레벨에 의해, 합성 저항기 회로 (23) 의 결과의 저항을 제어하게 한다.
MOS 스위치 (44, 45, 및 46) 의 온 저항이 각각 저항기 (31, 34, 및 35) 의 저항 R1, R4, 및 R5 보다 충분히 더 작은 경우에 (이것은 보통 실제 사실임), 합성 저항기 회로 (23) 의 결과의 저항 Z 는,
Z = R1 × R4 × R5 / (R1 × R4 + R4 × R5 + R5 × R1)
와 같다. 제어 단자 (14, 15, 및 16) 모두는 예를 들어, "H" 레벨로 풀 업되어 MOS 스위치 (44, 45, 및 46) 를 턴 온한다.
한편, 제어 단자 (14 및 15) 가 "H" 레벨로 풀 업되고 제어 단자 (16) 가 "L" 레벨로 풀 다운될 때, 합성 저항기 회로 (23) 의 결과의 저항 Z 는,
Z = R1 × R4 / (R1 + R4)
와 같다. 당업자는 합성 저항기 회로 (23) 의 결과의 저항 Z 가 제어 단자 (14, 15, 및 16) 에 대한 전압 레벨의 다른 조합으로 계산될 수 있다는 것을 알 것이다.
신호 입력 단자 (11) 는 아날로그 입력 신호 또는 디지털 입력 신호를 수신하고, 그에 따라, 신호 출력 단자 (13) 가 아날로그 출력 신호 또는 디지털 출력 신호를 출력한다. 신호 입력 단자 (11) 에 공급되는 신호의 아날로그 증폭을 달성하기 위해, 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업된다. 한편, 신호 입력 단자 (11) 에 공급되는 신호를 디지털화하기 위해, 아날로그-디지털 선택 단자 (12) 는 "L" 레벨로 풀 다운된다.
제 2 실시형태에 따른 입력 인터페이스 회로는 다음과 같이 동작하는데, 먼저 신호 입력 단자 (11) 에 공급되는 입력 신호의 아날로그 증폭에 대한 설명이 주어진다. 이 경우에, 아날로그-디지털 선택 단자 (12) 는 "H" 레벨로 풀 업되고, MOS 스위치 (42) 는 턴 오프되는 데 반해, MOS 스위치 (41) 는 턴 온된다. 그 결과, 차동 증폭기 (21) 의 출력이 저항기 (32) 를 통하여 차동 증폭기 (21) 의 반전 입력과 연결되는 동시에, 또한 합성 저항기 회로 (23) 를 통하여 접지된다. 이것은 입력 인터페이스 회로로 하여금 포지티브 위상 증폭기로서 동작하게 한다.
MOS 스위치 (41) 의 온 저항이 저항기 (32) 의 저항 R2 보다 충분히 더 작은 경우 (이것은 보통 실제 사실임), 포지티브 위상 증폭기의 이득 (Ga) 은,
Ga = 1 + R2 / Z
와 같다. 병렬 저항 회로 (23) 의 결과의 저항 Z 가 제어 단자 (14 내지 16) 에 대한 전압 레벨에 의존한다는 것에 주목해야 한다. 따라서, 상기 이득 (Ga) 은 제어 단자 (14 내지 16) 에 대한 전압 레벨에 의해 원하는 대로 조정될 수 있다.
한편, 신호 입력 단자 (11) 에 공급되는 입력 신호의 신호 디지털화를 위해, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운된다. 이것은, MOS 스위치 (42) 를 턴 온되게 하는데 반해, MOS 스위치 (41) 를 턴 오프되게 한다. 이 경우에, 차동 증폭기 (21) 는 비교기로서 동작한다. 신호 디지털화의 임계 레벨과 동일한, 차동 증폭기 (21) 의 반전 입력에 공급되는 기준 전압 레벨 Vth 은,
Vth = Vdd × Z / (Z + R3)
와 같다. 병렬 저항 회로 (23) 의 결과의 저항 Z 가 제어 단자 (14 내지 16) 에 대한 전압 레벨에 의존하기 때문에, 디지털 입력 신호의 신호 디지털화의 임계 레벨이 제어 단자 (14 내지 16) 에 대한 전압 레벨에 의해 조정될 수 있다.
도 2 의 구성에 있어서 MOS 스위치 (44, 45, 및 46) 가 저항기 (31, 34, 및 35) 에 직렬로 연결되어 있는, 합성 저항기 회로 (23) 의 구성이 다양하게 변형될 수도 있다는 것에 주목해야 한다. 대안의 실시형태에서, 합성 저항기 회로 (23) 는 저항기 (31, 34, 및 35) 에 병렬로, 차동 증폭기 (21) 의 비 반전 입력 및 접지 라인과 직접 연결되는 부가적인 저항기를 포함시킬 수도 있다. 또 다른 대안의 실시형태에서, 저항기 (31, 34, 및 35) 는 차동 증폭기 (21) 의 비 반전 입력과 접지 라인과의 사이에 직렬로 연결될 수도 있고, MOS 스위치 (44, 45, 및 46) 는 저항기 (31, 34, 및 35) 에로 병렬로 연결된다.
이렇게 설명된 것처럼, 가변 저항을 갖는 합성 저항기 회로 (23) 는, 아날로그 입력 신호의 아날로그 증폭의 이득 및 디지털 입력 신호의 신호 디지털화의 임계 레벨을 조정하게 한다.
(제 3 실시형태)
도 3 은 본 발명의 제 3 실시형태에 따른 입력 인터페이스 회로의 구성을 나 타내는 회로도이다. 제 3 실시형태에 따른 입력 인터페이스 회로는, 이득 가변 아날로그 증폭 이외에, 아날로그 입력 신호에 대해 A/D 변환을 제공하여 대응 디지털 신호를 생성하도록 구성된다. 반도체 IC 는 종종 아날로그 입력 신호를 디지털 신호로 변환한 후에 아날로그 입력 신호를 처리해야 하며, 제 3 실시형태에 따른 입력 인터페이스 회로의 구성이 그러한 요건을 충족한다.
제 3 실시형태에 따른 입력 인터페이스 회로는 차동 증폭기 (21), 인버터 회로 (22), 저항기 (32 및 33), MOS 스위치 (41 및 42), 합성 저항기 회로 (23), A/D 변환기 (25), 및 저항기 제어기 (26) 를 구비하고 있다. 합성 저항기 회로 (23) 는 저항기 (31, 34, 및 35) 및 MOS 스위치 (44 내지 46) 를 포함한다. 제 3 실시형태에 따른 입력 인터페이스 회로의 구성은 제 3 실시형태에 따른 입력 인터페이스 회로가 A/D 변환기 (25) 및 저항기 제어기 (26) 를 포함한다는 것을 제외하고는 제 2 실시형태에 따른 입력 인터페이스 회로의 구성과 거의 유사하다. 따라서, 이하에서는 A/D 변환기 (25) 및 저항기 제어기 (26) 에 대해서만 설명이 주어진다.
A/D 변환기 (25) 의 입력은 차동 증폭기 (21) 의 출력과 연결되고, A/D 변환기 (25) 의 출력은 A/D 변환된 신호 출력 (18) 및 저항기 제어기 (26) 의 입력과 연결된다. A/D 변환기 (25) 의 제어 단자는 아날로그-디지털 선택 단자 (12) 와 연결된다. 저항기 제어기 (26) 의 출력은 각각 MOS 스위치 (44 내지 46) 의 제어 단자와 연결된다. 저항기 제어기 (26) 는 아날로그-디지털 선택 단자 (12) 와 연결되는 동시에, 저항기 제어 신호 입력 (19) 과도 연결된다. 저항기 제어기 (26) 는 아날로그-디지털 선택 단자 (12) 및 저항기 제어 신호 입력 (19) 에 대한 전압 레벨에 응답하여 MOS 스위치 (44 내지 46) 의 제어 단자의 전압 레벨을 제어한다.
제 3 실시형태에 따른 입력 인터페이스 회로는 반도체 IC 의 내부 회로에 디지털 신호를 제공하도록 구성된다. 디지털 입력 신호가 신호 입력 단자 (11) 에 공급될 때, 차동 증폭기 (21) 에 의한 신호 디지털화를 통하여 생성되는 대응 디지털 출력 신호가 디지털 신호 출력 단자 (17) 로부터 출력된다. 한편, 아날로그 입력 신호가 신호 입력 단자 (11) 에 공급될 때, A/D 변환기 (25) 에 의한 A/D 변환을 통하여 생성되는 일 세트의 디지털 출력 신호는 A/D 변환된 신호 출력 (18) 으로부터 출력된다. A/D 변환된 신호 출력 (18) 으로부터 출력되는 디지털 출력 신호는 신호 입력 단자 (11) 에 공급되는 아날로그 입력 신호의 신호 레벨에 대응하는 디지털 값을 나타낸다.
A/D 변환기 (25) 는 아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때 활성화된다. 즉, 입력 인터페이스 회로가 아날로그 회로로서 동작할 때, A/D 변환기 (25) 는 차동 증폭기 (21) 의 출력 신호에 대해 A/D 변환을 제공하고, 결과의 디지털 신호를 A/D 변환된 신호 출력 (18) 에 공급한다. 한편, 아날로그-디지털 선택 단자 (12) 가 "L" 레벨로 풀 다운될 때, A/D 변환기 (25) 는 비활성화되고 A/D 변환기 (25) 의 출력이 디스인에이블링된다.
저항기 제어기 (26) 는 A/D 변환기 (25) 로부터 수신되는 (또한 A/D 변환된 신호 출력 (18) 에 공급되는) 디지털 출력 신호에 응답하여 MOS 스위치 (44 내지 46) 를 제어하는 제어 신호를 생성한다. 저항기 제어기 (26) 의 동작은 아날로그-디지털 선택 단자 (12) 에 대한 전압 레벨에 응답하여 제어된다.
아날로그-디지털 선택 단자 (12) 가 "H" 레벨로 풀 업될 때, 저항기 제어기 (26) 는 A/D 변환기 (25) 로부터 수신된 디지털 출력 신호에 응답하여 제어 신호를 MOS 스위치 (44 내지 46) 에 공급한다. 상세하게는, 저항기 제어기 (26) 는 저항기 제어 신호 입력 (19) 의 풀 업에 응답하여 A/D 변환기 (25) 로부터 수신되는 디지털 출력 신호를 래치하고, 래치된 디지털 출력 신호에 응답하여 MOS 스위치 (44 내지 46) 에 공급되는 제어 신호를 생성한다. 차동 증폭기 (21) 의 출력의 신호 레벨이 너무 작고 A/D 변환기 (25) 로부터 수신된 감소된 개수의 디지털 출력 신호만이 차동 증폭기 (21) 의 출력의 신호 레벨을 나타내는데 효과적으로 사용될 때, 저항기 제어기 (26) 는 수학식 (5) 에 의해 나타내는, 아날로그 증폭의 이득 (Ga) 을 증가시키도록 MOS 스위치 (44 내지 46) 를 제어하는데, 상기 이득 (Ga) 은 합성 저항기 회로 (23) 의 결과의 저항 Z 를 감소시킴으로써 증가된다. 차동 증폭기 (21) 의 출력의 신호 레벨이 너무 큰 경우, A/D 변환기 (25) 에 의해 생성되는 디지털 출력 신호의 오버플로우를 야기하여, 저항기 제어기 (26) 는 MOS 스위치 (44 내지 46) 를 제어하여 이득 (Ga) 을 감소시키며, 이로써 A/D 변환기 (25) 의 포화를 피한다. 그러한 동작은 자동 이득 제어를 달성하며 아날로그 입력 신호의 동적 범위를 효과적으로 증가시킨다.
대안의 실시형태에서, 저항기 제어기 (26) 는 A/D 변환기 (25) 로부터 출력된 디지털 값의 시평균에 응답하여 MOS 스위치 (44 내지 46) 를 제어할 수도 있다. 이것은 입력 인터페이스 회로로 하여금 AGC (자동 이득 제어) 회로로서 동작하게 하여, 아날로그 입력 신호의 진폭의 표준화를 달성한다. 대신, 저항기 제어기 (26) 는 A/D 변환기 (25) 로부터 수신된 디지털 값의 변화에 응답하여 MOS 스위치 (44 내지 46) 를 제어할 수도 있다. 이것은, A/D 변환기 (25) 로부터 출력된 디지털 값의 변화 속도에 응답하여 이득 제어를 허용한다.
아날로그-디지털 선택 단자 (12) 가 신호 디지털화를 달성하기 위해 "L" 레벨로 풀 다운될 때, A/D 변환기 (25) 가 비활성되는데, A/D 변환기 (25) 의 출력 단자는 고 임피던스로 설정된다. 이 경우에, A/D 변환된 신호 출력 (18) 은 제어 신호를, 합성 저항기 회로 (23) 의 결과의 저항 Z 을 제어하는 저항기 제어기 (26) 에 공급하도록 사용되는 입력 단자로서 사용된다. 제어 신호는 (CPU 및 임계 설정 저항기와 같은) 내부 회로로부터 A/D 변환된 신호 출력 (18) 에 공급된다. 저항기 제어기 (26) 는 MOS 스위치 (44 내지 46) 를 제어하여 A/D 변환된 신호 출력 (18) 에 공급되는 제어 신호에 응답하여 신호 디지털화의 임계 레벨을 조정한다.
임계 레벨 Vth 의 조정을 위한 MOS 스위치 (44 내지 46) 의 제어 패턴은 아날로그 증폭의 이득 제어의 제어 패턴과 다를 수도 있다.
일 실시형태에서, 저항기 제어기 (26) 는 반도체 메모리와 같이, MOS 스위치 (44 내지 46) 에 공급되는 제어 신호 (55 내지 57) 의 패턴과 저항기 제어기 (26) 에 공급되는 제어 신호의 패턴의 연관을 설명하는 데이터베이스 테이블을 기억하는 기억 디바이스를 포함할 수도 있다. 데이터베이스 테이블은 A/D 변환된 신호 출력 (18) 으로부터 저항기 제어기 (26) 로 수신된 제어 신호를 제어 신호 (55 내지 57) 로 변환하는데 사용된다. 대안의 실시형태에서, 저항기 제어기 (26) 는 A/D 변환기 (25) 의 출력 신호 또는 A/D 변환된 신호 출력 (18) 으로부터 저항기 제어기 (26) 로 수신된 신호를 변환하는 논리 회로 또는 펌웨어 (또는 소프트웨어 프로그램) 를 포함할 수도 있다. 또 다른 대안의 실시형태에서, MOS 스위치 (44 내지 46) 는 임계 레벨 Vth 의 조정에 있어서, 오직 아날로그-디지털 선택 단자 (12) 및 저항 제어 신호 입력 (19) 에 대한 전압 레벨에만 응답하여 제어될 수도 있다.
이와 같이 설명된 것처럼, 제 3 실시형태에 따른 입력 인터페이스 회로는 A/D 변환기 (25) 및 저항기 제어기 (26) 를 구비하고 있으며, 이로써 자동 이득 제어는 물론 임계 레벨 및 이득의 외부 조정을 포함한 매우 정교한 제어를 달성한다.
(제 4 실시형태)
도 4 는 본 발명의 제 4 실시형태에 따른 입력 인터페이스 회로의 구성을 나타내는 회로도이다. 제 4 실시형태에 따른 입력 인터페이스 회로는 가변 컷오프 주파수로의 아날로그 신호 필터링을 달성하도록 구성된다.
상세하게는, 제 4 실시형태에 따른 입력 인터페이스 회로는 차동 증폭기 (21), 인버터 회로 (22, 27, 및 28), 저항기 (32 및 33), 커패시터 (37 및 38), MOS 스위치 (41, 42, 47, 및 48), 합성 저항기 회로 (23), 및 MOS 스위치 제어기 (51) 를 구비하고 있다. 합성 저항기 회로 (23) 는 저항기 (31, 34, 및 35), 및 MOS 스위치 (44 내지 46) 를 포함한다.
신호 입력 단자 (11) 는 차동 증폭기 (21) 의 비 반전 입력 (심볼 "+" 로 표시) 과 연결된다. MOS 스위치 (42), 저항기 (33), 및 합성 저항기 회로 (23) 는 전력 공급 라인 VDD 과 접지 라인 GND 과의 사이에 직렬로 연결된다. MOS 스위치 (42) 의 제어 단자 (또는 게이트) 는 MOS 스위치 제어기 (51) 와 연결된다. 저항기 (33) 및 합성 저항기 회로 (23) 의 연결 노드는 차동 증폭기 (21) 의 반전 입력 (심볼 "-" 로 표시) 과 연결되는 동시에, 저항기 (32) 및 커패시터 (37 및 38) 와도 연결된다. 차동 증폭기 (21) 의 출력 단자는 신호 출력 단자 (13) 와 연결되는 동시에, 저항기 (32) 의 타단과도 연결된다. MOS 스위치 (41) 와 저항기 (32) 의 연결 노드는 각각 MOS 스위치 (47 및 48) 를 통하여 커패시터 (37 및 38) 와 연결된다.
MOS 스위치 (41) 의 제어 단자 중 하나는 MOS 스위치 제어기 (51) 와 직접 연결되고, 다른 하나는 인버터 회로 (22) 를 통하여 MOS 스위치 제어기 (51) 와 연결된다. MOS 스위치 (42) 의 제어 단자는 또한 MOS 스위치 (41) 의 제어 단자 중 다른 하나와 공통으로, MOS 스위치 제어기 (51) 와 연결된다. 따라서, MOS 스위치 (41 및 42) 는 MOS 스위치 제어기 (51) 에 의해 생성되는 출력 신호 (51) 에 응답하여 턴 온 및 턴 오프된다. 상세하게는, 제어 신호 (52) 가 "H" 레벨로 풀 업될 때, MOS 스위치 (42) 는 턴 오프되고 MOS 스위치 (41) 는 턴 온된다. 한편, 제어 신호 (52) 가 "L" 레벨로 풀 다운될 때, MOS 스위치 (42) 는 턴 온되고 MOS 스위치 (41) 는 턴 오프된다.
MOS 스위치 (47) 의 제어 단자 중 하나는 MOS 스위치 제어기 (51) 와 직접 연결되고, 다른 하나는 인버터 회로 (27) 를 통하여 MOS 스위치 제어기 (51) 와 연결된다. MOS 스위치 (47) 는 MOS 스위치 제어기 (51) 에 의해 생성된 제어 신호 (53) 에 응답하여 턴 온 및 턴 오프된다. 제어 신호 (53) 가 "H" 레벨로 풀 업될 때, MOS 스위치 (47) 는 C2 의 커패시턴스를 갖는 커패시터 (37) 로 하여금 저항기 (32) 에 병렬로 전기적으로 연결되게 한다.
대응하여, MOS 스위치 (48) 의 제어 단자 중 하나는 MOS 스위치 제어기 (51) 와 직접 연결되고, 다른 하나는 인버터 회로 (28) 를 통하여 MOS 스위치 제어기 (51) 와 연결된다. MOS 스위치 (48) 는 MOS 스위치 제어기 (51) 에 의해 생성되는 또 다른 제어 신호 (54) 에 응답하여 턴 온 및 턴 오프된다. 제어 신호 (54) 가 "H" 레벨로 풀 업될 때, MOS 스위치 (48) 는 C1 의 커패시턴스를 갖는 커패시터 (38) 로 하여금 저항기 (32) 에 병렬로 전기적으로 연결되게 한다.
합성 저항기 회로 (23) 는 MOS 스위치 제어기 (51) 에 의해 제어된 가변 저항을 갖도록 구성된다. 상세하게는, 저항기 (31, 34, 및 35) 는 병렬로 연결되고, MOS 스위치 (44, 45, 및 46) 는 각각 접지 라인과 저항기 (31, 34, 및 35) 사이에 직렬로 연결된다. MOS 스위치 (44, 45, 및 46) 의 제어 단자는 MOS 스위치 제어기 (51) 와 연결된다. MOS 스위치 (44, 45, 및 46) 는 각각 스위치 제어기 (51) 로부터 수신되는 제어 신호 (55, 56, 및 57) 에 응답하여 턴 온 및 턴 오프된다. 이하의 설명에서는, 저항기 (31, 34, 및 35) 의 저항이 각각 R1, R4, 및 R5 이며, MOS 스위치 (44 내지 46) 의 온 저항이 저항기 (31, 34, 및 35) 의 저항 (R1, R4, 및 R5) 과 비교해 충분히 작은 것으로 가정한다. 합성 저항 기 회로 (23) 의 결과의 저항 Z 은 제 2 실시형태에서 설명된 것처럼, 저항기 (31, 34, 및 35) 중 선택된 저항기의 병렬 연결 저항으로서 획득된다.
MOS 스위치 제어기 (51) 는 아날로그-디지털 선택 단자 (12) 와 연결되어 입력 모드 스위치 신호 (58) 를 수신한다. MOS 스위치 제어기 (51) 의 출력은 MOS 스위치 (41, 42, 44, 45, 46, 47, 48) 와 연결된다. MOS 스위치 제어기 (51) 는 입력 모드 스위치 신호 (58) 에 응답하여 제어 신호 (52 내지 57) 를 연관된 MOS 스위치에 공급한다. 이 실시형태에서, 입력 모드 스위치 신호 (58) 는 인코딩된 펄스 신호로서 아날로그-디지털 선택 단자 (12) 로부터 단일의 신호 라인을 통하여 공급된다. MOS 스위치 제어기 (51) 는 입력 모드 스위치 신호 (58) 내의 각각의 펄스의 펄스 폭 및 펄스의 개수에 응답하여 제어 신호 (52 내지 57) 의 신호 레벨을 제어한다.
제 4 실시형태에 따른 입력 인터페이스 회로는 다음과 같이 동작하는데, 즉, 신호 입력 단자 (11) 에 공급되는 입력 신호에 대해 신호 디지털화를 제공하기 위해, MOS 스위치 제어기 (51) 는 제어 신호를 "L" 레벨로 풀 다운한다. 이것은 MOS 스위치 (42) 로 하여금 턴 온되게 하고, MOS 스위치 (41) 로 하여금 턴 오프되게 한다. 신호 디지털화를 구현하는데 있어서 입력 인터페이스 회로의 동작은 MOS 스위치 (44 내지 46) 가 MOS 스위치 제어기 (51) 에 의해 제어된다는 것을 제외하고는 제 2 실시형태에서의 동작과 동일하다.
한편, 아날로그 증폭 및 필터링을 제공하기 위해, MOS 스위치 제어기 (51) 는 제어 신호 (52) 를 "H" 레벨로 풀 업한다. 이것은 MOS 스위치 (42) 로 하여 금 턴 오프되게 하고, MOS 스위치 (41) 로 하여금 턴 온되게 한다. 제어 신호 (53 및 54) 모두가 MOS 스위치 제어기 (51) 에 의해 "L" 레벨로 풀 다운될 때, MOS 스위치 (47 및 48) 는 턴 오프되어, 제 2 실시형태의 경과에서와 같이, 입력 인터페이스 회로로 하여금 포지티브 위상 증폭기로서 동작하게 한다. 포지티브 위상 증폭기의 이득 (Ga) 은,
Ga = 1 + R2 / Z
와 같다. 여기서, Z 는 합성 저항기 회로 (23) 의 결과의 저항이다.
제어 신호 (54) 가 "H" 레벨로 풀 업될 때, MOS 스위치 (48) 가 턴 온되어, 저항기 (32) 에 병렬로, 차동 증폭기 (21) 의 피드백 루프에 커패시터 (38) 를 포함시킨다. 이것은 제 4 실시형태에 따른 입력 인터페이스 회로로 하여금 로우 패스 필터로서 동작하게 한다. 컷오프 주파수 f1 는,
f1 = 1 / (2π × C1 × R2)
와 같다. 여기서, R2 는 저항기 (32) 의 저항이고, C1 은 커패시터 (38) 의 커패시턴스이다.
제어 신호 (53) 가 부가적으로 "H" 레벨로 풀 업될 때, MOS 스위치 (47) 가 턴 온되어, 저항기 (32) 에 병렬로, 차동 증폭기 (21) 의 피드백 루프에 커패시터 (37) 를 부가적으로 포함시킨다. 이 경우에, 컷오프 주파수 f2 는,
f2 = 1 / (2π × (C1 + C2) × R2)
와 같다. 이렇게 설명된 것처럼, 아날로그 필터링의 컷오프 주파수는 MOS 스위치 (47 및 48) 의 상태의 조합에 의해 프로그램가능하다.
상기 설명된 로우 패스 필터링은 A/D 변환기의 사전 필터링으로서 바람직하게 사용된다.
이 실시형태에 있어서 MOS 스위치 (47 및 48) 가 MOS 스위치 (41) 에 직렬로 각각 연결되었지만, 차동 증폭기 (21) 의 출력으로부터 그것의 입력까지의 피드백 루프의 구성이 변형될 수도 있다. 예를 들어, MOS 스위치 (41, 47, 및 48) 가 병렬로 연결될 수도 있다. 이 경우에, MOS 스위치 제어기 (51) 의 제어 논리가 그에 따라 변형된다. 부가적으로, 피드백 루프는 각각 커패시터 (37 및 38) 에 직렬로 연결되는 저항기를 부가적으로 포함하여 컷오프 주파수뿐만 아니라 이득을 조정할 수도 있다. 피드백 루프는 입력 인터페이스 회로가 하이 패스 필터링 또는 밴드 패스 필터링을 제공하도록 변형될 수도 있다.
요약하면, 상기 실시형태에서 설명된 입력 인터페이스 회로는 신호 입력 단자를, 디지털 및 아날로그 신호 입력 모두를 위해 이용하게 하며, 이로써 인터페이스 단자의 개수를 감소시킨다. 부가적으로, 상기 실시형태에서 설명된 입력 인터페이스 회로는 독립적으로 디지털 신호 입력에 대한 신호 디지털화의 임계 레벨 및 아날로그 신호 입력의 이득을 조정하게 한다.
본 발명은 상기 실시형태로 한정되지 않으며 본 발명의 범위로부터 벗어나지 않고 변형 및 변경될 수도 있다는 것을 알고 있다.
예를 들어, 합성 저항기 회로 (23) 가 상기 설명된 실시형태에서는 저항기 (31, 34, 및 35) 및 MOS 스위치 (44, 45, 및 46) 를 포함하는 것처럼 설명되고 있지만, 합성 저항기 회로 (23) 는 저항기(들) 및 MOS 스위치(들) 를 부가적으로 포함할 수도 있다. 각 MOS 스위치는 사용 조건에 따라 PMOS 트랜지스터, NMOS 트랜지스터, 및 트랜스퍼 게이트로부터 선택될 수도 있다.
도 1 은 본 발명의 제 1 실시형태에 따른 입력 인터페이스 회로의 구조를 나타내는 회로도.
도 2 는 본 발명의 제 2 실시형태에 따른 입력 인터페이스 회로의 구조를 나타내는 회로도.
도 3 은 본 발명의 제 3 실시형태에 따른 입력 인터페이스 회로의 구조를 나타내는 회로도.
도 4 는 본 발명의 제 4 실시형태에 따른 입력 인터페이스 회로의 구조를 나타내는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
11: 신호 입력 단자 12: 아날로그-디지털 선택 단자
13: 신호 출력 단자 21: 차동 증폭기
22: 인버터 회로 23: 합성 저항기 회로
25: A/D 변환기 26: 저항기 제어기
31, 32, 33, 34. 35: 저항기
41, 42, 44, 45, 46 : MOS 스위치

Claims (20)

  1. 기준 전압 레벨을 생성하는 기준 전압 레벨 생성기;
    입력 신호를 수신하는 비 반전 입력 및 상기 기준 전압 레벨을 수신하는 반전 입력을 갖는 차동 증폭기; 및
    상기 차동 증폭기의 출력 신호의 상기 반전 입력으로의 피드백을 달성하는 피드백 회로를 포함하며,
    상기 피드백 회로는 상기 출력 신호의 상기 피드백을 허용 및 금지하는 스위치를 포함하는, 입력 인터페이스 회로.
  2. 제 1 항에 있어서,
    상기 스위치는 상기 입력 신호가 디지털 신호일 때 상기 출력 신호의 상기 피드백을 금지하도록 턴 오프되고,
    상기 스위치는 상기 입력 신호가 아날로그 신호일 때 상기 출력 신호의 상기 피드백을 허용하도록 턴 온되는, 입력 인터페이스 회로.
  3. 제 1 항에 있어서,
    상기 피드백 회로는 상기 출력 신호의 상기 피드백을 달성하는 피드백 저항기를 더 포함하며,
    상기 스위치는 상기 입력 신호가 디지털 신호일 때, 상기 피드백 저항기를 통하여 상기 출력 신호의 상기 피드백을 금지하도록 턴 오프되는, 입력 인터페이스 회로.
  4. 제 1 항에 있어서,
    상기 기준 레벨 생성기는,
    바이어스 스위치; 및
    바이어스 저항기를 포함하며,
    상기 바이어스 스위치 및 상기 바이어스 저항기는, 상기 반전 입력과 연결되는 노드와 제 1 전력 라인과의 사이에 직렬로 연결되고,
    상기 바이어스 스위치는 상기 입력 신호가 아날로그 신호일 때 턴 오프되는, 입력 인터페이스 회로.
  5. 제 1 항에 있어서,
    상기 기준 레벨 생성기는,
    상기 반전 입력과 연결되는 노드와 제 2 전력 라인과의 사이에 연결되는 저항기 회로를 포함하는, 입력 인터페이스 회로.
  6. 제 5 항에 있어서,
    상기 저항기 회로는 가변 저항을 갖는, 입력 인터페이스 회로.
  7. 제 5 항에 있어서,
    상기 저항기 회로는,
    병렬로 연결되는 복수의 저항기; 및
    상기 복수의 저항기에 각각 직렬로 연결되는 복수의 스위치를 포함하며,
    상기 복수의 스위치는 각각 제어 신호에 응답하여 턴 온 및 턴 오프되는, 입력 인터페이스 회로.
  8. 제 5 항에 있어서,
    상기 저항기 회로는,
    직렬로 연결되는 복수의 저항기; 및
    상기 복수의 저항기에 각각 병렬로 연결되는 복수의 스위치를 포함하며,
    상기 복수의 스위치는 각각 제어 신호에 응답하여 턴 온 및 턴 오프되는, 입력 인터페이스 회로.
  9. 제 6 항에 있어서,
    상기 출력 신호에 대해 A/D 변환을 수행하는 A/D 변환기; 및
    상기 A/D 변환기의 출력에 응답하여 상기 제어 신호를 생성하는 저항기 제어기를 더 포함하는, 입력 인터페이스 회로.
  10. 제 9 항에 있어서,
    상기 저항기 제어기는 상기 A/D 변환기로부터 출력되는 디지털 값의 변화에 응답하여 상기 제어 신호를 생성하는, 입력 인터페이스 회로.
  11. 제 9 항에 있어서,
    상기 저항기 제어기는 상기 차동 증폭기의 상기 출력 신호의 신호 레벨이 소정의 범위에 있도록 상기 제어 신호를 생성하는, 입력 인터페이스 회로.
  12. 제 9 항에 있어서,
    상기 저항기 제어기는 상기 A/D 변환기로부터 출력되는 디지털 값의 시평균에 응답하여 상기 제어 신호를 생성하는, 입력 인터페이스 회로.
  13. 제 1 항에 있어서,
    상기 피드백 회로는 상기 스위치가 턴 온될 때 필터링을 제공하도록 커패시터 엘리먼트를 포함하는, 입력 인터페이스 회로.
  14. 제 13 항에 있어서,
    상기 커패시터 엘리먼트는 상기 커패시터 엘리먼트의 커패시턴스를 제어하는 커패시턴스 조정 스위치를 포함하고,
    상기 필터링의 컷오프 주파수는 상기 커패시턴스 조정 스위치의 턴 온 및 턴 오프에 의해 제어되는, 입력 인터페이스 회로.
  15. 제 13 항에 있어서,
    상기 커패시터 엘리먼트는,
    병렬로 연결되는 복수의 커패시터, 및
    상기 복수의 커패시터에 각각 직렬로 연결되는 복수의 스위치를 포함하며,
    상기 필터링의 컷오프 주파수는 상기 복수의 스위치의 턴 온 및 턴 오프에 의해 제어되는, 입력 인터페이스 회로.
  16. 바이어스 스위치;
    바이어스 저항기로서, 상기 바이어스 스위치 및 상기 바이어스 저항기가 제 1 전력 라인과 연결 노드 사이에 직렬로 연결되는, 상기 바이어스 저항기;
    상기 연결 노드와 제 2 전력 라인 사이에 연결되는 저항기 회로;
    상기 연결 노드와 연결되는 반전 입력, 및 입력 신호를 수신하는 비 반전 입력을 갖는 차동 증폭기;
    피드백 저항기; 및
    피드백 스위치를 포함하며,
    상기 피드백 저항기 및 상기 피드백 스위치는 상기 차동 증폭기의 출력 단자와 상기 반전 입력과의 사이에 직렬로 연결되며,
    상기 바이어스 스위치 및 상기 피드백 스위치는 선택 신호에 응답하여 서로 상보적인 동작을 수행하는, 입력 인터페이스 회로.
  17. 제 16 항에 있어서,
    상기 저항기 회로는,
    병렬로 연결되는 복수의 저항기; 및
    상기 복수의 저항기에 각각 직렬로 연결되는 복수의 스위치를 포함하는, 입력 인터페이스 회로.
  18. 제 16 항에 있어서,
    상기 저항기 회로는,
    직렬로 연결되는 복수의 저항기; 및
    상기 복수의 저항기에 각각 병렬로 연결되는 복수의 스위치를 포함하는, 입력 인터페이스 회로.
  19. 제 1 항에 기재된 입력 인터페이스 회로를 포함하는, 반도체 집적 회로.
  20. 제 16 항에 기재된 입력 인터페이스 회로를 포함하는, 반도체 집적 회로.
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