KR20080004210A - Overlay vernier and method for forming the same - Google Patents

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Abstract

An overlay vernier and a method for forming the same are provided to form the overlay vernier of the same form in a recess gate forming process or a fin-type gate forming process. A method for forming an overlay vernier includes the steps of: defining four first rectangular regions(110) on a semiconductor substrate(100) and arranging the first rectangular regions in a cross-pole form; forming an active region(120) of a slit type and a device isolation film(130) in a line/space form in each of the first rectangular regions; and forming an overlay vernier partitioning pattern in second rectangular regions(150) separated from a border of the first rectangular region in each first rectangular region. A line width of the slit-type active region is in the range of 0.1 to 10mum. A line width of the device isolation film of the slit type is in the range of 0.1 to 10mum. The slit-type active region is etched in case that the recess gate is formed in a cell region.

Description

오버레이 버니어 및 그의 형성 방법{OVERLAY VERNIER AND METHOD FOR FORMING THE SAME}OVERLAY VERNIER AND METHOD FOR FORMING THE SAME}

도 1a 및 도 1b는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들.1A and 1B are cross-sectional views illustrating an overlay vernier forming method according to the prior art.

도 2a 내지 도 2c는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들.2A to 2C are cross-sectional views illustrating a method of forming an overlay vernier according to the prior art.

도 3은 본 발명에 따른 오버레이 버니어 형성 방법을 도시한 평면도.3 is a plan view showing an overlay vernier forming method according to the present invention.

도 4는 본 발명의 제 1 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도.4 is a plan view showing an overlay vernier and a method for forming the same according to the first embodiment of the present invention.

도 5는 본 발명의 제 2 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도.5 is a plan view showing an overlay vernier and a method of forming the overlay vernier according to a second embodiment of the present invention.

본 발명은 오버레이 버니어(Overlay Vernier) 및 그의 형성 방법에 관한 것으로, 리세스 게이트 형성 공정 및 핀 게이트 형성 공정에서 사용되는 오버레이 버니어를 각각 다른 레티클로 구현해야 하는 문제점을 해결하기 위하여, 오버레이 버 니어 형성 영역에 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 리세스 게이트 형성 공정에서나 핀 형 게이트 어느 공정에서도 동일한 형태의 오버레이 버니어를 형성할 수 있도록 하는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an overlay vernier and a method of forming the same. In order to solve the problem of implementing an overlay vernier used in a recess gate formation process and a fin gate formation process with different reticles, overlay vernier formation is performed. By forming a rectangular region formed of a slit-type active region and an isolation layer in the region, and forming an overlay division pattern in the rectangular region, and arranging them in a cross-pole form, the same shape is used in the recess gate forming process or the fin gate process. The invention relates to an overlay vernier of the invention.

도 1a 및 도 1b는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들로, 각 도의 (i)은 셀 영역의 리세스 게이트 형성 공정을 도시한 것이고, (ii) 및 (iii)은 오버레이 버니어 형성 공정을 도시한 것이다.1A and 1B are cross-sectional views illustrating a method of forming an overlay vernier according to the prior art, in which (i) shows a recess gate forming process of a cell region, and (ii) and (iii) shows an overlay vernier. The formation process is shown.

도 1a를 참조하면, 활성영역(20) 및 소자분리막(30)이 구비된 반도체 기판(10) 상부에 리세스 영역 및 오버레이 버니어 영역을 정의하는 감광막 패턴(40)을 형성한다.Referring to FIG. 1A, a photoresist pattern 40 defining a recessed region and an overlay vernier region is formed on the semiconductor substrate 10 including the active region 20 and the device isolation layer 30.

도 1b를 참조하면, 감광막 패턴(40)을 마스크로 활성영역(20)을 소정 깊이 식각하여 리세스 영역(50) 및 오버레이 버니어(60)를 동시에 형성한다. 다음에는, 감광막 패턴(40)을 제거한다. 이때, 리세스 영역(50)을 형성하는 공정은 활성영역(20) 만 선택적으로 식각하기 때문에 오버레이 버니어가 활성영역(20)에 형성되는 것과 소자분리막(30)에 형성되는 것이 상이하게 형성되는 문제가 있다.Referring to FIG. 1B, the active region 20 is etched to a predetermined depth using the photoresist pattern 40 as a mask to simultaneously form the recess region 50 and the overlay vernier 60. Next, the photosensitive film pattern 40 is removed. In this case, since the process of forming the recess region 50 selectively etches only the active region 20, the overlay vernier is formed in the active region 20 differently from that formed in the device isolation layer 30. There is.

도 2a 내지 도 2c는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들로, 각 도의 (i)은 셀 영역의 핀 형 게이트 형성 공정을 도시한 것이고, (ii) 및 (iii)은 오버레이 버니어 형성 공정을 도시한 것이다.2A through 2C are cross-sectional views illustrating a method of forming an overlay vernier according to the prior art, in which (i) shows a fin-type gate forming process of a cell region, and (ii) and (iii) shows an overlay vernier. The formation process is shown.

도 2a를 참조하면, 활성영역(20) 및 소자분리막(30)을 구비하는 반도체 기 판(10)의 활성영역(20) 상부에 패드 질화막층(35)을 형성한다. 다음에는, 반도체 기판(10) 전면에 핀 형 게이트 영역 및 오버레이 버니어 영역을 정의하는 감광막 패턴(45)을 형성한다. Referring to FIG. 2A, a pad nitride layer 35 is formed on the active region 20 of the semiconductor substrate 10 including the active region 20 and the device isolation layer 30. Next, a photosensitive film pattern 45 defining a fin gate area and an overlay vernier area is formed on the entire surface of the semiconductor substrate 10.

도 2b를 참조하면, 감광막 패턴(45)을 마스크로 반도체 기판(10)의 소자분리막(30)을 선택적으로 식각한다. Referring to FIG. 2B, the device isolation layer 30 of the semiconductor substrate 10 is selectively etched using the photoresist pattern 45 as a mask.

도 2c를 참조하면, 질화막층(35)을 제거하고 오버레이 버니어(70)를 완성한다. 이때, 핀 형 게이트 영역(55)을 형성하기 위하여 소자분리막(30)만 선택적으로 식각하기 때문에 오버레이 버니어(70)가 활성영역(20)에는 형성되지 않고, 소자분리막(30)에만 형성되는 문제가 발생한다.Referring to FIG. 2C, the nitride layer 35 is removed to complete the overlay vernier 70. In this case, since only the device isolation layer 30 is selectively etched to form the fin gate region 55, the overlay vernier 70 is not formed in the active region 20, but only in the device isolation layer 30. Occurs.

이상에서 설명한 바와 같이, 종래 기술에 따른 오버레이 버니어 형성 방법에서, 리세스 게이트 형성 공정 시에는 활성영역을 식각하여 패턴을 형성하므로, 오버레이 버니어가 활성영역에만 형성되고, 핀 형 게이트 형성 공정 시에는 활성영역은 손상시키지 않으면서 소자분리막을 식각하여 형성하므로, 오버레이 버니어도 상기 소자분리막에만 형성된다. 따라서 하나의 레티클로 구현된 오버레이 버니어는 리세스 게이트 형성 공정 및 핀 게이트 형성 공정에 동시에 적용할 수 없는 문제가 있으므로, 상이한 셀 패턴에는 각각의 다른 레티클을 사용하여야하는 불편함이 있다.As described above, in the overlay vernier forming method according to the prior art, since the active region is etched during the recess gate forming process to form a pattern, the overlay vernier is formed only in the active region and is active during the fin gate forming process. Since the device isolation film is etched without damaging the region, an overlay vernier is also formed only on the device isolation film. Therefore, since the overlay vernier implemented with one reticle cannot be applied to the recess gate formation process and the fin gate formation process at the same time, it is inconvenient to use different reticles for different cell patterns.

상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내 에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 오버레이 버니어 형성을 위하여 서로 다른 레티클을 이용하여야 하는 문제를 해결할 수 있고, 오버레이 버니어 형성 공정을 효율적으로 수행할 수 있는 오버레이 버니어 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems of the prior art, the present invention is formed by forming a rectangular region formed of an active region and a device isolation layer of the slit shape and forming an overlay division pattern in the rectangular region, and then arranged them in a cross-pole shape, thereby overlaying It is an object of the present invention to provide an overlay vernier and a method of forming the same, which can solve the problem of using different reticles for vernier formation, and can efficiently perform an overlay vernier formation process.

이상의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 오버레이 버니어는The overlay vernier according to the first embodiment of the present invention for achieving the above object is

반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역 및A first rectangular region in which a slit-type active region and an isolation layer formed in an overlay vernier region of a semiconductor substrate are arranged in line / space form, and

상기 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 포함되는 활성영역이 식각되어 형성되는 오버레이 버니어 분할 패턴을 포함하되, 상기 제 1 직사각형 영역을 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 한다. An overlay vernier split pattern formed by etching an active region included in a second rectangular region defined by a predetermined distance spaced inwardly from an outer side of the first rectangular region, wherein the long sides of the first rectangular region face each other; It is characterized in that the arrangement is provided in the cross-pole (Cross-pole) form.

이때, 상기 오버레이 버니어는 리세스 게이트 형성 공정에서 구비된 것을 특징으로 한다.In this case, the overlay vernier is characterized in that provided in the recess gate forming process.

아울러, 본 발명의 제 2 실시예에 따른 오버레이 버니어는 In addition, the overlay vernier according to the second embodiment of the present invention

반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역과,A first rectangular region in which the slit-shaped active region and the device isolation layer formed in the overlay vernier region of the semiconductor substrate are arranged in line / space form, and

상기 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 포함되는 소자분리막이 식각되어 형성되는 오버레이 버 니어 분할 패턴 및An overlay vernier dividing pattern formed by etching an isolation layer included in a second rectangular region defined by a predetermined distance spaced inward from an outer surface of the first rectangular region;

상기 제 1 직사각형 영역 4개가 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 한다.The first four rectangular regions are characterized in that the long side is arranged in a cross-pole (cross-pole) form that is facing each other.

이때, 상기 오버레이 버니어는 핀(Fin)형 게이트 형성 공정에서 구비된 것을 특징으로 한다.At this time, the overlay vernier is characterized in that provided in the fin (Fin) gate forming process.

다음으로, 본 발명에 따른 오버레이 버니어 형성 방법은Next, the overlay vernier forming method according to the present invention

반도체 기판에 4개의 제 1 직사각형 영역을 정의하되, 상기 각 제 1 직사각형 영역의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시키는 단계와,Defining four first rectangular regions on the semiconductor substrate, wherein the long sides of each of the first rectangular regions are arranged in a cross-pole shape facing each other;

상기 각 제 1 직사각형 영역 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역 및 소자분리막을 라인/스페이스 형태로 형성하는 단계 및Forming a slit-shaped active region and a device isolation layer in each of the first rectangular regions in a line / space form perpendicular to the longitudinal direction of the rectangle; and

상기 각 제 1 직사각형 영역 내에 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 오버레이 버니어 분할 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming an overlay vernier segmentation pattern in each of the first rectangular regions, the second rectangular region defined by a predetermined distance spaced inwardly from an outer side of the first rectangular region.

이때, 상기 슬릿 형태의 활성영역 선폭은 0.1 ~ 10㎛ 의 크기로 형성하고, 상기 슬릿 형태의 소자분리막 선폭은 0.1 ~ 10㎛ 의 크기로 형성한다.In this case, the line width of the slit-type active region is formed to a size of 0.1 ~ 10㎛, the line width of the device isolation film of the slit form is formed of a size of 0.1 ~ 10㎛.

아울러, 본 발명의 제 1 실시예에 따른 오버레이 버니어 형성 방법으로 상기 오버레이 버니어 분할 패턴은 셀 영역에 리세스 게이트가 형성될 경우 상기 슬릿 형태의 활성영역이 식각되어 형성되는 것을 특징으로 하고,In addition, according to the overlay vernier forming method according to the first embodiment of the present invention, the overlay vernier split pattern is formed by etching an active region having a slit shape when a recess gate is formed in a cell region.

본 발명의 제 2 실시예에 따른 오버레이 버니어 형성 방법으로 상기 오버레 이 버니어 분할 패턴은 셀 영역에 핀 형 게이트가 형성될 경우 상기 슬릿 형태의 소자분리막이 식각되어 형성되는 것을 특징으로 한다.In the overlay vernier forming method according to the second embodiment of the present invention, the overlay vernier split pattern is formed by etching the device isolation film of the slit type when a fin gate is formed in a cell region.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 오버레이 버니어 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, an overlay vernier and a method of forming the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 오버레이 버니어 형성 방법을 도시한 평면도이다.3 is a plan view illustrating an overlay vernier forming method according to the present invention.

도 3을 참조하면, 반도체 기판(100)에 4개의 제 1 직사각형 영역(110)을 정의한다. 다음으로, 각 제 1 직사각형 영역(110)의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시킨다. 그 다음으로, 각 제 1 직사각형 영역(110) 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역(120) 및 소자분리막(130)을 라인/스페이스 형태로 형성한다. 이때, 소자분리막(130) 형성 공정은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 반도체 소자의 셀 영역에 형성되는 소자분리막 형성 공정과 동시에 진행한다.Referring to FIG. 3, four first rectangular regions 110 are defined in the semiconductor substrate 100. Next, long sides of the first rectangular regions 110 are arranged in a cross-pole shape facing each other. Next, in each of the first rectangular regions 110, a slit-shaped active region 120 and a device isolation layer 130 that are perpendicular to the rectangular longitudinal direction are formed in a line / space form. In this case, the device isolation film 130 formation process is preferably formed of a high density plasma (HDP) oxide film using a shallow trench isolation (STI) process, and is performed simultaneously with the device isolation film formation process formed in the cell region of the semiconductor device. .

그 다음에는, 각 제 1 직사각형 영역(110) 내에 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역(150)에 오버레이 버니어를 형성한다. 이때, 슬릿 형태의 활성영역(120) 선폭은 0.1 ~ 10㎛ 의 크기로 형성하고, 소자분리막(130) 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것이 바람직하다.Subsequently, an overlay vernier is formed in each of the first rectangular regions 110 in the second rectangular region 150 defined by a predetermined distance spaced inward from the outer angle of the first rectangular region 110. In this case, the line width of the slit-type active region 120 may be formed to a size of 0.1 to 10 μm, and the line width of the device isolation layer 130 may be formed to a size of 0.1 to 10 μm.

도 4는 본 발명의 제 1 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도이다.4 is a plan view illustrating an overlay vernier and a method of forming the overlay vernier according to the first embodiment of the present invention.

도 4를 참조하면, 반도체 기판(100)의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역(120) 및 소자분리막(130)이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역(110)이 구비된다. 다음에는, 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 도 3에서의 제 2 직사각형 영역(150)에 포함되는 활성영역(120)을 식각하여 오버레이 버니어 분할 패턴(160)을 형성한다. 그 다음에는, 오버레이 버니어 분할 패턴(160)을 포함하는 제 1 직사각형 영역(110) 4개를 크로스 폴(Cross-pole) 형태로 배열시켜 오버레이 버니어를 완성한다. Referring to FIG. 4, the first rectangular region 110, in which the slit-shaped active region 120 and the device isolation layer 130 formed in the overlay vernier region of the semiconductor substrate 100 is arranged in a line / space form, is defined. It is provided. Next, the overlay vernier segmentation pattern 160 is etched by etching the active region 120 included in the second rectangular region 150 in FIG. 3, which is spaced a predetermined distance inward from the outer corner of the first rectangular region 110. To form. Next, four first rectangular regions 110 including the overlay vernier split pattern 160 are arranged in a cross-pole shape to complete the overlay vernier.

여기서, 오버레이 버니어 형성 공정은 반도체 소자의 형성 공정 중에서 셀 영역 리세스 게이트 형성 공정과 동시에 수행된다. 셀 영역의 활성영역 및 소자분리막 형성 공정을 이용하여 오버레이 버니어 영역의 활성영역(120) 및 소자분리막(130)을 형성한다. 다음에는, 셀 영역에 리세스 영역을 형성하기 위한 식각 공정을 이용하여 도 3에서의 제 2 직사각형 영역(150) 내에 포함되는 활성영역(120)을 식각한다. 이와 같이 형성된 오버레이 버니어 분할 패턴(160)은 크로스 폴 형태로 배열되어 박스 인 박스 형태의 오버레이 버니어에 있어서 모 버니어로 작용하게 된다. Here, the overlay vernier forming process is performed simultaneously with the cell region recess gate forming process in the semiconductor device forming process. The active region 120 and the device isolation layer 130 of the overlay vernier region are formed using an active region of the cell region and a device isolation layer forming process. Next, the active region 120 included in the second rectangular region 150 in FIG. 3 is etched using an etching process for forming a recess region in the cell region. The overlay vernier split pattern 160 formed as described above is arranged in a cross pole shape to act as a parent vernier in a box-in-box overlay vernier.

도 5는 본 발명의 제 2 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도이다.5 is a plan view illustrating an overlay vernier and a method of forming the overlay vernier according to a second embodiment of the present invention.

도 5를 참조하면, 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 도 3에서의 제 2 직사각형 영역(150)에 포함되는 소자분리 막(130)을 식각하여 오버레이 버니어 분할 패턴(170)을 형성한다. 여기서, 오버레이 버니어 분할 패턴(170)은 셀 영역의 핀 형 게이트를 형성하기 위하여 셀 영역의 소자분리막을 식각하는 공정과 동시에 수행하는 것이 바람직하다.Referring to FIG. 5, an overlay vernier division is performed by etching the device isolation layer 130 included in the second rectangular region 150 in FIG. 3, which is defined by being spaced inwardly from an outer surface of the first rectangular region 110. The pattern 170 is formed. Here, the overlay vernier split pattern 170 may be performed simultaneously with the process of etching the device isolation layer of the cell region to form the fin gate of the cell region.

상술한 바와 같이, 본 발명에 따른 오버레이 버니어 및 그의 형성 방법은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 박스 인 박스 형태의 오버레이 버니어를 형성한다. 여기서, 오버레이 분할 패턴은 리세스 게이트 형성 공정에서는 활성영역이 식각되어 형성되고, 핀 형 게이트 형성 공정에서는 소자분리막이 식각되어 형성되는데 이들은 모두 동일한 형태를 갖고 어느 경우에서나 오버레이 버니어로서의 기능을 충실하게 수행할 수 있도록 한다.As described above, the overlay vernier and the method for forming the same according to the present invention form a rectangular region formed of an active region and a device isolation layer of a slit shape, and form an overlay division pattern in the rectangular region, and then arrange them in a cross-pole shape, Form an overlay vernier in the form of a box in a box. Here, the overlay division pattern is formed by etching the active region in the recess gate forming process, and is formed by etching the device isolation layer in the fin gate forming process, all of which have the same shape and faithfully function as an overlay vernier in any case. Do it.

이상에서 설명한 바와 같이, 본 발명에 따른 오버레이 버니어 및 그의 형성 방법은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 리세스 게이트 형성 공정에서나 핀 형 게이트 어느 공정에서도 동일한 형태의 오버레이 버니어를 형성 할 수 있도록 한다. 따라서 오버레이 버니어 형성을 위하여 서로 다른 레티클을 이용하여야 하는 문제를 해결할 수 있고, 오버레이 버니어 형성 공정을 효율적으로 수행할 수 있는 효과를 제공한다.As described above, the overlay vernier and the method for forming the same according to the present invention form a rectangular region formed of an active region and a device isolation layer in a slit form, and form an overlay division pattern in the rectangular region, and then arrange them in a cross pole form. In this case, the overlay vernier having the same shape can be formed in the recess gate forming process or the fin gate process. Accordingly, it is possible to solve the problem of using different reticles for forming the overlay vernier, and provide an effect of efficiently performing the overlay vernier forming process.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.

Claims (9)

반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역; 및A first rectangular region in which a slit-type active region formed in an overlay vernier region of the semiconductor substrate and an isolation layer are arranged in a line / space form; And 상기 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 포함되는 활성영역이 식각되어 형성되는 오버레이 버니어 분할 패턴을 포함하되, 상기 제 1 직사각형 영역을 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 하는 오버레이 버니어.An overlay vernier split pattern formed by etching an active region included in a second rectangular region defined by a predetermined distance spaced inwardly from an outer side of the first rectangular region, wherein the long sides of the first rectangular region face each other; Overlay vernier, characterized in that arranged in the form of cross-pole (cross-pole). 제 1 항에 있어서,The method of claim 1, 상기 오버레이 버니어는 리세스 게이트 형성 공정에서 구비된 것을 특징으로 하는 오버레이 버니어.The overlay vernier is an overlay vernier, characterized in that provided in the recess gate forming process. 반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역;A first rectangular region in which a slit-type active region formed in an overlay vernier region of the semiconductor substrate and an isolation layer are arranged in a line / space form; 상기 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 포함되는 소자분리막이 식각되어 형성되는 오버레이 버니어 분할 패턴; 및An overlay vernier dividing pattern formed by etching an element isolation layer included in a second rectangular region defined by a predetermined distance spaced inward from an outer surface of the first rectangular region; And 상기 제 1 직사각형 영역 4개가 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 하는 오버레이 버니어.Overlay vernier, characterized in that the first four rectangular areas are arranged in a cross-pole (long-side) form the long sides facing each other. 제 3 항에 있어서,The method of claim 3, wherein 상기 오버레이 버니어는 핀(Fin)형 게이트 형성 공정에서 구비된 것을 특징으로 하는 오버레이 버니어.The overlay vernier is an overlay vernier, characterized in that provided in the fin (Fin) gate forming process. 반도체 기판에 4개의 제 1 직사각형 영역을 정의하되, 상기 각 제 1 직사각형 영역의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시키는 단계;Defining four first rectangular regions in the semiconductor substrate, wherein the long sides of the first rectangular regions are arranged in a cross-pole shape facing each other; 상기 각 제 1 직사각형 영역 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역 및 소자분리막을 라인/스페이스 형태로 형성하는 단계; 및Forming a slit-type active region and a device isolation layer in each of the first rectangular regions in a line / space form perpendicular to the rectangular longitudinal direction; And 상기 각 제 1 직사각형 영역 내에 제 1 직사각형 영역의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역에 오버레이 버니어 분할 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.And forming an overlay vernier segmentation pattern in each of the first rectangular regions in a second rectangular region defined by a predetermined distance spaced inwardly from an outer side of the first rectangular region. 제 5 항에 있어서,The method of claim 5, 상기 슬릿 형태의 활성영역 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.Line width of the active region of the slit type is formed in the size of 0.1 ~ 10㎛ overlay vernier forming method. 제 5 항에 있어서,The method of claim 5, 상기 슬릿 형태의 소자분리막 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.The slit device isolation film line width is formed in the size of 0.1 ~ 10㎛ overlay vernier forming method, characterized in that formed. 제 5 항에 있어서,The method of claim 5, 상기 오버레이 버니어 분할 패턴은 셀 영역에 리세스 게이트가 형성될 경우 상기 슬릿 형태의 활성영역이 식각되어 형성되는 것을 특징으로 하는 오버레이 버니어 형성 방법.The overlay vernier split pattern may be formed by etching the active region having a slit shape when a recess gate is formed in a cell region. 제 5 항에 있어서,The method of claim 5, 상기 오버레이 버니어 분할 패턴은 셀 영역에 핀 형 게이트가 형성될 경우 상기 슬릿 형태의 소자분리막이 식각되어 형성되는 것을 특징으로 하는 오버레이 버니어 형성 방법.The overlay vernier split pattern may be formed by etching the device isolation layer having a slit shape when a fin gate is formed in a cell region.
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