KR20080001620A - 반도체장치 - Google Patents

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KR20080001620A
KR20080001620A KR1020070059837A KR20070059837A KR20080001620A KR 20080001620 A KR20080001620 A KR 20080001620A KR 1020070059837 A KR1020070059837 A KR 1020070059837A KR 20070059837 A KR20070059837 A KR 20070059837A KR 20080001620 A KR20080001620 A KR 20080001620A
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요시유키 쿠로카와
타카유키 이케다
마사미 엔도
히로키 뎀보
다이스케 카와에
타카유키 이노우에
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치와 리더/라이터와의 통신 방식에 ASK 방식을 이용하는 경우, 리더/라이터로부터 반도체 장치로 데이터를 송신하고 있지 않은 경우에, 반도체 장치로부터 리더/라이터로 송신한 데이터에 의해, 무선 신호의 진폭이 변화한다. 따라서, 반도체 장치가 송신한 데이터를, 리더/라이터로부터 반도체 장치로 송신된 데이터라고 잘못 인식하는 경우가 있다. 반도체 장치를, 안테나 회로와, 송신 회로와, 수신 회로와, 연산 처리 회로로 구성한다. 안테나 회로에 있어서, 무선 신호를 송수신한다. 또, 송신 회로는, 아테나 회로가 무선 신호를 송신중인지 아닌지를 나타내는 신호를 수신 회로에 출력한다.
반도체장치, 안테나, 무선통신, 진폭변조

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명에 있어서의 의 반도체 장치의 개요도.
도 2는 ASK 방식에 의한 데이터 송수신 시의 무선 신호의 일례를 나타내는 도면.
도 3은 본 발명에 있어서의 의 반도체 장치의 타이밍 차트의 일례를 나타내는 도면.
도 4는 본 발명에 있어서의 반도체 장치를 구성하는 회로의 일례를 나타내는 회로도.
도 5는 본 발명에 있어서의 반도체 장치를 구성하는 회로의 일례를 나타내는 회로도.
도 6은 본 발명에 있어서의 반도체 장치를 구성하는 회로의 일례를 나타내는 회로도.
도 7은 본 발명에 있어서의 반도체 장치를 구성하는 회로의 일례를 나타내는 회로도.
도 8a 내지 8d는 본 발명의 반도체 장치에 적용 가능한 안테나의 구성 예를 나타내는 도면.
도 9a 내지 9e는 본 발명의 반도체 장치의 사용 형태를 나타내는 도면.
도 10a 및 10b는 본 발명의 반도체 장치의 구성의 일례를 나타내는 단면도.
도 11a 내지 11d는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 12a 내지 12c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 13a 내지 13c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 14a 및 14b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 15는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 16은 본 발명의 반도체 장치의 구성의 일례를 나타내는 단면도.
도 17a 내지 17c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 18a 내지 18c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 19는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 20a 내지 20c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 21a 내지 21c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 22a 내지 22c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 23a 및 23b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
본 발명은, 무선통신에 의해 데이터를 송수신하는 반도체 장치에 관한 것이다. 특히, 데이터 전송에 진폭 변조 방식을 이용하는 반도체 장치에 관한 것이다.
근년, 소형 IC 칩과, 무선통신용의 안테나를 조합한 소형 반도체 장치(이하, 반도체 장치 또는 RF 칩이라고도 한다. 또, RFID 태그, 무선 태그, ID 태그, IC 태그, RF 태그라고도 한다)가 각광을 받고 있다. 이 반도체 장치는, 무선통신장치(이하, 리더/라이터라고도 한다)를 사용한 무선신호(동작 자계)의 송수신에 의해, 데이터를 기록하거나 데이터를 판독하는 등의 데이터를 비접촉으로 송수신할 수가 있다.
무선통신에 의해 데이터를 송수신하는 반도체 장치의 응용 분야로서 예를 들면, 유통업계에 있어서의 상품 관리를 들 수 있다. 현재는, 바코드 등을 이용한 상품 관리가 주류이지만, 바코드는 광학적으로 읽어내기 때문에, 차폐물이 있으면 데이터를 읽어낼 수 없는 경우가 있다. 한편, 무선통신 장치를 이용해 비접촉으로 데 이터를 송수신하는 방식에서는, 반도체 장치의 데이터를 무선으로 판독하기 때문에, 차폐물이 있어도 판독할 수가 있다. 따라서, 상품관리의 효율화, 저비용화 등이 기대되고 있다. 그 외, 승차권, 항공 여객권, 요금의 자동 정산 등, 광범위한 응용이 기대되고 있다(예를 들면, 특허문헌 1 참조). 이와 같이, 무선통신에 의해 데이터를 송수신하는 소형의 반도체 장치에 의해 사람이나 물건을 식별, 관리하는 시스템은 RFID(Radio　Frequency　Identification)이라고 불리고, IT화 사회의 기반기술로서 주목받고 있다.　　
[특허문헌 1] 일본국 공개특허공보 특개 2005-346622호
RFID를 이용한 통신 규격으로서, 예를 들면, ISO/IEC　15693 등이 규정되어 있다. ISO/IEC　15693에서는, 무선 신호에 있어서의 반송파의 주파수로서 13.56 MHz±7kHz를 이용하고, 리더/라이터와 반도체 장치 사이의 데이터의 송수신은, ASK(Amplitude　Shift　Keying 변조 변위 키잉) 방식을 이용한다.
도 2는, ASK 방식에 있어서의 리더/라이터와 반도체 장치 사이의 데이터 송수신시의 무선신호의 일례를 나타낸다. 도 2에 있어서, 무선 신호(201)는, 반송파의 주파수에서 진동하는 전자파이다. 무선 신호(201)에 의해 전송되는 데이터는, 무선 신호(201)의 진폭의 포락선(202)에 의해 나타나 있다. 이하, 간소를 위해, 무선 신호(201)의 진폭이 최대인 경우를 "W", 최소인 경우를 "N"로 한다. 예를 들면, 리더/라이터로부터 송신된 데이터를 반도체 장치가 수신하는 경우, 무선 신호(201)에 있어서의 "N"의 출현의 상태로부터, 미리 규정된 인코딩 방식에 따라, 데이터의 값을 식별한다. 구체적으로는, 무선신호(201)에 있어서의 "N"가 출현하는 타이밍, 기간, 또는 횟수 등으로부터 미리 규정된 인코딩 방식에 따라, 데이터의 값을 식별할 수가 있다. 또, 리더/라이터에 반도체장치로부터 데이터를 송신하는 경우에는, 데이터의 값에 의존해서 미리 규정된 인코딩 방식에 따라 무선 신호(201)를 변조하고, "N"의 출현의 상태, 구체적으로는, "N"의 출현의 타이밍, 기간, 횟수 등을 변경할 수가 있다. 인코딩 방식으로서는, ISO/IEC　15693으로 규정되어 있는 4중 1 방식을 이용할 수가 있다.
덧붙여, 리더/라이터로부터 반도체 장치로 송신되는 데이터에는, 반도체 장치의 회로 리셋을 나타내는 리셋 신호, 리더/라이터로부터 반도체 장치로의 데이터 송신의 개시/종료를 나타내는 SOF(Start　of　Frame)/EOF(End　of　Frame) 신호, 반도체 장치에 송신하고 싶은 데이터 신호, 반도체 장치 내부에 있어서의 클록 신호의 동기를 취하기 위한 동기 신호, 리더/라이터로부터 반도체 장치로의 데이터의 송신 미스가 없는지를 조사하기 위해 이용되는 패리티 신호 등이 포함된다. 또, 반도체 장치로부터 리더/라이터로 송신되는 데이터에는, 반도체 장치로부터 리더/라이터로의 데이터 송신의 개시/종료를 나타내는 SOF(Start　of　Frame)/EOF(End　of　Frame) 신호, 리더/라이터로 송신하고 싶은 데이터 신호 등이 포함된다.
그런데, 이러한 데이터 전송 방식에서는, 리더/라이터로부터 반도체 장치로 데이터를 송신하지 않는 경우에도, 반도체 장치로부터 리더/라이터로 송신한 데이터에 의해, 무선신호의 진폭이 변화한다. 그 때문에, 반도체 장치 자신이 송신한 데이터를, 리더/라이터로부터 송신된 데이터라고 잘못 인식하는 경우가 있다.
본 발명은, 상기의 문제를 감안하여 이루어진 것으로, 반도체 장치의 오작동을 억제하고, 신뢰성을 향상한 반도체 장치를 제공하는 것을 과제로 한다. 특히, 반도체 장치 자신이 리더/라이터로 송신한 데이터를, 리더/라이터로부터 송신된 데이터라고 잘못 인식하는 경우가 없는, 신뢰성을 향상한 반도체 장치를 제공하는 것을 과제로 한다.
본 발명에 있어서의 반도체 장치는, 안테나 회로와, 송신 회로와, 수신 회로와, 연산 처리 회로를 포함한다. 본 발명의 반도체 장치는, 안테나 회로에 있어서, 무선 신호를 송수신한다. 또, 안테나 회로는, 무선 신호를 정류화한 신호를 생성하고, 송신 회로로 출력하는 기능을 갖는다. 또, 아테나 회로는, 송신회로로부터 입력된 변조용 신호에 의해 무선신호를 변조하는 기능을 갖는다. 송신 회로는, 연산 처리 회로로부터 출력된 송신 데이터로부터 변조용 신호를 생성하여, 안테나 회로로 출력하는 기능을 갖는다. 또한, 송신회로는, 반도체 장치로부터 리더/라이터로 데이터 송신중인지 아닌지를 나타내는 신호, 즉 안테나 회로로부터 리더/라이터로 무선 신호를 송신중인지 아닌지를 나타내는 신호를 수신회로로 출력하는 기능을 갖는다. 수신 회로는, 안테나 회로로부터 입력된 무선 신호를 정류화한 신호와, 송신 회로로부터 입력된 데이터 송신중인지 아닌지를 나타내는 신호로부터 복조 신호를 생성하고, 연산 처리 회로로 출력하는 기능을 갖는다. 연산 처리 회로는, 수신 회로로부터 입력된 복조 신호를 이용해 연산 처리를 행하고, 송신 데이터를 송신 회로로 출력하는 기능을 갖는다. 본 발명은, 송신 회로가, 반도체 장치로부터 리더/ 라이터로 데이터 송신중인지 아닌지를 나타내는 신호를 수신회로로 출력하는 것을 특징으로 하고 있다. 또한, 수신 회로가, 안테나 회로로부터 입력된 정류화한 신호와, 송신 회로로부터 입력된 데이터 송신중인지 아닌지를 나타내는 신호로부터 복조 신호를 생성하는 것을 특징으로 하고 있다. 수신 회로는, 반도체 장치로부터 리더/라이터로 데이터 송신중인 것을 나타내는 상태 신호가 입력되었을 경우, 정류 신호에 의존하지 않고, 어느 일정의 신호를 출력한다. 이러한 구성으로 함으로써, 반도체 장치 자신이 리더/라이터로 송신한 데이터를, 리더/라이터로부터 송신된 데이터라고 잘못 인식하는 것을 막을 수가 있다.
본 명세서에서 개시한 본 발명의 구성은, 무선 신호를 송수신하는 안테나 회로와, 송신 회로와, 수신 회로와, 연산 처리 회로를 포함하고, 송신 회로는, 안테나 회로가 무선 신호를 송신중인지 아닌지를 나타내는 신호를 수신 회로에 출력하는 것을 특징으로 한다.
또한, 본 명세서에서 개시한 본 발명의 다른 구성은, 무선 신호를 송수신하는 안테나 회로와, 송신 회로와, 수신 회로와, 연산 처리 회로를 포함하고, 송신 회로는, 안테나 회로가 무선신호를 송신중인지 아닌지를 나타내는 신호를 수신 회로에 출력하며, 수신 회로는, 송신 회로로부터 안테나회로가 무선 신호를 송신중인 것을 나타내는 신호가 입력되었을 경우, 안테나 회로로부터의 신호에 관계없이 안테나 회로가 무선 신호를 수신하지 않는 것을 나타내는 신호를 연산 처리회로에 출력하는 것을 특징으로 한다.
또한, 본 발명의 다른 구성은, 안테나 회로가, 안테나와, 공진 용량과, 변조 저항과, 정류회로로 구성될 수 있다.
또한, 안테나는, 코일 안테나여도 좋고, 다이폴 안테나여도 좋다.
또한, 변조 저항은, N채널 트랜지스터로 구성되어도 좋고, P채널 트랜지스터로 구성되어 있어도 좋다.
또한, 정류회로는, 전파(full wave) 정류회로여도 좋고, 반파 정류회로여도 좋다.
또한, 본 발명에 있어서의 반도체 장치는, 절연 표면을 갖는 기판 위에 형성되는 반도체막을 포함하는 박막 트랜지스터를 이용해 형성되어도 된다.
또한, 절연 표면을 갖는 기판은, 유리 기판, 석영 기판, 플라스틱 기판, 및 SOI 기판의 어느 하나인 것이 바람직하다.
본 명세서에 있어서, 「무선통신장치」는, 반도체장치와 무선통신에 의해 정보를 송수신하는 수단을 포함해도 좋고, 예를 들면, 정보를 판독하는 기능 및 정보를 기록하는 기능의 양쪽 또는 어느 한쪽의 기능을 구비하는 것도 범주에 포함되고, 리더/라이터라고 표기하는 것으로 한다.
본 발명에 의해, 반도체 장치의 동작 신뢰성을 향상하는 것이 가능하게 되어, 고성능 반도체장치를 제공할 수가 있다. 특히, 반도체 장치로부터 리더/라이터로 송신한 데이터를, 상기 리더/라이터로부터 반도체 장치로 송신된 데이터라고 상기 반도체 장치가 잘못 인식하는 것을 방지하는 것이 가능하다. 따라서, 반도체 장치의 오동작을 억제할 수 있어, 신뢰성을 향상한 반도체 장치를 제공하는 것이 가능하다.
이하에, 본 발명의 실시의 형태를, 도면에 근거해 설명한다. 단, 본 발명은 많은 다른 모드에서 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 실시의 형태의 기재 내용에 한정해 해석되는 것은 아니다. 덧붙여 실시의 형태를 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 교부하고, 그 반복 설명은 생략한다.
본 실시의 형태에서는, 본 발명에 있어서의 반도체 장치에 대해, 도 1 및 도 3을 이용해 설명한다. 도 1은, 본 발명에 있어서의 반도체 장치의 하드웨어 구성이다. 또, 도 3은, 도 1에 나타낸 본 발명에 있어서의 반도체 장치의 각 신호의 타이밍 차트이다.
도 1에 있어서, 반도체 장치(101)는, 안테나 회로(102)와, 송신 회로(103)와, 수신회로(104)와, 연산 처리 회로(105)로 구성된다. 덧붙여, 도 1에서는, 설명의 간단화를 위해 수신 신호(106)와 송신 신호(107)를 다른 신호로서 나타냈지만, 실제로는, 양자는 서로 겹쳐 있고, 반도체 장치(101) 및 리더/라이터의 사이에서 동시에 송수신된다. 또, 본 실시의 형태에서는, 수신 신호(106)와 송신 신호(107)를, 무선신호(108)라고 칭한 경우가 있다. 도 1에서는, 리더/라이터는 생략한다.
안테나 회로(102)는, 무선 신호(108)를 송수신하고, 즉 리더/라이터로부터 수신 신호(106)를 수신해, 송신 신호(107)를 리더/라이터에 송신하는 회로이다. 또, 안테나 회로(102)는, 리더/라이터로부터 수신하는 수신 신호(106)를 정류화해, 평활화한 신호(109)(이하, 정류 신호(109)라고도 한다)를 생성하는 기능을 갖는다. 또한, 아테나 회로(102)는 리더/라이터로 송신하는 신호를 변조해서, 송신 신호(107)를 생성하는 기능을 갖는다. 이때, 안테나 회로(102)는, 송신 회로(103)로부터 입력되는 변조 신호(110)에 따라, 리더/라이터로 송신하는 신호를 변조한다.
예를 들면, 안테나 회로(102)는, 안테나와, 공진 용량과, 변조 저항과, 정류회로로 구성될 수가 있다. 또한, 안테나와 공진 용량으로 공진 회로를 구성하는 것이 가능하다. 이 경우, 안테나 회로(102)를 구성하는 공진 회로에 의해, 리더/라이터로부터 수신한 수신 신호(106)를 교류 전기신호로 변환하고, 한층 더 정류회로에 의해, 교류 전기신호를 정류화하고, 평활화해 정류 신호(109)로 변환할 수가 있다. 정류회로로서는, 전파(full-wave) 정류회로를 이용할 수가 있다. 또, 송신회로(103)로부터 입력된 변조 신호(110)에 따라 변조 저항의 값을 변경함으로써, 리더/라이터로 송신하는 송신 신호(107)를 생성할 수가 있다.
송신 회로(103)는, 연산 처리 회로(105)로부터 입력되는 송신 데이터(111)로부터, 리더/라이터로 송신하는 신호를 변조하기 위한 신호(110)(이하, 변조 신호(110)라고 한다)를 생성하여, 안테나 회로(102)로 출력하는 기능을 갖는다. 덧붙여, 송신 데이터(111)는, 연산처리 회로(105)에 있어서의 연산 처리 결과이다. 예를 들면, 송신 회로(103)는, 미리 결정된 데이터 부호화 방식에 따라 송신 데이터(111)를 변조 신호(110)로 변환한다. 예를 들면, 변조 방식으로서, ISO/IEC　15693에 규정되어 있는 단일 부반송파의 고속 모드를 이용하는 경우, 송신 데이터(111)가 "L"이면, 변조 신호(110)로서, 최초로 423.75 kHz의 펄스 신호를 8 펄스 생성하고, 계속해서 18.88㎲의 사이는 "H"의 기간을 생성한다. 또한, 송신 데이 터(111)가 "H"이면, 변조 신호(110)로서, 최초의 18.88㎲의 사이는 "H"를 생성하고, 계속해서 423.75 kHz의 펄스 신호를 8 펄스 생성한다.
또, 송신 회로(103)는, 반도체 장치(101)가 데이터 송신중인지 아닌지, 즉 안테나 회로(102)가 송신 신호(107)를 송신중인지 아닌지를 나타내는 신호(112)(이하, 상태 신호(112)라고 한다)를 수신 회로(104)로 출력하는 기능을 갖는다. 예를 들면, 송신 회로(103)는, 반도체 장치(101)가 데이터 송신중인 경우 상태 신호(112)로서 "H"를 출력하고, 반도체 장치(101)가 데이터를 송신하고 있지 않은 경우에는, 상태 신호(112)로서 "L"을 출력하는 것이 가능하다.
여기서, 신호가 "L"란, 해당 신호의 전위가 제1 전위, 예를 들면 저전위인 것을 의미하는 것으로 한다. 신호가 "H"란, 해당 신호의 전위가 제2 전위, 예를 들면 신호가 "L"인 경우보다도 고전위인 것을 의미하는 것으로 한다.
수신회로(104)는, 안테나 회로(102)로부터 입력된 정류 신호(109)와, 송신 회로(103)로부터 입력된 상태 신호(112)로부터, 리더/라이터로부터 수신 신호(106)를 수신했을 경우에는, 정류 신호(109)로부터 수신 신호(106)에 포함되는 데이터를 복조한 신호(113)(이하, 복조 신호(113)라고 한다)를 생성하는 기능을 갖는다. 덧붙여, 리더/라이터로부터 수신 신호(106)를 수신하지 않는 경우, 정류 신호(109)에 관계없이, 복조되어 있지 않은 일정한 신호가 복조 신호(113)로서 출력된다. 여기서, 반도체 장치(101)가 데이터를 송신하고 있지 않은 경우에, 송신 회로(103)로부터 상태 신호(112)로서 "L"이 입력되고, 반도체장치(101)가 데이터를 송신중인 경우에는 송신 회로(103)로부터 상태 신호(112)로서 "H"가 입력되는 경우를 설명한 다. 수신회로(104)에 상태 신호(112)로서 "L"이 입력된 경우에는, 정류 신호(109)를 복조한 복조 신호(113)를 생성한다. 한편, 수신 회로(104)에 상태 신호(112)로서 "H"가 입력된 경우에는, 정류 신호(109)에 관계없이, 복조되어 있지 않은 일정한 복조 신호(113)를 생성한다.
또, 수신 회로(104)는, 예를 들면, 로패스 필터와 논리합을 연산하는 제어 회로로 구성될 수 있다. 이 경우, 수신 회로(104)를 구성하는 로패스 필터에 의해, 안테나 회로(102)로부터 입력된 정류 신호(109)로부터, 수신 신호(106) 또는 송신 신호(107)에 포함되는 데이터를 복조한 신호(이하, 제2 복조 신호로 한다)로 변환하는 것이 가능하다. 이 제어 회로에 있어서, 정류 신호(109)가 변환된 제2 복조 신호와, 송신회로(103)로부터 입력된 상태 신호(112)와의 논리합을 연산하는 것으로, 수신 신호(106)에 포함된 데이터를 복조한 복조 신호(113) 또는 복조되어 있지 않은 일정한 복조 신호(113)를 생성할 수가 있다.
연산 처리 회로(105)는, 수신 회로(104)로부터 입력된 복조 신호(113)에 의해, 반도체장치(101)가 수신한 데이터가 리더/라이터로부터 송신된 데이터인지, 반도체 장치(101) 자신이 송신한 데이터인지를 판별해, 연산 처리를 행하고, 송신 데이터(111)를 생성하는 기능을 갖는다. 예를 들면, 연산 처리 회로(105)는, CPU, ROM, RAM, 전용 회로 등으로 구성되고, ID 번호의 취득 및 암호 처리 등의 연산 처리를 행하며, 연산 처리 결과를 송신 데이터(111)로서 생성한다.
이하, 도 1에 나타낸 반도체 장치(101)의 동작의 일례에 대해, 도 3의 타이밍 차트를 이용해서 설명한다. 제1 신호(308)는, 도 1에 있어서의 무선 신호(108) 이다. 제2 신호(309)는, 도 1에 있어서의 정류 신호(109)이다. 제3 신호(310)는, 도 1에 있어서의 변조신호(110)이다. 제4 신호(311)는, 도 1에 있어서의 송신 데이터(111)이다. 제5신호(312)는, 도 1에 있어서의 상태 신호(112)이다. 제6 신호(313)는, 도 1에 있어서의 복조 신호(113)이다. 또, 도 3에 있어서, 비송수신 기간(301), 제1 데이터 수신기간(302), 제2 데이터 수신기간(303), 제1 데이터 송신기간(304), 제2 데이터 송신기간(305)을 실선의 화살표로 나타낸다.
도 3에 있어서, 제1 신호(308)의 진폭이 항상 최대인 경우, 즉 "W"의 기간은, 비송수신 기간(301)이다. 제1 신호(308)의 진폭이 최소, 즉 "N"가 되는 기간을 포함하고, 제5 신호(312)가 "L"인 기간은 제1 데이터 수신 기간(302)이다. 또, 제1 데이터 수신 기간(302)과는 다른 타이밍에서 제1 신호(308)가 "N"이 되는 기간을 포함하고, 제5 신호(312)가 "L"인 기간은 제2 데이터 수신 기간(303)이다. 제1 신호(308)가 "N"이 되는 기간을 포함하고, 제5 신호(312)가 "H"인 기간은 제1 데이터 송신 기간(304)이다. 또한, 제1 데이터 송신 기간(304)과는 다른 타이밍에서 제1 신호(308)가 "N"이 되는 기간을 포함하고, 제5 신호(312)가 "H"인 기간은 제2 데이터 송신 기간(305)이다.
덧붙여, 본 실시의 형태에서는, 리더/라이터로부터 송신된 데이터를 식별하는 부호화 방식으로서, ISO/IEC　15693에서 규정되어 있는 4중 1 방식을 이용하는 것으로 한다. 4중 1 방식이란 펄스 위치 변조 방식의 하나이며, 어떤 구간 중에서 변조되는 위치가 4개소이며, 변조되는 위치에서 2진수를 표현하는 방식이다.
비송수신 기간(301)은, 리더/라이터가 반도체 장치(101)로 데이터를 송신하 지 않고, 반도체 장치(101)도 리더/라이터로 데이터를 송신하지 않는 기간이다. 따라서, 도 1의 무선 신호(108)는 항상 진폭이 최대, 즉 "W"이고, 도 3의 제1 신호(308)와 같이 된다. 이때, 도 1의 안테나 회로(102)는 무선 신호(108)로부터 정류 신호(109)를 생성해 출력한다. 따라서, 도 1의 정류 신호(109)는, 도 3의 제2 신호(309)와 같이 항상 진폭이 최대, 즉 "W"의 신호가 된다. 도 1의 송신 회로(103)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에, 상태 신호(112)로서 "L"를 출력한다. 따라서, 도 1의 상태 신호(112)는, 도 3의 제5 신호(312)와 같이 된다. 또, 도 1의 연산 처리 회로(105)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에, 송신 데이터(111)로서도 "L"를 출력한다. 따라서, 도 1의 송신 데이터(111)는, 도 3의 제4 신호(311)와 같이 된다. 게다가, 도 1의 송신 회로(103)로부터 출력되는 변조 신호(110)도 "L"이 되고, 도 3의 제3 신호(310)와 같이 된다. 도 1의 수신 회로(104)는, 정류 신호(109)와 상태 신호(112)와의 논리합을 연산해, 복조 신호(113)로서 "H"를 출력한다. 따라서, 도 1의 복조 신호(113)는, 도 3의 제6 신호(313)와 같이 된다. 덧붙여, 연산 처리 회로(105)는, 복조 신호(113)로부터, 반도체 장치(101)가 리더/라이터로부터의 데이터를 수신하지 않는다고 판별하고, 특별한 연산처리를 행하지 않는다. 또한, 여기서 「특별한 연산처리」란, 리더/라이터로부터 송신된 데이터를 이용한 연산처리인 것을 의미한다.
다음에, 제1 데이터 수신 기간(302)은, 리더/라이터가 반도체 장치(101)로 데이터를 송신하는 기간이다. 도 1에 있어서의 무선 신호(108)는 진폭이 최소가 되 는 기간을 포함한다. 즉, 도 3의 제1 신호(308)는, "N"이 되는 기간을 갖는다. 이때, 도 1의 아테나 회로(102)는, 무선 신호(108)로부터 정류 신호(109)를 생성해 출력한다. 따라서, 도 1의 정류 신호(109)는, 도 3의 제2 신호(309)와 같이, 제1 신호(308)(도 1의 무선 신호(108))에 대응한 "N"의 기간을 포함한다. 도 1의 송신 회로(103)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에 상태 신호(112)로서 "L"을 출력한다. 따라서, 도 1의 상태 신호(112)는, 도 3의 제5 신호(312)와 같이 된다. 또, 도 1의 연산 처리 회로(105)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에, 송신 데이터(111)로서도 "L"를 출력한다. 따라서, 도 1의 송신 데이터(111)는, 도 3의 제4 신호(311)와 같이 된다. 게다가, 도 1의 송신 회로(103)로부터 출력되는 변조 신호(110)도 "L"가 되어, 도 3의 제3 신호(310)와 같이 된다. 도 1의 수신 회로(104)는, 정류 신호(109)와 상태 신호(112)와의 논리합을 연산해, 복조 신호(113)를 출력한다. 도 1의 복조 신호(113)는, 도 3의 제6 신호(313)와 같이 된다. 여기서, 도 3의 제6 신호(313)는, 제2 신호(309)(도 1의 정류 신호(109))가 "N"이 되는 기간에 대응하여, "L"를 출력한다. 도 1의 연산 처리 회로(105)에서는, 복조 신호(113)가 "L"이 되는 타이밍으로부터, 리더/라이터로부터 송신된 데이터가 "HL"이라고 판별한다. 덧붙여, 연산 처리 회로(105)는, 데이터 "HL"를 이용해, 적절한 연산 처리를 한다.
다음에, 제2 데이터 수신 기간(303)은, 리더/라이터가 반도체 장치(101)로 데이터를 송신하고 있는 기간이다. 제2 데이터 수신 기간(303)에 있어서, 도 1에 있어서의 무선 신호(108)는 진폭이 최소가 되는 기간을 갖는다. 즉, 도 3의 제1 신 호(308)는, "N"이 되는 기간을 갖는다. 덧붙여, 제2 데이터 수신 기간(303)은, 제1 데이터 수신 기간(302)과 같이 제1 신호(308)가 "N"이 되는 기간을 갖지만, "N"이 되는 타이밍이 차이가 난다. 이때, 도 1의 안테나 회로(102)는, 무선 신호(108)로부터 정류 신호(109)를 생성해 출력한다. 따라서, 도 1의 정류 신호(109)는, 도 3의 제2 신호(309)와 같이, 제1 신호(308)(도 1의 무선 신호(108))에 대응한 "N"이 되는 기간을 갖는다. 도 1의 송신 회로(103)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에 상태 신호(112)로서 "L"를 출력한다. 따라서, 도 1 상태 신호(112)는, 도 3의 제5 신호(312)와 같이 된다. 또, 도 1의 연산 처리 회로(105)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이 아니기 때문에, 송신 데이터(111)로서도 "L"을 출력한다. 따라서, 도 1의 송신 데이터(111)는, 도 3의 제4 신호(311)와 같이 된다. 게다가, 도 1의 송신 회로(103)로부터 출력되는 변조 신호(110)도 "L"이 되고, 도 3의 제3 신호(310)와 같이 된다. 도 1의 수신 회로(104)는, 정류 신호(109)와 상태신호(112)와의 논리합을 연산해, 복조 신호(113)를 출력한다. 도 1의 복조 신호(113)는, 도 3의 제6 신호(313)와 같이 된다. 여기서, 도 3의 제6 신호(313)는, 제2 신호(309)(도 1의 정류 신호(109))가 "N"이 되는 기간에 대응해, "L"를 출력한다. 도 1의 연산 처리 회로(105)에서는, 복조 신호(113)가 "L"가 되는 타이밍으로부터, 리더/라이터로부터 송신된 데이터는 "LL"이라고 판별한다. 덧붙여, 연산 처리 회로(105)는, 데이터 "LL"를 이용해, 적절한 연산 처리를 한다.
다음에, 제1 데이터 송신 기간(304)은, 반도체 장치(101)가 리더/라이터로 데이터를 송신하고 있는 기간이다. 이때, 송신 회로(103)는, 무선 신호(108)를 변조하기 위한 변조 신호(110)를 출력한다. 덧붙여, 변조 신호(110)는, 연산 처리 회로(105)로부터 입력되는 송신 데이터(111)를, 미리 규정된 데이터 부호화 방식에 따라 변환하는 것으로 생성된다. 도 3의 제1 데이터 송신 기간(304)에 있어서는, 도 1의 송신 데이터(111)로서 "L"를 출력하고, 해당 송신 데이터(111)를 변환하는 것으로, 어떤 타이밍에서 "H"가 되는 기간을 갖는 변조 신호(110)를 출력한다. 따라서, 도 1의 송신 데이터(111)는, 도 3의 제4 신호(311)와 같이 된다. 또, 도 1의 변조 신호(110)는, 도 3의 제3 신호(310)와 같이 된다.
여기서, 도 1의 안테나 회로(102)에 있어서, 송신 회로(103)로부터 입력된 변조 신호(110)에 의해, 무선 신호(108)가 변조된다. 구체적으로는, 도 1의 무선 신호(108)는, 변조신호(110)의 "H"의 출력에 대응한 "N"이 되는 기간을 갖는다. 따라서, 도 3의 제1 신호(308)는, 제3 신호(310)의 "H"의 출력에 대응한 "N"이 되는 기간을 갖는다. 또, 도 1의 안테나 회로(102)에 있어서, 무선 신호(108)로부터 정류 신호(109)가 생성되기 때문에, 해당 정류 신호(109)는, 도 3의 제2 신호(309)와 같이, 제1 신호(308)(도 1의 무선 신호(108))에 대응한 "N"이 되는 기간을 갖는다.
그런데, 도 1의 송신 회로(103)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이기 때문에, 상태 신호(112)로서 "H"를 출력한다. 따라서, 도 1의 상태 신호(112)는, 도 3의 제5 신호(312)와 같이 된다. 또, 도 1의 수신 회로(104)는, 송신 회로(103)로부터 입력된 상태 신호(112)가 "H"이기 때문에, 정류 신호(109)와 상태 신호(112)와의 논리합은, 정류 신호(109)에 의존하지 않고 "H"가 된다. 따라 서, 수신 회로(104)는 복조 신호(113)로서 "H"를 출력하고, 도 3의 제6 신호(313)와 같이 된다. 연산 처리 회로(105)는, 비송수신 기간(301)과 같은 복조 신호(113)를 받게 되어, 반도체 장치(101)는 리더/라이터로부터의 데이터를 수신하고 있지 않다고 판별하고, 특별한 연산 처리는 행하지 않는다. 즉, 무선 신호(108)가 "N"이 되는 기간을 갖지만, 연산 처리 회로(105)의 동작은, 비송수신 기간(301)과 같다.
다음에, 제2 데이터 송신 기간(305)은, 반도체 장치(101)가 리더/라이터로 데이터를 송신하고 있는 기간이다. 이때, 송신 회로(103)는, 무선 신호(108)를 변조하기 위한 변조 신호(110)를 출력한다. 덧붙여, 변조 신호(110)는, 연산 처리 회로(105)로부터 입력되는 송신 데이터(111)를, 미리 규정된 데이터 부호화 방식에 따라 변환하는 것으로 생성된다. 도 3의 제2 데이터 송신 기간(305)에 있어서는, 도 1의 송신 데이터(111)로서 "H"를 출력하고, 해당 송신 데이터(111)를 변환하는 것으로, 상기 제1 데이터 송신기간(304)과는 다른 타이밍에서 "H"가 되는 기간을 갖는 변조 신호(110)를 출력한다. 따라서, 도 1의 송신 데이터(111)는, 도 3의 제4 신호(311)와 같이 된다. 또, 도 1의 변조 신호(110)는, 도 3의 제3 신호(310)와 같이 된다. 그리고, 도 3의 제3 신호(310)는, 제1 데이터 송신 기간(304)과는 다른 타이밍에서 "H"가 되는 기간을 갖는다.
여기서, 도 1의 안테나 회로(102)에 있어서, 송신 회로(103)로부터 입력된 변조 신호(110)에 의해, 무선 신호(108)가 변조된다. 구체적으로는, 도 1의 무선 신호(108)는, 변조신호(110)의 "H"의 출력에 대응한 "N"이 되는 기간을 갖는다. 따라서, 도 3의 제1 신호(308)는, 제3 신호(310)의 "H"의 출력에 대응한 "N"이 되는 기간을 갖는다. 또, 도 1의 안테나 회로(102)에 있어서, 무선 신호(108)로부터 정류 신호(109)가 생성되기 때문에, 해당 정류 신호(109)는, 도 3의 제2 신호(309)와 같이, 제1 신호(308)(도 1의 무선 신호(108))에 대응한 "N"이 되는 기간을 갖는다.
그런데, 도 1의 송신 회로(103)는, 반도체 장치(101)가 리더/라이터로 데이터 송신중이기 때문에, 상태 신호(112)로서 "H"를 출력한다. 따라서, 도 1의 상태 신호(112)는, 도 3의 제5 신호(312)와 같이 된다. 또, 도 1의 수신 회로(104)는, 송신 회로(103)로부터 입력된 상태 신호(112)가 "H"이기 때문에, 정류 신호(109)와 상태 신호(112)와의 논리합은, 정류 신호(109)에 의존하지 않고 "H"가 된다. 따라서, 수신 회로(104)는, 복조 신호(113)로서 "H"를 출력하고, 도 3의 제6 신호(313)와 같이 된다. 연산 처리 회로(105)는, 비송수신 기간(301)과 같은 복조 신호(113)를 받게 되어, 반도체 장치(101)는 리더/라이터로부터의 데이터를 수신하고 있지 않는다고 판별하고, 특별한 연산 처리는 하지 않는다. 즉, 무선 신호(108)가 "N"이 되는 기간을 갖지만, 연산처리 회로(105)의 동작은, 비송수신 기간(301)과 같다.
이상과 같은 구성으로 하는 것으로, 반도체 장치 자신이 리더/라이터로 송신한 데이터를, 리더/라이터로부터 송신된 데이터라고 잘못 인식하는 일이 없는 반도체 장치를 제공할 수가 있다. 즉, 반도체 장치의 동작 신뢰성을 향상하는 것이 가능하여, 고성능의 반도체 장치를 제공할 수가 있다.
[실시 예 1]
본 실시 예에서는, 실시의 형태에서 설명한, 본 발명에 있어서의 반도체 장치를 구성하는 회로에 관해서 도 4, 도 5, 도 6, 도 7을 이용해, 보다 자세히 설명 한다. 도 4는, 본 발명에 있어서의 반도체 장치를 구성하는 안테나 회로(102)의 회로도의 일례이다. 도 5는, 본 발명에 있어서의 반도체 장치를 구성하는 수신 회로(104)의 회로도의 일례이다. 도 6은, 본 발명에 있어서의 반도체 장치를 구성하는 송신 회로(103)의 회로도의 일례이다. 또, 도 7은, 본 발명에 있어서의 반도체 장치를 구성하는 연산 처리 회로(105)의 회로도의 일례이다.
도 4에 있어서, 안테나 회로(102)는, 안테나(401)와, 공진 용량(402)과, 변조 저항(403)과, 정류회로(404)로 구성된다. 안테나(401)는, 여기에서는 코일 안테나를 나타냈지만, 다이폴 안테나 등, 무선 신호의 주파수대에 따라, 여러 가지 형태를 취할 수가 있다. 공진 용량(402)은, 전기 용량(405)으로 구성된다. 안테나(401)와, 공진 용량(402)으로 공진 회로가 구성되고, 해당 공진 회로에 의해, 수신 신호(무선신호)를 교류 전기신호로 변환할 수가 있다.
변조 저항(403)은, N채널 트랜지스터(406)로 구성된다. 여기서, 안테나 회로(102)에 입력되는 변조 신호(110)를 "H"로 하면, N채널 트랜지스터(406)의 게이트 전극의 전위가 "H"가 되어, 송신 신호(무선 신호)를 변조할 수가 있다. 덧붙여, 변조 저항(403)을, P채널 트랜지스터로 구성하는 것도 가능하다. 이 경우, 안테나 회로(102)에 입력되는 변조 신호(110)를 "L"로 하면, P채널 트랜지스터의 게이트 전극의 전위가 "L"이 되어, 송신 신호(무선 신호)를 변조하는 것이 가능하다.
정류회로(404)는, 제1 다이오드(407), 제2 다이오드(408), 제3 다이오드(409), 제4 다이오드(410)로 구성되는 전파(full wave) 정류회로이다. 공진 회로에서 생성된 교류 전기신호를, 직류 전기신호인 정류 신호(109)로 변환한다. 덧붙 여, 정류회로(404)는, 반파 정류회로로 하는 것도 용이하게 가능하다.
도 5에 있어서, 수신 회로(104)는, 로패스 필터(411)와, 제어 회로(412)로 구성된다. 로패스 필터(411)는, 전기 저항(413)과 전기용량(414)으로 구성되고, 안테나 회로(102)로부터 입력된 정류 신호(109)의 전위 진폭에 대응한 전위를 생성하고, 제2 복조 신호(114)를 출력한다. 제어 회로(412)는, 논리합 회로(415)로 구성된다. 제어 회로(412)는, 제2 복조 신호(114)와 송신 회로(103)로부터 입력되는 상태신호(112)와의 논리합을 연산해, 복조 신호(113)를 생성한다. 여기서, 상태 신호(112)가 "H"인 경우, 제2 복조 신호(114)의 전위에 관계없이, 복조 신호(113)는 "H"가 출력된다.
도 6에 있어서, 송신 회로(103)는, 송신 데이터 레지스터(601)와, 타이밍 컨트롤러(602)와, 변조 신호 생성 회로(603)로 구성된다.
송신 데이터 레지스터(601)는, 연산 처리 회로(105)로부터 입력되는 모든 송신 데이터(111) 혹은 해당 송신 데이터(111)의 일부를 격납한 후, 반도체 장치(101)로부터 리더/라이터로 송신되는 데이터의 순번에 따라, 송신 데이터(111)를 선별하는 기능을 갖는다. 또, 송신 데이터 레지스터(601)는, 선별된 송신 데이터(111)를 변조 데이터(604)로서, 변조 신호 생성 회로(603)에 순차 출력하는 기능을 갖는다. 게다가, 송신 데이터 레지스터(601)는, 격납된 모든 송신 데이터(111)를 변조 데이터(604)로서 출력할 때까지의 기간은, 수신 회로(104)로 상태 신호(112)로서 "H"를 출력하는 기능을 갖는다.
타이밍 컨트롤러(602)는, 변조 신호 생성 회로(603)에 출력하는 타이밍 신 호(605)를 생성하는 기능을 갖는다. 예를 들면, 반도체 장치(101)로부터 리더/라이터로의 데이터 송신 방식으로서 ISO/IEC　15693에 규정되어 있는 단일 부반송파의 고속 모드를 이용하는 경우, 타이밍 신호(605)로서 423.75 kHz의 펄스 신호를 생성한다.
변조 신호 생성 회로(603)는, 송신 데이터 레지스터(601)로부터 입력된 변조 데이터(604)와, 타이밍 컨트롤러(602)로부터 입력된 타이밍 신호(605)를 이용해, 변조 신호(110)를 생성하는 기능을 갖는다. 예를 들면, 반도체 장치(101)로부터 리더/라이터로의 데이터 송신 방식으로서, ISO/IEC　15693에 규정되어 있는 단일 부반송파의 고속 모드를 이용하는 경우에 관해서 설명한다. 변조 데이터(604)가 "L"를 출력할 때는, 변조 신호(110)로서, 최초로 423.75 kHz의 펄스 신호를 8 펄스 생성하고, 계속해서 18.88㎲의 사이는 "H"를 생성한다. 또, 변조 데이터(604)가 "H"를 출력할 때는, 변조 신호(110)로서, 최초의 18.88㎲의 사이는 "H"를 생성하고, 계속해서 423.75 kHz의 펄스 신호를 8 펄스 생성한다.
도 7에 있어서, 연산 처리 회로(105)는, CPU(501)와, ROM(Read　Only　Memory; 502)와, RAM(Random　Access　Memory; 503)과, 컨트롤러(504)로 구성된다.
컨트롤러(504)는, 연산 처리 회로(105)에 입력되는 복조 신호(113)로부터, 리더/라이터로부터 송신된 데이터를 추출해, RAM(503)에 격납한다. 리더/라이터로부터 송신된 데이터란, 예를 들면, 실행 커멘드나 암호 데이터이다. 또, 컨트롤러(504)는, 리더/라이터로부터 송신된 데이터를 RAM(503)에 디 격납하면, CPU(501)의 리셋트 신호를 해제한다. 해당 CPU(501)의 리셋트 신호가 해제되면, CPU(501) 는, RAM(503)에 격납된 데이터를 이용해, ROM(502)에 격납된 프로그램에 따라, 처리를 실행한다. 덧붙여, CPU(501)는, 프로그램 실행시에 RAM(503)을 작업 영역으로서도 이용한다. CPU(501)가 실행하는 처리는, 예를 들면, 커멘드 해석, 암호 해독이다. 또, CPU(501)는, 연산 처리 결과를 RAM(503)에 격납한다. 연산처리 결과란, 예를 들면, 복호 데이터이다. CPU(501)가 처리의 실행을 종료하면, CPU(501)는, 종료를 나타내는 신호를 컨트롤러(504)에 보낸다. 계속해서, 컨트롤러(504)는, RAM(503)에 격납된 연산 처리 결과를 읽어내, 송신 데이터(111)로서 출력한다.
이상과 같은 구성으로 함으로써, 반도체 장치 자신이 리더/라이터에 송신한 데이터를, 잘못 리더/라이터로부터 송신된 데이터라고 인식하는 일이 없는 반도체 장치를 제공할 수가 있다. 즉, 반도체 장치의 동작 신뢰성을 향상하는 것이 가능해, 고성능의 반도체 장치를 제공할 수가 있다.
[실시 예 2]
다음에, 본 발명의 반도체 장치의 구조의 일례에 관해서 도면을 이용해 설명한다. 본 실시 예의 반도체장치(700)의 상면도를 도 10a에, 도 10a에 있어서의 선분 X-Y의 단면도를 도 10b에 나타낸다.
도 10a에 나타낸 바와 같이, 본 실시 예의 반도체 장치(700)는, 집적회로(706) 및 안테나(704)가, 기판 790과 791 사이에 삽입되어 있다. 집적회로(706)는, 도 1에 나타낸 안테나 회로(102), 송신 회로(103), 수신 회로(104), 연산 처리 회로(105)를 나타내고 있다. 단, 집적회로(706)는, 안테나 회로(102)를 구성하는 안테나는 제외하다. 또, 도 10b에 나타낸 바와 같이, 집적회로(706)와 안테나(704) 는, 접속 단자(714)에 의해 전기적으로 접속되어 있다.
덧붙여, 접속 단자(714)와 안테나(704)의 접속에 대해서는 특히 한정되지 않는다. 예를 들면, 안테나(704)와 접속 단자(714)를 와이어 본딩 접속이나 범프 접속을 이용해 접속하는 방법을 취할 수가 있다. 또, 접속 단자(714)와 안테나(704)와의 접착에는 ACF(anisotropic　conductiｖe　film；이방성 도전성 필름)을 이용할 수가 있다.
도 10b에서는, 집적회로(706)로서, 안테나 회로의 일부인 용량부(710)(예를 들면, 도 4에 나타낸 전기용량(405)) 및 그 외의 회로(수신 회로, 송신 회로, 연산 처리회로 등)을 구성하는 트랜지스터부(712)를 갖는다. 덧붙여, 여기에서는 그 외의 회로를 구성하는 트랜지스터로서 박막 트랜지스터를 이용하는 예를 나타냈지만, 상기 그 외의 회로에 필요한 기능에 따라 저항 소자, 용량 소자, 정류 소자 등을 가지고 있어도 괜찮다. 또, 집적회로(706)를 구성하는 트랜지스터로서, Si 웨이퍼에 형성된 MOS 트랜지스터를 이용해도 괜찮다. 게다가, 여기에서는 용량부(710)는 박막 트랜지스터 구조의 용량 소자를 갖는 것으로 하지만, 해당 용량 소자의 반도체막 부분은, 전면에 n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소가 첨가되어 있는 것으로 한다. 불순물이 첨가된 반도체막 부분은, 용량 소자의 하부 전극으로서 기능한다. 물론, 안테나 회로는, 용량 소자 외, 박막 트랜지스터, 저항 소자, 용량 소자, 정류 소자 등을 가지고 있어도 괜찮다.
또, 도 16에 나타낸 바와 같이, 집적회로(706)와 안테나(704)를 다른 기판에 형성해, 이방성 도전 접착재(1036) 등을 이용해 전기적으로 접속할 수도 있다. 도 16에 나타낸 반도체 장치(700)는, 기판(1040)에 형성된 집적회로(706)와, 기판(1050)에 형성된 안테나(704)가, 이방성 도전 접착재(1036)에 의해 고착되어 있다. 이방성 도전 접착재(1036)는, 유기 수지(1032) 및 도전성 입자(1034)로 구성되어 있다. 또, 접속 단자(714)와 안테나(704)는, 도전성 입자(1034)에 의해 전기적으로 접속되어 있다.
여기서, 본 발명의 반도체 장치에 이용할 수가 있는 안테나의 형상에 대해 예를 나타낸다. 반도체 장치에 이용하는 것이 가능한 안테나의 형상으로서, 예를 들면 도 10a에 나타낸 것과 같은 코일 모양의 안테나(704)(코일 안테나라고도 한다)를 이용할 수가 있다. 또, 도 8a와 같이 기판상의 집적회로(706)의 주위에 일면의 안테나(704)를 배치한 구조를 취해도 좋다. 또, 도 8b와 같이 기판상의 집적회로(706)에 대해서, 고주파수의 전자파를 수신하기 위한 안테나(704)의 형상을 취해도 좋다. 또, 도 8c와 같이 기판상의 집적회로(706)에 대해서, 180도 무지향성(어느 방향으로부터도 동일하게 수신가능)를 갖는 안테나(704)의 형상을 취해도 좋다. 또, 도 8d와 같이, 기판상의 집적회로(706)에 대해서, 막대 모양으로 길게 늘린 안테나(704)의 형상(다이폴 안테나라고도 한다)을 취해도 좋다. 또, 패치 안테나나 세라믹 안테나를 이용해도 좋다. 또, 안테나로서 기능하는 도전막의 형상은 선 형상에 한정되지 않고, 전자파의 파장을 고려해 곡선 형상이나 구불구불한 형상 또는 이들을 조합한 형상으로 설치해도 좋다.
또, 안테나의 길이는 수신에 이용하는 주파수에 의해 적정한 길이가 다르다. 그 때문에, 일반적으로는 파장의 정수 분의 1의 길이로 하는 것이 바람직하다.
안테나(704)와 리더/라이터 사이에서 송수신되는 신호의 주파수는, 규정되는 ISO 규격 등에서 다르다. 상기 실시의 형태에서는 ISO/IEC　15693에 준거한 예를 나타내기 때문에, 주파수로서 13.56 MHz±7kHz를 이용하는 경우를 설명했다. 물론, 안테나(704)와 리더/라이터 사이에서 송수신되는 신호의 주파수는 이것에 한정되지 않고, 다른 ISO 규격을 이용했을 경우 등은, 125kHz, 915MHz, 2.45GHz 등이 있다. 그 외, 예를 들면 서브밀리미터파인 300GHz~3THz, 밀리미터파인 30GHz~300GHz, 마이크로파인 3GHz~30GHz, 극초단파인 300MHz~3GHz, 초단파인 30MHz~300MHz, 단파인 3MHz~30MHz, 중파인 300KHz~3MHz, 장파인 30KHz~300KHz, 및 초장파인 3KHz~30KHz의 어느 주파수도 이용할 수가 있다.
또, 상술한 무선통신에 의해 데이터의 송수신을 하는 반도체 장치에 있어서의 신호의 전송 방식은, 전자 결합 방식, 전자 유도 방식 또는 마이크로파 방식 등을 이용할 수가 있다. 전송방식은, 실시자가 사용 용도를 고려해 적절하게 선택하면 되고, 전송 방식에 수반해 최적의 안테나를 마련하면 좋다.
[실시 예 3]
본 실시 예에서는, 상기 실시의 형태에서 나타낸 본 발명의 반도체 장치의 제작 방법의 일례에 대해, 도 11~도 14를 이용해 설명한다.
우선, 기판(701)의 일 표면에 박리층(702)을 형성하고, 계속해 하지막으로서 기능하는 절연막 703과 반도체막(705)(예를 들면, 비정질 실리콘을 포함한 막)를 적층해 형성한다(도 11a 참조). 덧붙여, 박리층(702), 절연막 703 및 비정질 반도체막(705)은, 연속해서 형성할 수가 있다.
기판(701)은, 절연 표면을 갖는 기판을 이용할 수가 있다. 예를 들면, 유리 기판, 석영기판, 금속 기판(예를 들면, 스텐레스 기판 등), 세라믹 기판, Si 기판 등의 반도체 기판 등으로부터 선택할 수가 있다. 그 밖에도 플라스틱 기판으로서 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 설폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 덧붙여, 본 공정도에서는, 박리층(702)은, 기판(701)의 전면에 설치되어 있지만, 필요에 따라서, 기판(701)의 전면에 박리층을 설치한 후에, 포토리소그래피법에 의해 선택적으로 설치해도 좋다. 또, 기판(701)과 박리층(702)과의 사이에, 블로킹층으로서 기능하는 절연막을 설치해도 좋다.
박리층(702)은, 금속막이나, 금속막과 금속 산화막의 적층 구조 등을 이용할 수가 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 르테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소, 또는 해당 원소를 주성분으로 하는 합금재료 혹은 화합물 재료로 이루어지는 막을 단층 또는 적층해 형성한다. 또, 이러한 재료는, 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 이용해 형성할 수가 있다. 금속막과 금속 산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기 하 또는 N2O 분위기 하에 있어서의 플라즈마 처리나, 산소 분위기 하 또는 N2O 분위기 하에 있어서의 가열 처리를 하는 것에 의해, 금속막 표면에 해당 금속막의 산화물 또는 산화 질화물을 설치하는 것이 가능하다. 예를 들면, 금속막으로서 스퍼터링법이나 CVD법 등에 의해 텅스텐막을 설치하는 경우, 텅스텐막에 플라즈마 처리를 하는 것에 의해, 텅스텐막 표면에 텅스텐 산화물로 이루어진 금속 산화막을 형성할 수가 있다. 또, 이 경우, 텅스텐의 산화물은, WOx로 표현되고, X는 2~3이며, X가 2인 경우(WO2), X가 2.5인 경우(W2O5), X가 2.75인 경우(W4O11), X가 3인 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성하는 것에 즈음해, 상술한 X의 값에 특히 제약은 없고, 에칭 레이트 등을 기본으로, 어느 산화물을 형성할지를 결정하면 좋다. 그 밖에도, 예를 들면, 금속막(예를 들면, 텅스텐)을 형성한 후에, 해당 금속막 상에 스퍼터링법으로 산화 실리콘(SiO2) 등의 절연막을 설치하는 동시에, 금속막과 절연막과의 계면에 상기 금속막의 산화물(예를 들면, 텅스텐 상에 텅스텐 산화물)을 형성하는 것이 가능하다. 또, 플라즈마 처리로서, 예를 들면 고밀도 플라즈마 처리를 해도 괜찮다. 여기서, 고밀도 플라즈마 처리란, 고주파를 이용해 전자 밀도가 1×1011cm- 3이상, 한편 전자 온도가 1.5eV이하의 조건에서 실시하는 플라즈마 처리를 의미하고 있다. 구체적으로는, 마이크로파(대표적으로는 2.45GHz) 등의 고주파로 여기되어, 전자 밀도가 1×1011cm- 3이상 1×1013cm-3이하, 한편 전자 온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용해 실시하는 것이 바람직하다. 또, 박리층(702)은, 금속 산화막 외에도, 금속 질화물이나 금속 산화 질화물을 이용해도 괜찮다. 이 경우, 금속막에 질소 분위기 하 또는 질소와 산소 분위기 하에서 플라즈마 처리나 가열 처리를 하면 좋다.
절연막 703은, CVD법이나 스퍼터링법 등을 이용해, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화 산화 실리콘(SiNxOy)(x>y>0) 등의 절연 재료를 이용해 형성한다. 예를 들면, 절연막 703을 2층 구조로 하는 경우, 제1 층의 절연막으로서 질화 산화 실리콘막을 형성해, 제2 층의 절연막으로서 산화 질화 실리콘막을 형성하면 된다. 또, 제1 층의 절연막으로서 질화 실리콘막을 형성하고, 제2 층의 절연막으로서 산화 실리콘막을 형성해도 좋다. 절연막 703은 기판(701) 또는 박리층(702)으로부터 상기 박리층(702)의 위쪽에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능한다. 이와 같이, 블로킹층으로서 기능하는 절연막 703을 형성함으로써, 기판(701)으로부터 Na 등의 알칼리 금속이나 알칼리 토류 금속이, 박리층(702)으로부터 박리층에 포함되는 불순물 원소가 이 위에 형성하는 소자에 악영향을 주는 것을 막을 수가 있다. 덧붙여, 기판(701)으로서 석영을 이용하는 경우에는 절연막 703을 생략해도 괜찮다.
비정질 반도체막(705)은, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해, 25nm~200 nm(바람직하게는 30nm~150nm)의 두께로 형성한다.
다음에, 비정질 반도체막(705)에 레이저 빔을 조사해 결정화를 한다. 덧붙여, 레이저 빔의 조사와, RTA 또는 어닐링 노를 이용하는 열 결정화법, 결정화를 조장하는 금속원소를 이용하는 열 결정화법을 조합한 방법 등에 의해 비정질 반도체막(705)의 결정화를 행해도 좋다.
다음에, 취득한 결정질 반도체막에 대해서, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소를 저농도로 첨가하는 채널 도프 공정을 전면 또는 선택적으로 실시한다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수가 있다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. 여기에서는, 불순물 원소로서, 붕소(B)를 이용해 해당 붕소가 1×1016~5×1017/cm3의 농도로 포함되도록 첨가한다. 그 후, 취득한 비정질 반도체막을 소망의 형상으로 에칭해, 반도체막 732, 반도체막 734, 반도체막 736, 반도체막 738, 반도체막 740을 형성한다(도 11b 참조). 또한, 채널 도프 공정은, 결정질 반도체막을 소망의 형상으로 에칭한 후에 행해도 좋다.
다음에, 반도체막 732, 734, 736, 738, 740을 덮도록 게이트 절연막(745)을 형성한다(도 11c 참조).
게이트 절연막(745)은, CVD법이나 스퍼터링법 등을 이용해, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화 산화 실리콘(SiNxOy)(x>y>0) 등의 절연 재료를 이용해 형성한다. 예를 들면, 게이트 절연막(745)을 2층 구조로 하는 경우, 제1 층의 절연막으로서 산화 질화 실리콘막을 형성하고, 제2 층의 절연막으로서 질화 산화 실리콘막을 형성하면 좋다. 또, 제1 층의 절연막으로서 산화 실리콘막을 형성하고, 제2 층의 절연막으로서 질화 실리콘막을 형성해도 좋다.
결정질 반도체막 732, 734, 736, 738, 740의 제작 공정의 일례를 이하에 간단히 설명한다. 우선, 플라즈마 CVD법을 이용해, 막 두께 50~60nm의 비정질 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 포함한 용액을 비정질 반도체막 상에 보유시킨 후, 비정질 반도체막에 탈수소화의 처리(500℃, 1시 간)와, 열 결정화의 처리(550℃, 4시간)를 실시해 결정질 반도체막을 형성한다. 그 후, 레이저 빔을 조사해, 포토리소그래피법을 이용하는 것에 의해 결정질 반도체막 732, 734, 736, 738, 740을 형성한다. 덧붙여, 결정화를 조장하는 금속 원소를 이용하는 열 결정화를 행하지 않고, 레이저 빔의 조사만으로 비정질 반도체막의 결정화를 행해도 괜찮다.
결정화에 이용하는 레이저 발진기로서는, 연속 발진형의 레이저 빔(CW 레이저라고 한다)이나 펄스 발진형의 레이저 빔(이하, 펄스 레이저 빔)을 이용할 수가 있다. 여기서 이용할 수가 있는 레이저 빔은, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종 첨가되어 있는 것을 매질로 하는 레이저, 글래스 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 동 증기 레이저 또는 금 증기 레이저 중 일종 또는 복수종을 이용할 수가 있다. 이러한 레이저로부터 취득되는 기본파 및 제2 고조파로부터 제4 고조파의 레이저 빔을 조사하는 것으로, 입자 사이즈가 큰 결정을 얻는 것이 가능하다. 예를 들면, Nd：YVO4 레이저(기본파 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 이용할 수가 있다. 이때 레이저의 파워 밀도는 0.01~100MW/cm2정도(바람직하지는 0.1~10MW/cm2)가 필요하다. 그리고, 주사 속도를 10~2000cm/sec 정도로서 조사한다. 덧붙여, 단 결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti：사파이어 레이저는, 연속 발진을 시키는 것이 가능하고, Q 스위치 동작이나 모드 동기 등을 행하는 것에 의해 10MHz 이상의 발진 주파수로 펄스 발진을 시키는 것도 가능하다. 10MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저 빔에 의해 용해하고 나서 고화할 때까지의 사이에, 다음의 펄스가 발진된 레이저 빔이 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 이용하는 경우와 달리, 반도체막 중에 있어서 고체-액체 계면을 연속적으로 이동시킬 수가 있기 때문에, 주사 방향을 향해 연속적으로 성장한 결정립을 얻을 수 있다.
또, 게이트 절연막(745)은, 반도체막 732, 734, 736, 738, 740에 대해 전술의 고밀도 플라즈마 처리를 행하고, 표면을 산화 또는 질화하는 것으로 형성해도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의해 실시하면, 저전자 온도에서 고밀도의 플라즈마를 생성하는 것이 가능하다. 이 고밀도 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함한 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함한 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화할 수가 있다.
이러한 고밀도 플라즈마를 이용한 처리에 의해, 1nm~20nm, 대표적으로는 5~10nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은, 고상(solid-phase) 반응이기 때문에, 해당 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 할 수가 있다. 이러한, 고밀도 플라즈마 처리는, 반도체막(결정성 실리콘, 혹은 다결정 실리콘)을 직접 산화(혹은 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는, 변차(variation)를 극히 작게 하는 것이 가능하다. 또, 결정성 실리콘의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에 있어서 이상하게 산화 반응을 시키는 일 없이, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수가 있다.
게이트 절연막은, 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 이용해도 좋고, 한층 더 플라즈마나 열 반응을 이용한 CVD법으로 산화 실리콘, 산화 질화(oxynitride) 실리콘, 질화 실리콘 등의 절연막을 퇴적해, 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함해 형성되는 트랜지스터는, 특성의 변화를 작게 할 수가 있다.
또, 반도체막에 대해, 연속 발진 레이저 혹은 10MHz 이상의 주파수로 발진하는 레이저로부터 취득된 레이저 빔을 조사하면서 한 방향으로 주사해 결정화시켜 얻은 반도체막 732, 734, 736, 738, 740은, 그 레이저 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 고밀도 플라즈마 처리를 이용해서 형성한 게이트 절연막을 조합하는 것으로, 특성 변화가 작 고, 게다가 전계 효과 이동도가 높은 박막 트랜지스터(TFT)를 얻는 것이 가능하다.
다음에, 반도체막 732, 740에 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소를 첨가해, 반도체막 742, 반도체막 744를 형성한다(도 11c 참조). 반도체막 742, 744는, 후에 완성하는 용량 소자의 하부 전극으로서 기능한다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용하는 것이 가능하다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. 여기에서는, 불순물 원소로서, 인(P)을 이용해 해당 인이 1×1017~1×1020/cm3의 농도로 포함되도록, 첨가한다. 이때, 반도체막 734, 736, 738은, 불순물 원소가 첨가되지 않도록 마스크(746)로 덮여 있다. 마스크(746)는, 레지스트 마스크를 이용할 수가 있다.
다음에, 게이트 절연막(745) 상에, 제1 도전막과 제2 도전막을 적층해 형성한다. 여기에서는, 제1 도전막은, CVD법이나 스퍼터링법 등에 의해, 20~100nm의 두께로 형성한다. 제2 도전막은, 100~400nm의 두께로 형성한다. 제1 도전막과 제2 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘에 대표되는 반도체 재료에 의해 형성한다. 제1 도전막과 제2 도전막의 조합의 예를 들면, 질화 탄탈막과 텅스텐막, 질화 텅스텐막과 텅스텐막, 질화 몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높기 때 문에, 제1 도전막과 제2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행하는 것이 가능하다. 또, 2층 구조는 아니고, 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다. 여기에서는, 제1 도전막으로서 질화 탄탈막을 형성하고, 제2 도전막으로서 텅스텐막을 형성한다.
다음에, 제1 도전막 및 제2 도전막을 에칭해 선택적으로 제거하는 것에 의해, 해당 제1 도전막 및 제2 도전막을 포함한 적층 구조의 일부를 잔존시켜, 게이트 전극 748, 게이트 전극 750, 게이트 전극 752, 게이트 전극 754, 게이트 전극 756을 형성한다(도 11d 참조). 덧붙여, 게이트 전극 748, 756은, 후에 완성하는 용량 소자의 상부 전극으로서 기능한다.
다음에, 게이트 전극 752, 754를 마스크로서 반도체막 736, 738에, 이온 도프법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가해, 불순물 영역 758, 불순물 영역 760을 형성한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. 여기에서는, n형을 부여하는 불순물 원소로서 인(P)을 이용해 해당 인이 5×1017~1×1019/cm3의 농도로 포함되도록, 반도체막 736, 738에 첨가한다. 이때, 반도체막 742, 734, 744는, 불순물 원소가 첨가되지 않도록 마스크(762)로 덮여 있다. 마스크(762)는, 레지스트 마스크를 이용할 수가 있다(도 12a 참조).
다음에, 게이트 전극(750)을 마스크로서 반도체막(734)에 p형을 부여하는 불순물 원소를 고농도로 첨가하고, 소스 영역 또는 드레인 영역으로서 기능하는 불순 물 영역(764)과, 채널 형성 영역(765)을 형성한다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수가 있다. 여기에서는, p형을 부여하는 불순물 원소로서 붕소(B)를 이용해, 해당 붕소가 1×1019~1×1021/cm3의 농도로 포함되도록, 반도체막(734)에 첨가한다. 이때, 반도체막 742, 736, 738, 744는, 불순물 원소가 첨가되지 않도록 마스크(766)로 덮여 있다. 마스크(766)는, 레지스트 마스크를 이용할 수가 있다(도 12b 참조).
다음에, 게이트 절연막(745)과 게이트 전극 748, 750, 752, 754, 756을 덮도록, 절연막을 형성한다. 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 또는 실리콘의 질화물의 무기 재료를 포함한 막이나, 유기 수지 등의 유기 재료를 포함한 막을, 단층 또는 적층해 형성한다. 다음에, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭해, 게이트 전극 748, 750, 752, 754, 756의 측면에 접하는 절연막 768(사이드 월이라고도 불린다)을 형성한다. 절연막 768은, LDD(Lightly　Doped　drain) 영역을 형성할 때의 도핑용의 마스크로서 이용한다.
다음에, 게이트 전극 752, 754 및 절연막 768을 마스크로서 반도체막 736, 738에 n형을 부여하는 불순물 원소를 고농도에 첨가한다. 반도체막(736)에는, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(770)과, LDD 영역을 형성하는 저농도 불순물 영역(772)과, 채널 형성 영역(773)이 형성된다. 반도체막(738)에는, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(774)과, LDD 영역 영역을 형성하는 저농도 불순물 영역(776)과, 채널 형성 영역(777)이 형성된다. 여기에서는, n형을 부여하는 불순물 원소로서 인(P)을 이용해. 해당 인이 1×1020~5×1021/cm3의 농도로 포함되도록, 반도체막 736, 738에 첨가한다. 이때, 반도체막 742, 반도체막 734, 반도체막 744는, 불순물 원소가 첨가되지 않도록 마스크(778)로 덮여 있다. 마스크 778은, 레지스트 마스크를 이용할 수가 있다(도 12c 참조).
이상의 공정에 의해, 용량 소자 1310, p채널형 박막 트랜지스터 1320, n채널형 박막 트랜지스터 1330, n채널형 박막 트랜지스터 1340, 용량 소자 1350이 형성된다(도 13a 참조).
p채널형 박막 트랜지스터 1320은, 게이트 전극 750과 겹치는 반도체막 734의 영역에 채널 형성 영역 765가 형성되고, 게이트 전극 750과 겹치지 않는 반도체막 734의 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역 764가 형성되어 있다. 덧붙여 p채널형 박막 트랜지스터 1320에 LDD 영역을 설치해도 좋다.
n채널형 박막 트랜지스터 1330은, 게이트 전극 752과 겹치는 반도체막 736의 영역에 채널 형성 영역 773이 형성되고, 게이트 전극 752 및 절연막 768과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역 770이 형성되며, 절연막 768과 겹치는 영역에서 채널 형성 영역 773과 불순물 영역 770의 사이에 저농도 불순물 영역 772가 형성되어 있다. 또, n채널형 박막 트랜지스터 1340도 마찬가지로 채널 형성 영역 777, 저농도 불순물 영역 776 및 불순물 영역 774가 형성되어 있다.
다음에, 게이트 절연막(745), 절연막 768, 게이트 전극 748, 750, 752, 754, 756등을 덮도록, 절연막 780을 단층 또는 적층해 형성한다. 절연막은, CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등에 의해, 실리콘의 산화물이나 실리콘의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐(benzocyclobutene), 아크릴, 엑폭시 등의 유기 재료나 실록산 재료 등에 의해, 단층 또는 적층으로 형성한다.
다음에, 절연막 780에 개구부를 형성하고, 해당 개구부 및 절연막 780상에 도전막 782, 도전막 784, 도전막 786, 도전막 788, 도전막 792를 형성한다. 도전막 782는, 용량 소자 1310의 반도체막 742과 전기적으로 접속한다. 마찬가지로, 도전막 792는, 용량소자 1350의 반도체막 744과 전기적으로 접속한다. 또, 도전막 784, 786, 788은, 반도체막 734, 736, 738에 형성된 불순물 영역 764, 770, 774과 각각 전기적으로 접속한다. 도전막 784, 786, 788은, 박막 트랜지스터 1320, 1330, 1340의 소스 전극 또는 드레인 전극으로서 기능한다. 덧붙여, 용량소자 1310, 1350, 박막 트랜지스터 1320, 1330, 1340 등을 포함하는 층을 소자 형성층(720)으로 한다(도 13b 참조). 소자 형성층(720)은, 도 10에 있어서의 집적회로에 대응한다.
절연막 780을 형성하기 전, 또는 절연막 780을 적층 구조로 하는 경우에 대해서는 1층 또는 복수층 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 하면 좋다. 가열 처리에는, 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 된다.
도전막 782, 784, 786, 788, 792는, CVD법이나 스퍼터링법 등에 의해, 알루 미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 해 니켈을 포함한 재료, 또는, 알루미늄을 주성분으로 해, 니켈과, 탄소와 실리콘의 한편 또는 양쪽 모두를 포함한 합금 재료에 해당한다. 도전막 782, 784, 786, 788, 792는, 예를 들면, 배리어막과 알루미늄 실리콘(Al－Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘(Al-Si)막과 질화 티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다. 덧붙여, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 상당한다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 염가로 있기 때문에, 도전막 782, 784, 786,788, 792를 형성하는 재료로서 최적이다. 또, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록(hillock)의 발생을 방지할 수가 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어진 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성되어 있었다고 해도, 이 자연 산화막을 환원해, 결정질 반도체막과 양호 콘택트를 취할 수가 있다.
다음에, 도전막 782, 784, 786, 788, 792를 덮도록 절연막(709)을 형성하고, 해당 절연막(709) 위에 접속 단자(714)를 형성한다. 접속 단자(714)는, 소자 형성층(720)과 후에 형성하는 안테나를 전기적으로 접속한다. 구체적으로는, 접속 단자(714)는, 용량소자 1310, 1350과 전기적으로 접속하는 도전막 782, 792와, 후에 형성하는 안테나를 전기적으로 접속한다. 접속 단자(714)는, 상술한 도전막 782, 784, 786, 788, 792로 나타내고 싶은 어느 것인가의 재료를 이용해 형성할 수가 있다.
절연막(709)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x＞y), 질화 산화 실리콘(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 엑폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어진 단층 또는 적층 구조로 설치할 수가 있다. 덧붙여, 실록산 재료란, Si－O－Si 결합을 포함한 재료에 상당한다. 실록산은, 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 이용된다. 치환기로서, 플루오르기를 이용하는 것도 가능하다. 또는 치환기로서, 적어도 수소를 포함한 유기기와 플루오르기를 이용해도 좋다.
다음에, 접속 단자(714), 절연막(709) 상에 안테나(704)를 형성한다. 안테나(704)는, 접속 단자(714)를 통해서, 소자 형성층(720)과 전기적으로 접속되도록 형성한다. 안테나(704)는, CVD법, 스퍼터링법, 스크린 인쇄나 그라비어(gravure) 인쇄 등의 인쇄법, 액적 토출법, 디스팬서법, 도금법 등을 이용해, 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티탄(Ti), 은(Ag), 동(Cu), 금(Au), 백금(Pt) 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 이용해 안테나(704)를 형성하는 경우에는, 입자 사이즈가 수 nm으로부터 수십 ㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄하는 것에 의해 형성할 수가 있다. 도전체 입자로서는, 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등의 어느 쪽이든 1개 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 이용할 수가 있다. 또, 도전성 페이스트에 포함되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 1개 또는 복수를 이용할 수가 있다. 대표적으로는, 엑폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또, 도전막을 형성하는 경우, 도전성의 페이스트를 밀어낸 후에 소성하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면, 입경 1nm이상 100 nm이하)를 이용하는 경우, 150~300℃의 온도 범위에서 소성하는 것에 의해 경화시켜 도전막을 얻는 것이 가능하다. 또, 땜납이나 납프리(lead-free)의 땜납을 주성분으로 하는 미립자를 이용해도 좋고, 이 경우는 입자 사이즈 20㎛이하의 미립자를 이용하는 것이 바람직하다. 땜납이나 납 프리의 땜납은, 저비용이라고 하는 이점을 지니고 있다. 덧붙여, 도 13c에 나타내는 안테나(704)는, 상면에서 보면 코일 형상으로 되어 있는 것으로 한다.
다음에, 안테나(704)를 덮도록 절연막(722)을 형성한다(도 13c참조). 절연막(722)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리 콘(SiNx), 산화 질화 실리콘(SiOxNy)(x＞y), 질화 산화 실리콘(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 엑폭시, 폴리이미드, 폴리아미드, 폴리비닐 페닐, 벤조시클로부텐, 아크릴등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어진 단층 또는 적층 구조로 형성할 수가 있다.
다음에, 박리층(702) 상에 형성된 절연막 703으로부터 절연막 722까지를 포함하는 층(이하, 층 794로 한다)을, 기판(701)으로부터 박리한다. 예를 들면, 레이저 빔(예를 들면, UV광)을 조사하는 것에 의해 용량 소자 및 박막 트랜지스터를 피한 영역에 개구부(796)를 형성한 후(도 14a 참조), 물리적인 힘을 이용해 기판(701)으로부터 층 794를 박리한다(도 14b 참조). 또, 기판(701)으로부터 층 794를 박리하기 전에, 형성한 개구부(796)에 에칭제를 도입해, 박리층(702)을 선택적으로 제거해도 괜찮다. 에칭제는, 불화 할로겐 또는 할로겐간 화합물을 포함한 기체 또는 액체를 사용한다. 예를 들면, 불화 할로겐을 포함한 기체로서 3 불화 염소(ClF3)를 사용한다. 그렇다면, 층 794는, 기판(701)으로부터 박리된 상태가 된다. 덧붙여, 박리층(702)은, 모두 제거하지 않고 일부분을 잔존시켜도 괜찮다. 이렇게 함으로써, 에칭제의 소비량을 억제해 박리층의 제거에 필요로 하는 처리 시간을 단축하는 것이 가능해진다. 또, 박리층(702)의 제거를 행한 후에도, 기판(701) 상에 층 794를 보유해 두는 것이 가능해진다. 또, 층 794가 박리된 기판(701)을 재이용함으로써, 코스트를 삭감할 수가 있다.
다음에, 층 794의 한편의 면(절연막 722의 노출한 면)을 제1 기체(1510)에 접착시켜, 층 794를 기판(701)으로부터 완전하게 박리한다. 계속되어, 층 794의 다른 한편의 면(절연막 703의 노출한 면)을, 제2 기체(1520)에 접착시켜, 가열 처리와 가압 처리의 한편 또는 양쪽을 수행해, 층 794를, 제1 기체(1510)와 제2 기체(1520)에 의해 봉지한다(도 15 참조). 제1 기체(1510)와 제2 기체(1520)는, 열가소성을 나타내는 필름(폴리오레핀(polyolefin), 불소를 포함한 폴리오레핀, 폴리에스테르류 등), 섬유질인 재료로 이루어진 종이, 기재 필름(폴리에스테르, 폴리아미드, 무기 증착 필름, 종이 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 엑폭시계 합성 수지 등)과의 적층 필름 등에 대응한다.
또, 제1 기체(1510), 제2 기체(1520)로서, 정전기 등을 방지하는 대전 방지대책을 실시한 필름(이하, 대전 방지 필름이라고 적는다)을 이용할 수도 있다. 대전 방지 필름으로서는, 대전 방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전 방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전 방지 가능한 재료가 설치된 필름은, 한 면에 대전 방지 가능한 재료를 형성한 필름이어도 괜찮고, 양면에 대전 방지 가능한 재료를 형성한 필름이어도 괜찮다. 게다가, 한 면에 대전 방지 가능한 재료가 설치된 필름은, 대전 방지 가능한 재료가 설치된 면을 필름의 내측이 되도록 층에 부착해도 괜찮고, 필름의 외측이 되도록 부착해도 괜찮다. 덧붙여, 대전 방지 가능한 재료는 필름의 전면, 혹은 일부에 형성되어 있으면 좋다. 여기서의 대전 방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면 활성제나 양 이온성 계면 활성제나 비이온성 계면 활성제 등의 계면 활성제를 이용할 수가 있다. 또, 그 밖에도 대전 방지 재료로서, 측면 체인에 카르복실기 및 4급 암모늄 염기를 가지는 가교성 공중 합체 고분자를 포함한 수지 재료 등을 이용할 수가 있다. 이러한 재료를 필름에 붙이거나 믹싱하거나 도포하거나 하는 것에 의해 대전 방지 필름으로 하는 것이 가능하다. 대전 방지 필름으로 봉지를 실시함으로써, 상품으로서 취급할 때에, 외부로부터의 정전기 등에 의해 반도체소자에 악영향이 미치는 것을 억제할 수가 있다.
이상의 공정에 의해, 본 발명의 반도체 장치를 제작할 수가 있다. 게다가, 상기 공정에 의해, 동작 신뢰성이 향상하고, 한편 가요성(플렉시블)을 갖는 반도체 장치를 제작하는 것이 가능하다.
[실시 예 4]
본 실시 예에서는, 상기 실시 예와는 다른 반도체 장치의 제작방법의 일례에 대해, 도 17~도 19를 이용해 설명한다. 구체적으로는, 반도체 기판 위에 MOS 트랜지스터를 형성하는 예에 대해 설명한다.
덧붙여, 본 실시 예에서는, 집적회로를 구성하는 트랜지스터부를 대표적으로 나타낸다. 여기에서는, P채널 트랜지스터 및 N채널 트랜지스터의 제작 방법에 대해 설명한다.
우선, 반도체 기판(2300)에 소자를 분리한 영역 2304, 영역 2306(이하, 영역 2304, 2306이라고도 기재한다)를 형성한다(도 17a 참조). 반도체 기판(2300)에 설치된 영역 2304, 2306은, 절연막 2302(필드 산화막이라고도 한다)에 의해 분리되어 있다. 또, 여기에서는, 반도체 기판(2300)으로서 n형의 도전형을 가지는 단결정 Si 기판을 이용해, 반도체 기판(2300)의 영역 2306에 p웰 2307을 설치한 예를 나타내고 있다.
또, 반도체 기판(2300)은, 반도체 기판이면 특히 한정되지 않고 이용할 수가 있다. 예를 들면, n형 또는 p형의 도전형을 갖는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 본딩법 또는 SIMOX(Separation　by　Implanted　Oxygen)법을 이용해 제작된 SOI(Silicon　on　Insulator) 기판 등을 이용할 수가 있다.
소자 분리 영역 2304, 2306은, 선택 산화법(LOCOS(Local　Oxidation　of　Silicon) 법) 또는 트렌치 분리법 등을 적절히 이용할 수가 있다.
또, 반도체 기판(2300)의 영역 2306에 형성된 p웰 2307은, 반도체 기판(2300)에 p형의 도전형을 갖는 불순물 원소를 선택적으로 도입하는 것에 의해 형성하는 것이 가능하다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수가 있다.
덧붙여 본 실시 예에서는, 반도체 기판(2300)으로서 n형의 도전형을 갖는 반도체 기판을 이용하고 있기 때문에, 영역 2304에는 불순물 원소를 도입하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역 2304에 n웰을 형성해도 좋다. n형을 나타내는 불순물원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. 한편, p형의 도전형을 가지는 반도체 기판을 이용하는 경우에는, 영역 2304에 n형을 나타내는 불순물 원소를 도입해 n웰을 형성하고, 영역 2306에는 불순물 원소를 도입하지 않는 구성으로 해도 좋다.
다음에, 영역 2304, 2306을 덮도록 절연막 2332, 2334를 각각 형성한다(도 17b 참조).
절연막 2332, 2334는, 예를 들면, 열처리를 실시해 반도체 기판(2300)에 설치된 영역 2304, 2306의 표면을 산화시킴으로써 산화 실리콘막으로 형성할 수가 있다. 또, 열산화법에 의해 산화 실리콘막을 형성한 후에, 질화 처리를 하는 것에 의해 산화 실리콘막의 표면을 질화시키는 것으로, 산화 실리콘막과 산소와 질소를 가지는 막(이하, 산질화 실리콘막이라고도 한다)과의 적층 구조로 형성해도 괜찮다.
그 밖에도, 상술한 플라즈마 처리를 이용해 절연막 2332, 2334를 형성해도 좋다. 예를 들면, 반도체 기판(2300)에 설치된 영역 2304, 2306의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 하는 것으로, 절연막 2332, 2334으로서 산화 실리콘(SiOx)막 또는 질화 실리콘(SiNx)막을 형성하는 것이 가능하다. 또, 고밀도 플라즈마 처리에 의해 영역 2304, 2306의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행하는 것에 의해 질화 처리를 해도 괜찮다. 이 경우, 영역 2304, 2306의 표면에 접해 산화 실리콘막이 형성되고, 해당 산화 실리콘막 상에 산질화 실리콘막이 형성되며, 절연막 2332, 2334는 산화 실리콘막과 산질화 실리콘막이 적층된 막이 된다. 또, 열산화법에 의해 영역 2304, 2306의 표면에 산화 실리콘막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 해도 괜찮다.
또, 반도체 기판(2300)의 영역 2304, 2306에 형성된 절연막 2332, 2334는, 후에 완성하는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 영역 2304, 2306의 위쪽에 형성된 절연막 2332, 2334를 덮도록 도전막을 형성하는(도 17c 참조). 여기에서는, 도전막으로서, 도전막 2336과 도전막 2338을 순서대로 적층해 형성한 예를 나타내고 있다. 물론, 도전막은, 단층 또는 3층 이상의 적층 구조로 형성해도 좋다.
도전막 2336, 2338로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수가 있다. 또, 이러한 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기에서는, 도전막 2336으로서 질화 탄탈을 이용해 형성하고, 그 위에 도전막 2338로서 텅스텐을 이용해 적층 구조로 형성한다. 또, 그 밖에도, 도전막 2336으로서 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 이용해, 도전막 2338로서 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 이용할 수가 있다.
다음에, 적층해 설치된 도전막 2336, 2338을 선택적으로 에칭해 제거함으로써, 영역 2304, 2306의 위쪽의 일부에 도전막 2336, 2338을 잔존시켜, 각각 게이트 전극 2340, 2342를 형성한다(도 18a 참조).
다음에, 영역 2304를 가리도록(듯이) 레지스트 마스크 2348을 선택적으로 형성해, 해당 레지스트 마스크 2348, 게이트 전극 2342를 마스크로서 영역 2306에 불 순물 원소를 도입하는 것에 의해 불순물 영역을 형성하는(도 18(B) 참조). 불순물 원소로서는, n형태를 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 이용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. p형을 나타내는 불순물 원소와해서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용하는 것이 성과. 여기에서는, 불순물 원소로서 인(P)을 이용한다.
도 18b에 있어서는, 불순물 원소를 도입함으로써, 영역 2306에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역 2352로 채널 형성 영역 2350이 형성된다.
다음에, 영역 2306을 덮도록 레지스트 마스크(2366)를 선택적으로 형성하고, 해당 레지스트 마스크(2366), 게이트 전극(2340)을 마스크로서 영역 2304에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 18c 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 이용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. p형을 나타내는 불순물 원소와해서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수 있다. 여기에서는, 도 18b에서 영역 2306에 도입한 불순물 원소와 다른 도전형을 갖는 불순물 원소(예를 들면, 붕소(B))를 도입한다. 그 결과, 영역 2304에 소스영역 또는 드레인 영역을 형성하는 불순물 영역 2370과 채널 형성 영역 2368이 형성된다.
다음에, 절연막 2332, 2334, 게이트 전극 2340, 2342를 덮도록 제2 절연막(2372)을 형성하고, 해당 제2 절연막(2372) 상에 영역 2304, 2306에 각각 형성된 불순물 영역 2352, 2370과 전기적으로 접속하는 도전막(2374)을 형성한다(도 19 참 조).
제2 절연막(2372)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x＞y), 질화 산화 실리콘(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 엑폭시, 폴리이미드, 폴리아미드, 폴리비닐 페닐, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어진 단층 또는 적층 구조로 형성할 수가 있다. 덧붙여, 실록산 재료란, Si－O－Si 결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)가 이용된다. 치환기로서, 플루오르기를 이용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 이용해도 괜찮다.
도전막(2374)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 하고, 니켈과, 탄소와 실리콘의 한편 또는 양쪽 모두를 포함하는 합금 재료에 해당한다. 도전막(2374)은, 예를 들면, 배리어막과 알루미늄 실리콘(Al－Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘(Al－Si)막과 질화 티탄(TiN)막과 배리어막의 적 층 구조를 채용하면 좋다. 덧붙여, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 염가이기 때문에, 도전막(2374)을 형성하는 재료로서 최적이다. 또, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수가 있다. 또, 환원성이 높은 원소인 티탄으로 이루어진 배리어막을 형성하면, 결정질 반도체막 상에 얇은 자연 산화막이 형성되어 있었다고 해도, 이 자연 산화막을 환원해, 결정질 반도체막과 양호한 콘택트를 취할 수가 있다.
이상의 공정에 의해, 반도체 기판(2300)의 영역 2304에 형성된 p채널 트랜지스터와, 영역 2306에 형성된 n채널 트랜지스터를 구비해, 동작 신뢰성이 향상한 반도체장치를 얻을 수 있다.
또한, 본 발명의 반도체 장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것이 아니라는 것에 유념한다. 예를 들면, 역 스태거 구조, FinFET 구조 등의 구조의 트랜지스터의 구조를 취득할 수 있다. FinFET 구조인 것으로 트랜지스터 사이즈의 미세화에 의한 채널 효과를 억제할 수가 있기 때문에 매우 적합하다.
[실시 예 5]
본 실시 예에서는, 상기 실시 예와는 다른 반도체 장치의 제작 방법에 대해, 도 20~도 23을 이용해 설명한다. 구체적으로는, 상기 실시 예 4와 다른 제작 방법으로 MOS 트랜지스터를 형성하는 예에 대해 설명한다.
우선, 반도체 기판(2600) 상에 절연막을 형성한다. 여기에서는, n형의 도전형을 갖는 단결정 Si 기판을 반도체 기판(2600)으로서 이용하고, 해당 반도체 기판(2600) 상에 절연막 2602와 절연막 2604를 형성한다(도 20a 참조). 예를 들면, q반도체 기판(2600)에 열처리를 행함으로써 절연막 2602로서 산화 실리콘(SiOx)을 형성하고, 해당 절연막 2602 상에 CVD법을 이용해 질화 실리콘(SiNx)을 형성한다.
또, 반도체 기판(2600)은, 반도체 기판이면 특히 한정되지 않고 이용할 수가 있다. 예를 들면, n형 또는 p형의 도전형을 갖는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 본딩법 또는 SIMOX(Separation　by　IMplanted　OXygen)법을 이용해 제작된 SOI(Silicon　on　Insulator) 기판 등을 이용할 수가 있다.
또, 절연막 2604는, 절연막 2602를 형성한 후에 상술한 고밀도 플라즈마 처리에 의해 해당 절연막 2602를 질화함으로써 설치해도 좋다. 덧붙여, 반도체 기판 2600 상에 설치되는 절연막은 단층 또는 3층 이상의 적층 구조로 설치해도 좋다.
다음에, 절연막 2604 상에 선택적으로 레지스트 마스크(2606)의 패턴을 형성하고, 해당 레지스트 마스크(2606)를 마스크로서 선택적으로 에칭함으로써, 반도체 기판(2600)에 선택적으로 오목부(2608)를 형성한다(도 20b 참조). 반도체 기판(2600), 절연막 2602, 2604의 에칭으로서는, 플라즈마를 이용한 드라이 에칭에 의해 행하는 것이 가능하다.
다음에, 레지스트 마스크(2606)의 패턴을 제거한 후, 반도체 기판(2600)에 형성된 오목부(2608)를 충전하도록 절연막 2610을 형성한다(도 20c 참조).
절연막 2610은, CVD법이나 스퍼터링법 등을 이용해, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x＞y＞0), 질화 산화 실리콘(SiNxOy)(x＞y＞0) 등의 절연 재료를 이용해 형성한다. 여기에서는, 절연막 2610으로서, 상압 CVD법 또는 감압 CVD법에 의해 TEOS(tetraethyl orthosilicate) 가스를 이용해 산화 실리콘막을 형성한다.
다음에, 연삭처리, 연마 처리 또는 CMP(Chemical　Mechanical　Polishing) 처리를 함으로써, 반도체 기판(2600)의 표면을 노출시킨다. 여기에서는, 반도체 기판(2600)의 표면을 노출시키는 것으로, 반도체 기판(2600)의 오목부(2608)에 형성된 절연막 2611 사이에 영역 2612, 영역 2613이 설치된다. 덧붙여, 절연막 2611은, 반도체 기판(2600)의 표면에 형성된 절연막 2610이 연삭처리, 연마처리 또는 CMP 처리에 의해 제거되는 것으로 취득된 것이다. 계속해서, p형의 도전형을 갖는 불순물 원소를 선택적으로 도입해서, 반도체 기판(2600)의 영역 2613에 p웰(2615)을 형성한다(도 21a 참조).
p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수가 있다. 여기에서는, 불순물 원소로서, 붕소(B)를 영역 2613에 도입한다.
덧붙여, 본 실시 예에서는, 반도체 기판(2600)으로서 n형의 도전형을 갖는 반도체 기판을 이용하고 있기 때문에, 영역 2612에는 불순물 원소를 도입하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역 2612에 n웰을 형성해도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있 다.
한편, p형의 도전형을 갖는 반도체 기판을 이용하는 경우에는, 영역 2612에 n형을 나타내는 불순물 원소를 도입해 n웰을 형성하고, 영역 2613에는 불순물 원소를 도입하지 않는 구성이라도 좋다.
다음에, 반도체 기판(2600)의 영역 2612, 2613의 표면상에 절연막 2632, 절연막 2634를 각각 형성한다(도 21b 참조).
절연막 2632, 2634는, 예를 들면, 열처리를 행하는 기판(2600)에 설치된 영역 2612, 2613의 표면을 산화시킴으로써 산화 실리콘막으로 형성할 수가 있다. 또, 절연막 2632, 2634는, 열산화법에 의해 산화 실리콘막을 형성한 후에, 질화 처리를 해서 산화 실리콘막의 표면을 질화시키는 것에 의해, 산질화 실리콘과의 적층 구조로 형성해도 좋다.
그 밖에도, 상술한 것처럼, 플라즈마 처리를 이용해 절연막 2632, 2634를 형성해도 좋다. 예를 들면, 반도체 기판(2600)에 설치된 영역 2612, 2613의 표면에, 상술한 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하는 것으로, 절연막 2632, 2634로서 산화 실리콘(SiOx)막 또는 질화 실리콘(SiNx)막을 형성할 수 있다. 또, 고밀도 플라즈마 처리에 의해 영역 2612, 2613의 표면에 산화 처리를 한 후에, 재차 고밀도 플라즈마 처리를 함으로써 질화 처리를 해도 된다. 이 경우, 영역 2612, 2613의 표면에 접해서 산화 실리콘막이 형성되고, 해당 산화 실리콘막 상에 산질화 실리콘막이 형성되어, 절연막 2632, 2634는 산화 실리콘막과 산질화 실리콘막이 적층된 막이 된다. 또, 열산화법에 의해 영역 2612, 2613의 표면에 산 화 실리콘막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 해도 괜찮다.
덧붙여, 반도체 기판(2600)의 영역 2612, 2613에 형성된 절연막 2632, 2634는, 후에 완성하는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 반도체 기판(2600)에 설치된 영역 2612, 2613의 위쪽에 형성된 절연막 2632, 2634를 덮도록 도전막을 형성한다(도 21c 참조). 여기에서는, 도전막으로서, 도전막 2636과 도전막 2638을 순서대로 적층해 형성한 예를 나타내고 있다. 물론, 도전막은, 단층 또는 3층 이상의 적층 구조로 형성해도 좋다.
도전막 2636, 2638로서는, 탄 탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성할 수가 있다. 또, 이러한 원소를 질화한 금속 질화막으로 형성하는 것도 가능하다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기에서는, 도전막 2636으로서 질화 탄탈을 이용해 형성하고, 그 위에 도전막 2638로서 텅스텐을 이용해 적층 구조로 형성한다. 또, 그 밖에도, 도전막 2636으로서, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 이용해, 도전막 2638로서, 텅스텐, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 이용할 수가 있다.
다음에, 적층해 설치된 도전막 2636, 2638을 선택적으로 에칭해 제거함으로 써, 반도체 기판(2600)의 영역 2612, 2613의 위쪽의 일부에 도전막 2636, 2638을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막 2640, 도전막 2642를 형성한다(도 22a 참조). 또, 여기에서는, 반도체 기판 2600에 있어서, 도전막 2640, 2642과 겹치지 않는 영역 2612, 2613의 표면이 노출하도록 한다.
구체적으로는, 반도체 기판(2600)의 영역 2612에 있어서, 도전막 2640의 아래쪽에 형성된 절연막 2632 중 해당 도전막 2640과 겹치지 않는 부분을 선택적으로 제거하고, 도전막 2640과 절연막 2632의 단부가 개략 일치하도록 형성한다. 또, 반도체 기판(2600)의 영역 2613에 있어서, 도전막 2642의 아래쪽에 형성된 절연막 2634 중 해당 도전막 2642과 겹치지 않는 부분을 선택적으로 제거하고, 도전막 2642과 절연막 2634의 단부가 개략 일치하도록 형성한다.
이 경우, 도전막 2640, 2642의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거해도 좋고, 도전막 2640, 2642를 형성 후, 잔존한 레지스트 마스크 또는 해당 도전막 2640, 2642를 마스크로서 겹치지 않는 부분의 절연막 등을 제거해도 괜찮다.
다음에, 반도체 기판(2600)의 영역 2612, 2613에 불순물 원소를 선택적으로 도입하고, 불순물 영역 2648, 불순물 영역 2650을 형성한다(도 22b 참조). 여기에서는, 영역 2613에 도전막 2642를 마스크로서 n형을 부여하는 저농도의 불순물 원소를 선택적으로 도입해 불순물 영역 2650을 형성하고, 영역 2612에 도전막 2640을 마스크로서 p형을 부여하는 저농도의 불순물 원소를 선택적으로 도입해 불순물 영역 2648을 형성한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수가 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수가 있다. 여기서 형성되는 불순물 영역 2648, 2650의 일부는, 후에 형성되는 LDD(Lightly　Doped　drain) 영역을 구성한다.
다음에, 도전막 2640, 2642의 측면에 접하는 절연막 2654를 형성한다. 절연막 2654는, 사이드 월이라고도 한다. 절연막 2654는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 또는 실리콘의 질화물의 무기 재료를 포함한 막이나, 유기 수지 등의 유기 재료를 포함한 막을, 단층 또는 적층해 형성한다. 그리고, 해당 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭해, 도전막 2640, 2642의 측면에 접하도록 형성할 수가 있다. 덧붙여, 절연막 2654는, LDD(Lightly　Doped　drain) 영역을 형성할 때의 도핑용의 마스크로서 이용한다. 또, 여기에서는, 절연막 2654는, 도전막 2640, 2642의 하부에 형성된 절연막의 측면에도 접하도록 형성되어 있다.
계속해서, 해당 절연막 2654, 도전막 2640, 2642를 마스크로서 반도체 기판(2600)의 영역 2612, 2613에 불순물 원소를 도입하는 것에 의해, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다(도 22c 참조). 여기에서는, q반도체 기판(2600)의 영역 2613에 절연막 2654과 도전막 2642를 마스크로서 고농도의 n형을 부여하는 불순물 원소를 도입하여, 영역 2612에 절연막 2654와 도전막 2640을 마스크로서 고농도의 p형을 부여하는 불순물 원소를 도입한다.
그 결과, 반도체 기판(2600)의 영역 2612에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2658)과, LDD 영역을 형성하는 저농도 불순물 영역(2660) 과, 채널 형성영역(2656)이 형성된다. 또, 반도체 기판(2600)의 영역 2613에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2664)과, LDD 영역을 형성하는 저농도 불순물 영역(2666)과, 채널 형성 영역(2662)이 형성된다.
덧붙여, 본 실시 예에서는, 도전막 2640, 2642과 겹치지 않는 반도체 기판(2600)의 영역 2612, 2613을 노출시킨 상태로 불순물 원소를 도입하고 있다. 따라서, 반도체 기판(2600)의 영역 2612, 2613에 각각 형성되는 채널 형성 영역(2656), 채널형성영역(2662)은 도전막 2640, 2642과 자기 정합적으로 형성할 수가 있다.
다음에, 반도체 기판(2600)의 영역 2612, 2613 상에 설치된 절연막이나 도전막 등을 덮도록 제2 절연막(2677)을 형성하고, 해당 절연막(2677)에 개구부(2678)를 형성한다(도 23a 참조).
제2 절연막(2677)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x＞y), 질화 산화 실리콘(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 엑폭시, 폴리이미드, 폴리아미드, 폴리비닐 페닐, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어진 단층 또는 적층 구조로 형성할 수가 있다. 덧붙여 실록산 재료란, Si－O－Si 결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 이용된다. 치환기로서, 플루오르기를 이용할 수도 있다. 또는, 치환기 로서, 적어도 수소를 포함한 유기기와 플루오르기를 이용해도 괜찮다.
다음에, CVD법을 이용해 개구부 2678에 도전막 2680을 형성하고, 해당 도전막 2680과 전기적으로 접속하도록 절연막 2677 상에 도전막 2682a, 도전막 2682b, 도전막 2682c, 도전막 2682d를 선택적으로 형성한다(도 23b 참조).
도전막 2680, 2682a~2682d는, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 하고, 니켈과, 탄소와 실리콘의 한편 또는 양쪽 모두를 포함한 합금 재료에 대응한다. 도전막 2680, 2682a~2682d는, 예를 들면, 배리어막과 알루미늄 실리콘(Al－Si) 막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘(Al－Si)막과 질화 티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다. 덧붙여, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 대응한다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 염가이기 때문에, 도전막을 형성하는 재료로서 최적이다. 또, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수가 있다. 또, 환원성이 높은 원소인 티탄으로 이루어진 배리어막을 형성하면, 반도체 기판에 설치된 소자영역 상에 얇은 자연 산화막이 형성되어 있었다고 해도, 이 자연 산화막을 환원해, 반도체 기판에 설치된 소자영역과 양호한 콘택트를 취할 수가 있다. 여기에서는, 도전막 2680은 CVD법에 의해 텅스텐(W)을 이용해 형성하는 것이 가능하다.
이상의 공정에 의해, 반도체 기판(2600)의 영역 2612에 형성된 p채널 트랜지스터와, 영역 2613에 형성된 n채널 트랜지스터를 구비하고, 동작 신뢰성이 향상한 반도체 장치를 얻을 수 있다.
또한, 본 발명의 반도체 장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것이 아라는 점에 유념한다. 예를 들면, 역 스태거 구조, FinFET 구조 등의 구조의 트랜지스터의 구조를 취득할 수 있다. FinFET 구조에 의해 트랜지스터 사이즈의 미세화에 의한 단채널 효과를 억제할 수가 있기 때문에 매우 적합하다.
[실시예 6]
본 실시 예에서는, 본 발명의 무선통신에 의해 데이터를 송수신하는 반도체 장치의 용도에 대해 설명한다. 본 발명의 반도체 장치는, 예를 들면, 지폐, 동전, 유가증권류, 무기명 채권류, 증명서류(운전 면허증이나 주민표 등), 포장용 용기류(포장지나 보틀 등), 기록 매체(DVD 소프트나 비디오 테이프 등), 탈것류(자전거 등), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 하물의 태그 등의 물품에 설치해 사용할 수가 있다. 전자기기란, 액정표시장치, EL 표시장치, 텔레비젼장치(단지 텔레비, 텔레비 수상기, 텔레비젼 수상기라고도 부른다) 및 휴대전화 등을 가리킨다.
본 실시 예에서는, 도 9를 참조해, 본 발명의 응용 예, 및 그것들을 적용한 상품의 일례에 관해서 설명한다.
도 9a는, 본 발명과 관련되는 반도체 장치의 완성품 상태의 일례이다. 라벨 대지(3001)(세퍼레이트(separate)지) 상에, 본 발명의 반도체 장치(3002)가 형성되d어 있다. 라벨대지(3001) 상에 형성된 반도체 장치(3002)는, 박스(3004) 내에 수납되어 있다. 반도체 장치(3002) 상에는, 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)이 기록되어 있다. 또, 해당 반도체 장치(3002)에는, 그 상품(또는 상품의 종류) 고유의 ID 넘버가 부착되어 있어, 위조나, 상표권, 특허권 등의 지적 재산권 침해, 부정 경쟁 등의 불법 행위를 용이하게 파악할 수가 있다. 또, 반도체 장치 내에는, 상품의 용기나 라벨에 명확히 기록하기에 너무 많은 정보, 예를 들면, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산 방법, 사용 방법, 생산 시기, 사용시기, 유효기한, 취급 설명, 상품에 관한 지적 재산 정보 등을 입력해 둘 수가 있어, 거래자나 소비자는, 리더(reader) 등의 판독 기능을 갖는 간이한 무선통신수단에 의해, 그러한 정보에 액세스할 수가 있다. 또, 생산자측으로부터는 용이하게 리라이트(rewrite), 소거 등도 가능하지만, 거래자, 소비자측으로부터는 리라이트, 소거 등을 할 수 없는 구조로 되어 있다.
도 9b는, 상품에 본 발명의 반도체 장치(3012)를 구비한 예를 나타내고 있다. 본 발명의 반도체 장치(3012)를 상품에 구비함으로써, 해당 상품의 정보에 용이하게 액세스할 수 있어, 상품 관리가 용이하게 된다. 예를 들면, 상품이 도난되었을 경우에, 상품의 경로를 추적해서, 그 범인을 신속히 파악할 수가 있다. 이와 같이, 본 발명의 반도체 장치를 구비함으로써, 소위 트레스어빌리티(traceability) 가 뛰어난 상품을 유통시킬 수가 있다. 또한, 신뢰성이 높은 본 발명의 반도체 장치를 구비함으로써, 반도체 장치의 오동작을 억제할 수 있어, 상품관리를 보다 정확히 할 수가 있다.
도 9c는, 본 발명의 반도체 장치(3022)를 내포한 ID 카드(3021)의 완성품의 상태의 일례이다. 상기 ID 카드(3021)로서는, 현금 카드, 크레디트 카드, 선불 카드, 전자 승차권, 전자화폐, 텔레폰 카드, 회원 카드 등의 모든 종류의 카드가 포함된다. 이와 같은 카드류에 본 발명의 반도체 장치를 내장시킴으로써, 카드의 오동작을 방지할 수 있다. 따라서, 카드류의 신뢰성 향상이 실현된다.
도 9d는, 무기명 채권(3031)의 완성품 상태를 나타내고 있다. 무기명 채권(3031)에는, 반도체 장치(3032)가 삽입되어 있고, 그 주위는 수지에 의해 성형되어, 반도체장치를 보호하고 있다. 여기서, 상기 수지 중에는 필러가 충전된 구성으로 되어 있다. 또한, 상기 무기명 채권류에는, 우표, 표, 티켓, 입장권, 상품권, 도서권, 문구권, 비어권, 쌀권, 각종 기프트권, 각종 서비스권 등이 포함되지만, 물론 이것들에 한정되는 것은 아니다. 또, 지폐, 동전, 유가증권류, 무기명 채권류, 증명서류 등에 본 발명의 반도체 장치(3032)를 설치함으로써, 인증 기능을 제공할 수가 있고, 이 인증 기능을 활용하면, 위조를 방지할 수가 있다. 또한, 이와 같은 무기명 채권류에 신뢰성을 향상한 본 발명의 반도체 장치를 삽입함으로써, 인증기능의 신뢰성도 향상시킬 수 있다.
도 9e는, 본 발명의 반도체 장치(3042)를 붙인 서적(3043)을 나타내고 있다. 본 발명의 반도체 장치(3042)는, 표면에 부착하거나 삽입하거나 해서, 물품에 고정 된다. 도 9e에 나타낸 바와 같이, 책의 종이에 삽입하거나 유기 수지로 이루어진 패키지의 해당 유기 수지에 삽입하거나 해서, 각 물품에 고정된다. 본 발명의 반도체 장치(3042)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상하는 일이 없다. 또한, 오동작을 방지할 수 있는 본 발명의 반도체 장치를 구비함으로써, 서적 등의 관리를 정확히 할 수 있다.
또, 여기에서는 도시하지 않지만, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체 장치를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 꾀할 수가 있다. 또, 동물 등의 생물에 삽입해서, 개개의 생물의 식별을 용이하게 할 수가 있다. 예를 들면, 가축 등의 생물에 무선 신호로 데이터를 송수신하는 본 발명의 반도체 장치를 삽입함으로써, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능해진다. 또한, 본 발명의 반도체 장치는 오동작을 방지할 수 있기 때문에, 보다 정확히 검품, 식별 등을 실시하는 것이 가능해진다.
이상, 본 발명의 반도체 장치는 물품(생물을 포함한다)이면 어떠한 것이라도 설치해 사용할 수가 있다.
본 실시 예는, 상기의 실시의 형태와 자유롭게 조합할 수가 있다.
본 발명에 의하면, 반도체 장치의 동작 신뢰성을 향상하는 것이 가능하게 되어, 고성능 반도체장치를 제공할 수가 있다. 특히, 반도체 장치로부터 리더/라이터로 송신한 데이터를, 상기 리더/라이터로부터 반도체 장치로 송신된 데이터라고 상 기 반도체 장치가 잘못 인식하는 것을 방지하는 것이 가능하다. 따라서, 반도체 장치의 오동작을 억제할 수 있어, 신뢰성을 향상한 반도체 장치를 제공하는 것이 가능하다.

Claims (14)

  1. 무선 신호를 송수신하는 안테나 회로와,
    송신 회로와,
    수신 회로를 구비하고,
    상기 송신 회로는, 상기 안테나 회로가 상기 무선 신호를 송신중인지 아닌지를 나타내는 신호를 상기 수신회로에 출력하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 안테나 회로의 일부, 상기 송신 회로의 일부, 또는 상기 수신 회로의 일부는, 절연표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 안테나 회로는, 안테나와, 공진 용량과, 변조 저항과, 정류회로를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 안테나는, 코일 안테나 또는 다이폴 안테나를 갖는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 변조 저항은, N채널 트랜지스터 또는 P채널 트랜지스터를 포함하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 정류회로는, 전파 정류회로 또는 반파 정류회로를 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는, RF 칩, RFID 태그, 무선 태그, ID 태그, IC 태그, 및 RF 태그로 이루어진 그룹으로부터 선택된 하나인 반도체 장치.
  8. 무선 신호를 송수신하는 안테나 회로와,
    송신 회로와,
    수신 회로와,
    연산 처리 회로를 구비하고,
    상기 송신 회로는, 상기 안테나 회로가 상기 무선 신호를 송신중인지 아닌지를 나타내는 신호를 상기 수신회로에 출력하고,
    상기 수신 회로는, 상기 송신 회로로부터 상기 안테나 회로가 상기 무선 신호를 송신중이라는 것을 나타내는 신호가 입력되었을 경우, 상기 안테나 회로로부터의 신호에 관계없이 상기 안테나 회로가 상기 무선 신호를 수신하지 않다는 것을 나타내는 신호를 상기 연산 처리 회로에 출력하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 안테나 회로의 일부, 상기 송신 회로의 일부, 상기 수신 회로의 일부, 또는 상기 연산 처리회로의 일부는 절연표면을 갖는 기판상에 형성된 박막 트랜지스터를 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 안테나 회로는, 안테나와, 공진 용량과, 변조 저항과, 정류회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 안테나는, 코일 안테나 또는 다이폴 안테나를 갖는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 변조 저항은, N채널 트랜지스터 또는 P채널 트랜지스터를 포함하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 정류회로는, 전파 정류회로 또는 반파 정류회로를 갖는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 반도체 장치는, RF 칩, RFID 태그, 무선 태그, ID 태그, IC 태그, 및 RF 태그로 이루어진 그룹으로부터 선택된 하나인 반도체 장치.
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