KR20080000832A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 게이트 형성 시 식각 장벽(etch barrier)으로 아모퍼스 카본막(Amorphous Carbon layer)을 사용함으로써 포토 레지스트 잔여물에 의한 게이트 라인의 브리지(Bridge) 불량을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
게이트 라인 브리지(gate line bridge), 아모퍼스 카본(Amorphous Carbon)
Description
도 1은 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도이다.
도 2는 종래 기술에 따른 반도체 소자의 포토 레지스트 잔여물에 의한 스컴성 게이트 라인의 브리지 불량을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 반도체 기판 310 : 게이트 산화막
320 : 폴리실리콘막 330 : 금속 실리사이드막
340 : 질화막 345 : 금속막
350 : 아모퍼스 카본막 360 : 하드마스크막
370 : 감광막 패턴 310a : 게이트 산화막 패턴
320a : 폴리실리콘막 패턴 330a : 금속 실리사이드막 패턴
340a : 질화막 패턴 345a : 금속막 패턴
350a : 아모퍼스 카본막 패턴 380 : 게이트
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 게이트 형성 시 게이트 라인의 브리지(Bridge) 불량을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자의 고집적화로 인해 게이트를 형성하는 과정에서 게이트 라인 브리지 또는 SAC 식각 불량 측면에서 많은 문제점이 발생하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도이고, 도 2는 종래 기술에 따른 반도체 소자의 포토 레지스트 잔여물에 의한 스컴(scum)성 게이트 라인의 브리지 불량을 나타내는 주사 전자 현미경(SEM;scanning electron microscope) 사진이다.
먼저, 도 1a를 참조하면, 반도체 기판(100) 상에 게이트 산화막(110), 폴리실리콘막(120), 텅스텐 실리사이드막(130) 및 하드마스크막(140)이 순차적으로 적층되어 형성되고, 하드마스크막(140) 상부에 포토 레지스트(Photo Resist;PR)로 이루어지는 감광막 패턴(150)이 형성된다.
상기 감광막 패턴(150)은 후속 공정인 게이트 식각(etch) 공정에서 식각 장벽(Etch Barrier) 역할을 하여 반도체 기판(100) 상에 패턴을 형성시키는 역할을 하며, 포토리소그래피(Photolithography) 공정에 의해 형성된다.
상기 하드마스크막(140)은 실리콘 산화질화막(SiON) 및/또는 실리콘 질화막(SiNx)으로 형성된다.
도 1b를 참조하면, 감광막 패턴(150)을 식각 장벽으로하여 하드마스크막(140)이 식각되어 하드마스크막 패턴(140a)이 형성된다. 이후, 120 내지 150℃인 고온의 H2SO4 용액에 의해 감광막 패턴(150)이 제거된다.
도 1c를 참조하면, 하드마스크막 패턴(140a)을 식각 장벽으로하여 텅스텐 실리사이드막(130), 폴리실리콘막(120) 및 게이트 산화막(110)이 순차적으로 패터닝되어 게이트 산화막 패턴(110a), 폴리실리콘막 패턴(120a)과 텅스텐 실리사이드막 패턴(130a)으로 이루어지는 게이트 전극(160)이 형성된다. 상기 하드마스크막 패턴(140a)은 제거된다.
종래와 같이 감광막 패턴(150)을 이용하여 게이트 전극(160)을 형성할 경우 식각 장벽으로 이용되는 감광막 패턴(150)을 제거하는 과정에서 현재 사용하는 세정(cleaning) 조건으로는 포토 레지스트(PR)의 잔여물을 완전하게 제거하지 못한다. 이로 인해, 도 2에 도시된 바와 같이 포토 레지스트(Photo Resist;PR)의 잔여물이 남아 스컴성 게이트 라인(200)의 브리지(210)가 발생되며, 이는 수율 저하의 큰 원인이 되고 있다.
본 발명은 게이트 형성시 게이트 라인의 브리지 불량을 방지할 수 있는 반도 체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계; 폴리실리콘막 상부에 질화막, 금속막 및 아모퍼스 카본막을 포함하는 하드마스크막을 형성하는 단계; 아모퍼스 카본막을 패터닝하여 아모퍼스 카본막 패턴을 형성하는 단계; 아모퍼스 카본막 패턴을 마스크로 하여 상기 금속막을 패터닝하여 금속막 패턴을 형성하는 단계; 및 금속막 패턴을 마스크로 하여 상기 질화막, 폴리실리콘막, 게이트 산화막을 패터닝하여 게이트 산화막 패턴 및 폴리실리콘막 패턴을 포함하는 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도이다.
우선, 도 3a를 참조하면, 반도체 기판(300) 상부의 전면에 걸쳐 실리콘 질화막(SiO2)으로 이루어지는 게이트 산화막(310)을 형성한다.
상기 게이트 산화막(310)은 산화(Oxidation) 공정 또는 화학기상증착(CVD;Chemical Vapor Deposition), 예를 들면 저압화학기상증착(LPCVD;Low Pressure CVD)에 의해 형성한다.
상기 게이트 산화막(310) 상부의 전면에 걸쳐 화학기상증착(CVD;Chemical Vapor Deposition) 또는 물리기상증착(PVD;Physical Vapor Deposition) 방법에 의해 폴리실리콘막(320), 금속 실리사이드막(330) 및 하드마스크막(360)을 순차적으로 형성한다.
상기 금속 실리사이드막(330)은 폴리실리콘막(320)에 의한 워드라인의 저항을 낮추기 위해 더 포함하여 형성하며, 텅스텐(W), 텅스텐실리사이드(WSi), 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 아연(Zn) 및 탄탈(Ta) 등으로 이루어진 군에서 선택되는 1종으로 형성한다.
상기 하드마스크막(360)은 질화막(340), 금속막(345) 및 아모퍼스 카본막(Amorphous Carbon Layer)(350)을 순차적으로 적층하여 형성한다.
상기 질화막(340)은 실리콘 산화질화막(SiON) 또는 실리콘 질화막(SiNx)으로 형성하고, 금속막(345)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 아연(Zn) 및 탄탈(Ta) 등으로 이루어진 군에서 선택되는 1종으로 형성한다. 상기 아모퍼스 카본막(350)은 아모퍼스 카본(Amorphous Carbon)으로 형성한다.
상기 아모퍼스 카본막(350) 상부에는 포토 레지스트(PR)를 스핀 코팅(spin coating)에 의해 도포하여 감광막(미도시)을 형성한 후 기 설계된 포토 마스크(미도시)를 이용한 노광(exposure) 및 현상(develop)을 통해 감광막 패턴(370)을 형성한다.
상기 감광막 패턴(370)의 두께는 상기 아모퍼스 카본막(350)의 두께에 비례 하여 형성하며, 아모퍼스 카본막(350)이 후속 공정의 얇은 두께를 갖는 금속막(345) 식각(etch) 공정에서 식각 장벽(Etch Barrier) 역할을 하므로 기존의 게이트 식각 공정시 형성되던 감광막 패턴의 두께에 비해 더 낮춰서 포토 레지스트(PR)를 코팅하여 형성할 수 있다.
도 3b를 참조하면, 상기 감광막 패턴(370)을 이용하여 아모퍼스 카본막(350)을 패터닝하여 아모퍼스 카본막 패턴(350a)을 형성한 후 상기 감광막 패턴(370)은 120 내지 150℃인 고온의 H2SO4 용액에 의해 제거한다.
도 3c를 참조하면, 상기 아모퍼스 카본막 패턴(350a)을 식각 장벽으로하여 하부에 형성된 하드마스크막(360) 중 금속막(345)을 패터닝하여 금속막 패턴(345a)을 형성한다.
이후, 상기 아모퍼스 카본막 패턴(350a)을 고온의 플라즈마(plasma)를 이용한 에싱(ashing) 공정을 통해 제거한다.
이때, 아모퍼스 카본막 패턴(350a) 제거를 위한 에싱 공정에서 감광막 패턴(370) 제거시 남은 포토 레지스트(PR) 잔여물도 완전히 제거가 가능하므로 후속 공정에서 포토 레지스트(PR) 잔여물에 의한 게이트 라인의 브리지 불량을 방지할 수 있다.
도 3d를 참조하면, 상기 금속막 패턴(345a)을 식각 장벽으로하여 하부의 질화막(340), 금속 실리사이드막(330), 폴리실리콘막(320) 및 게이트 산화막(310)을 패터닝한 후 금속막 패턴(345a) 및 패터닝된 질화막 패턴(미도시)을 제거한다.
이로써, 게이트 산화막 패턴(310a), 폴리실리콘막 패턴(320a) 및 금속 실리사이드막 패턴(330a)을 포함하는 게이트(380)를 형성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 게이트 형성 시 식각 장벽으로 아모퍼스 카본막을 형성하여 게이트를 패터닝함으로써 포토 레지스트 잔여물을 완전히 제거하여 게이트 라인의 브리지 불량을 방지할 수 있고, 이를 통해 공정 수율을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상부에 질화막, 금속막 및 아모퍼스 카본막을 포함하는 하드마스크막을 형성하는 단계;상기 아모퍼스 카본막을 패터닝하여 아모퍼스 카본막 패턴을 형성하는 단계;상기 아모퍼스 카본막 패턴을 마스크로 하여 상기 금속막을 패터닝하여 금속막 패턴을 형성하는 단계; 및상기 금속막 패턴을 마스크로 하여 상기 질화막, 폴리실리콘막, 게이트 산화막을 패터닝하여 게이트 산화막 패턴 및 폴리실리콘막 패턴을 포함하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 하드마스크막 상부에 감광막 패턴을 형성하는 단계; 및상기 금속막 패턴 형성 전에 상기 감광막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 감광막 패턴은 120 내지 150℃인 고온의 H2SO4 용액을 사용하여 제거하 는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막 패턴 및 폴리실리콘막 패턴 형성 전에 상기 아모퍼스 카본막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서,상기 아모퍼스 카본막 패턴은 고온의 플라즈마를 이용한 에싱(Ashing)으로 제거하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘막 상부에 금속 실리사이드막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 형성 방법.
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2006
- 2006-06-28 KR KR1020060058655A patent/KR20080000832A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104701141A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
| CN104701141B (zh) * | 2013-12-10 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
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