KR20070121071A - Gate driving circuit and display apparatus having the same - Google Patents
Gate driving circuit and display apparatus having the same Download PDFInfo
- Publication number
- KR20070121071A KR20070121071A KR1020060055654A KR20060055654A KR20070121071A KR 20070121071 A KR20070121071 A KR 20070121071A KR 1020060055654 A KR1020060055654 A KR 1020060055654A KR 20060055654 A KR20060055654 A KR 20060055654A KR 20070121071 A KR20070121071 A KR 20070121071A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- gate
- transistor
- node
- voltage
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0413—Details of dummy pixels or dummy lines in flat panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/061—Details of flat display driving waveforms for resetting or blanking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Shift Register Type Memory (AREA)
Abstract
Description
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 상세 블록도이다.FIG. 2 is a detailed block diagram of a first embodiment of the gate driving circuit shown in FIG. 1.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다.3 is a detailed circuit diagram of the stage shown in FIG.
도 4는 도 3에 도시된 스테이지의 신호 파형도이다.4 is a signal waveform diagram of the stage shown in FIG.
도 5는 본 발명에 따른 제1 노드의 리플 개선을 설명하기 위한 도면이다.5 is a view for explaining the ripple improvement of the first node according to the present invention.
도 6은 도 5에 도시된 제1 노드의 시뮬레이션 리플 파형도이다.FIG. 6 is a simulation ripple waveform diagram of the first node illustrated in FIG. 5.
도 7은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.FIG. 7 is a detailed block diagram of a gate driving circuit of FIG. 1 according to a second exemplary embodiment.
도 8은 도 7에 도시된 스테이지의 상세 회로도이다.FIG. 8 is a detailed circuit diagram of the stage shown in FIG. 7.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
IN1: 제1 입력 단자 IN2: 제2 입력 단자IN1: first input terminal IN2: second input terminal
CK1: 제1 클럭 단자 CK2: 제2 클럭 단자CK1: first clock terminal CK2: second clock terminal
V: 전압 단자 RE: 전압 단자V: voltage terminal RE: voltage terminal
CR: 캐리 단자 OUT: 출력 단자CR: carry terminal OUT: output terminal
Cgd1: 제1 기생 용량 Cgd2: 제2 기생 용량Cgd1: first parasitic dose Cgd2: second parasitic dose
Cgd3: 제3 기생 용량 Cgs: 기생 용량Cgd3: third parasitic dose Cgs: parasitic dose
210: 풀업부 220: 풀다운부210: pull-up part 220: pull-down part
230: 방전부 242: 제1 홀딩부230: discharge unit 242: first holding unit
244: 제2 홀딩부 246: 제3 홀딩부244: second holding part 246: third holding part
248: 제4 홀딩부 250: 스위칭부248: fourth holding unit 250: switching unit
260: 리셋부 270: 충전부260: reset unit 270: charging unit
280: 버퍼부 290: 캐리부280: buffer portion 290: carry portion
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to a gate driving circuit and a display device including the same, and more particularly, to a gate driving circuit for improving a driving failure and a display device including the same.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.BACKGROUND ART In general, a liquid crystal display device is a display device that obtains a desired image signal by applying an electric field to a liquid crystal having an anisotropic dielectric constant injected between an array substrate and an opposing substrate, and adjusting the light transmittance according to the intensity of the electric field.
액정표시장치는 게이트 배선들 및 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부 를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.The liquid crystal display includes a display panel in which a plurality of pixel portions are formed by gate lines and data lines crossing the gate lines, data for outputting a data signal to a gate driver and data lines for outputting a gate signal to the gate lines. It includes a drive unit. In general, the gate driver and the data driver have a chip shape and are mounted on a display panel.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 게이트 구동회로는 고온에서 구동할 경우에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.Recently, in order to increase productivity while reducing the overall size, a method of integrating the gate driver on the display substrate in the form of an integrated circuit has been attracting attention. As such, the gate driving circuit integrated in the form of an integrated circuit in the display panel has a problem in that a noise defect in which an abnormal gate on signal appears in a gate off signal section occurs when driving at a high temperature.
구체적으로 풀업 소자의 기생 용량(Cgd)에 의한 클럭 신호와의 커플링이 게이트 전극의 오프 전압을 증가시키고, 동시에 고온으로 가면서 누설전류량이 상승되어 풀업 소자를 턴-온 시킨다. 이로 인해서 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 발생함으로써, 화질 불량이 발생하는 문제점이 있다.Specifically, the coupling with the clock signal by the parasitic capacitance Cgd of the pull-up device increases the off voltage of the gate electrode, and at the same time, the leakage current increases as the temperature increases to turn on the pull-up device. As a result, the gate-on signal is intermittently generated in the gate-off signal section, resulting in a problem of poor image quality.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 갖는 표시 장치를 제공하는 것이다.Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide a gate driving circuit and a display device having the same to improve a driving failure of the display device.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제 1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력한다. 상기 풀다운부는 제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시킨다. 상기 제1 홀딩부는 상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시킨다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키며, 상기 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비는 상기 제1 홀딩부를 이루는 트랜지스터의 폭/길이 비보다 큰 것을 특징으로 한다.The gate driving circuit according to the embodiment for realizing the object of the present invention is composed of a shift register coupled to a plurality of stages, the m-th stage is a pull-up, pull-down, discharge, first holding and It includes two holding parts. The pull-up unit receives a first clock signal and outputs the first clock signal as a gate signal in response to a signal of a first node that is switched to a high level by the first input signal. The pull-down part discharges the gate signal to an off voltage in response to a second input signal. The discharge unit discharges the signal of the first node to the off voltage in response to the second input signal. The first holding part maintains the signal of the first node as the gate signal discharged to an off voltage in response to the first clock signal. The second holding part maintains a signal of the first node at an off voltage of a first input signal in response to a second clock signal, and a width / length ratio of a transistor constituting the second holding part is a transistor constituting the first holding part. It characterized in that the width / length ratio of greater than.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부 및 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되고, 상기 각 스테이지들은 상기 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로를 포함한다. 여기서 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 입력 신호에 의해서 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력한다. 상기 풀다운부는 제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여, 상기 제1 노드의 신호를 오프 전압으로 방전시킨다. 상기 제1 홀딩부는 상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 게이트 신호의 오프 전압으로 유지시킨다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제1 입력 신호의 오프 전압으로 유지시키는 제2 홀딩부를 포함하며, 상기 제2 홀딩부를 이루는 트랜지스터가 상기 제1 홀딩부를 이루는 트랜지스터 보다 폭/길이 비가 큰 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a display area includes a display area in which a plurality of pixel parts are formed by gate lines and data lines crossing the gate lines, to display an image, and the display area. A display panel including a peripheral area surrounding the substrate, a data driver for outputting a data signal to the data wires, and a plurality of stages connected in a dependent manner, and directly formed in the peripheral area, wherein each of the stages is connected to the gate wires. And a gate driving circuit for outputting gate signals. The m th stage includes a pull-up part, a pull-down part, a discharge part, a first holding part and a second holding part. The pull-up part outputs a first clock signal as a gate signal in response to a signal of a first node which is switched to a high level by a first input signal. The pull-down part discharges the gate signal to an off voltage in response to a second input signal. The discharge unit discharges the signal of the first node to an off voltage in response to the second input signal. The first holding part maintains the first node at an off voltage of the gate signal in response to the first clock signal. The second holding part includes a second holding part which maintains a signal of the first node at an off voltage of the first input signal in response to a second clock signal, and a transistor forming the second holding part is formed by the first holding part. It is characterized in that the width / length ratio is larger than that of the transistor.
이러한 게이트 구동회로 및 이를 갖는 표시 장치에 의하면, 풀업부의 제어 전극에 발생되는 리플을 감소시켜 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지함으로써, 표시 장치의 구동 불량을 개선할 수 있다.According to such a gate driving circuit and a display device having the same, it is possible to reduce the ripple generated in the control electrode of the pull-up part to prevent abnormal generation of the gate-on signal in the gate-off signal period, thereby improving driving failure of the display device.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동회로(200) 및 데이터 구동부(130)를 포함한다.Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 100, a
표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 표시 영역(DA)에는 일방향으로 형성된 게이트 배선(GL)들 및 게이트 배선(GL)들과 교차하는 방향으로 형성된 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 한다.The display panel 100 includes an array substrate and an opposing substrate (eg, a color filter substrate) facing each other at a predetermined interval, and a liquid crystal layer interposed between the array substrate and the opposing substrate, and includes a display area DA and a display area DA. ) Is made up of a peripheral area PA. In the display area DA, a plurality of pixel parts are formed by the gate lines GL formed in one direction and the data lines DL formed in a direction crossing the gate lines GL to display an image.
각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT) 와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)과 전기적으로 연결되고, 드레인 전극에는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 전기적으로 연결된다.Each pixel unit includes a thin film transistor TFT as a switching element, a liquid crystal capacitor CLC, and a storage capacitor CST electrically connected to the thin film transistor TFT. In detail, the gate electrode and the source electrode of the thin film transistor TFT are electrically connected to the gate line GL and the data line DL, respectively, and the liquid crystal capacitor CLC and the storage capacitor CST are electrically connected to the drain electrode. do.
여기서 주변 영역(PA)은 데이터 배선(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.The peripheral area PA includes a first peripheral area PA1 positioned at one end of the data lines DL and a second peripheral area PA2 positioned at one end of the gate lines GL.
데이터 구동부(130)는 게이트 배선(GL)으로 인가되는 게이트 신호에 동기하여 데이터 배선(DL)들에 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동칩(132)으로 이루어진다. 데이터 구동칩(132)은 일단부가 표시 패널(100)의 제1 주변 영역(PA1)에 연결되고, 타단부가 인쇄회로기판(140)에 연결된 연성회로기판(134) 상에 실장되며, 연성회로기판(134)을 통해 인쇄회로기판(134) 및 표시 패널(100)과 전기적으로 연결된다.The data driver 130 outputs a data signal to the data lines DL in synchronization with the gate signal applied to the gate line GL, and includes at least one
게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성된다. 여기서, 표시 패널(100)에 집적회로 형태로 형성되는 게이트 구동회로(200)의 경우에는 구동 마진을 향상시키기 위해 저저항 메탈인 Mo/Al/Mo(몰리브덴/알루미늄/몰리브덴 3적층 메탈)을 사용하는 것이 바람직하다.The
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 상세 블록도이다.FIG. 2 is a detailed block diagram of a first embodiment of the gate driving circuit shown in FIG. 1.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력하는 회로부(CS) 및 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다.Referring to FIG. 2, the
제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 n 개의 구동 스테이지(SRC1~SRCn)와 하나의 더미(dummy) 스테이지(SRCn+1)로 이루어지며, 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 각각 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(V), 리셋 단자(RE), 캐리 단자(CR) 및 출력 단자(OUT)를 포함한다.The first to n + 1th stages SRC1 to SRCn + 1 are composed of n driving stages SRC1 to SRCn and one dummy
각 스테이지(SRC)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 구체적으로, 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중에서 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)가 제공된다. 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중에서 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1)에는 제2 클럭 신호(CKB)가 제공되고, 제2 클럭 단자(CK2)에는 제2 클럭 신호(CKB)와 위상이 반대인 제1 클럭 신호(CK)가 제공된다.Clock signals having opposite phases are provided to the first clock terminal CK1 and the second clock terminal CK2 of each stage SRC. Specifically, the first clock signal CK is provided to the first clock terminal CK1 of the odd-numbered stages SRC1, SRC3... Among the first to n + 1th stages SRC1 to
다시 말해, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1) 및 제 2 클럭 단자(CK2)에는 반대 위상의 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 각각 제공되고, 이와 반대로 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)가 제공된다.In other words, the first clock signal CK1 and the second clock terminal CK2 of the odd-numbered stages SRC1, SRC3..., The first clock signal CK and the second clock signal CKB of opposite phases are provided. The second clock signal CKB and the first clock signal CK are respectively provided to the first clock terminal CK1 and the second clock terminal CK2 of the even-numbered stages SRC2 and SRC4 ..., respectively. Is provided.
각 스테이지의 제1 입력 단자(IN1)에는 수직 개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 입력 단자(IN1)에는 수직 개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 제1 입력 단자(IN1)에는 이전 스테이지(SRC1~SRCn)의 캐리 신호가 제공된다.The first input terminal IN1 of each stage is provided with a vertical start signal STV or a carry signal of a previous stage. That is, the vertical start signal STV is provided to the first input terminal IN1 of the first stage SRC1, which is the first stage, and the first input of the second to n + 1 stages SRC2 to
각 스테이지의 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직 개시신호(STV)가 제공된다. 즉, 제1 내지 제n 스테이지(SRC1~SRCn)의 제2 입력 단자(IN2)에는 다음 스테이지(SRC2~SRCn+1)의 게이트 신호가 제공되고, 마지막 스테이지(SRCn+1)인 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에는 수직 개시신호(STV)가 제공된다.The second input terminal IN2 of each stage is provided with a gate signal or a vertical start signal STV of the next stage. That is, the gate signals of the next stages SRC2 to SRCn + 1 are provided to the second input terminals IN2 of the first to nth stages SRC1 to SRCn, and the n + 1 which is the last
각 스테이지의 전압 단자(V)에는 오프 전압(VOFF)이 제공되며, 일 예로 오프 전압(Voff)은 -5 ~ -7V의 전압 레벨을 갖는다.The voltage terminal V of each stage is provided with an off voltage VOFF. For example, the off voltage Voff has a voltage level of -5 to -7V.
각 스테이지의 리셋 단자(RE)에는 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호가 공통으로 제공된다.The carry terminal of the last stage n + 1 stage SRCn + 1 is commonly provided to the reset terminal RE of each stage.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 출력 단자(OUT)에서는 제1 클럭 단자(CK1)로 제공되는 클럭 신호의 하이 구간이 출력된다. 즉, 제1 내지 제n+1 스테 이지(SRC1~SRCn+1) 중에서 홀수 번째 스테이지(SRC1, SRC3...)의 출력 단자(OUT)에서는 제1 클럭 신호(CK)의 하이 구간이 출력되고, 짝수 번째 스테이지(SRC2, SRC4...)의 출력 단자(OUT)에서는 제2 클럭 신호(CKB)의 하이 구간이 출력된다. 따라서, 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 순차적으로 게이트 신호(GOUT)를 출력할 수 있다.The high period of the clock signal provided to the first clock terminal CK1 is output from the output terminal OUT of the first to n + 1th stages SRC1 to
한편, 게이트 구동회로(200)는 회로부(CS)의 일측에 형성되어 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 동기신호 및 구동전압을 제공하기 위한 복수의 배선들로 이루어진 배선부(LS)를 포함한다. 배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.On the other hand, the
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받으며, 제공받은 수직 개시신호(STV)를 첫 번째 스테이지의 제1 입력 단자(IN1) 및 마지막 스테이지의 제2 입력 단자(IN2)에 제공한다. 즉, 수직 개시신호(STV)를 제1 스테이지(SRC1)의 제1 입력 단자(IN1) 및 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에 제공한다.The start signal line SL1 receives the vertical start signal STV from the outside, and receives the received vertical start signal STV from the first input terminal IN1 of the first stage and the second input terminal IN2 of the last stage. To provide. That is, the vertical start signal STV is provided to the first input terminal IN1 of the first stage SRC1 and the second input terminal IN2 of the n + 1th
제1 클럭 배선(SL2)은 외부로부터 제1 클럭 신호(CK)를 제공받으며, 제공받은 제1 클럭 신호(CK)를 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭 단자(CK2)에 제공한다.The first clock wire SL2 receives the first clock signal CK from the outside, and receives the first clock signal CK from the first clock terminal CK1 of the odd-numbered stages SRC1, SRC3... And the second clock terminal CK2 of the even-numbered stages SRC2, SRC4 ....
제2 클럭 배선(SL3)은 외부로부터 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)를 제공받으며, 제공받은 제2 클럭 신호(CKB)를 홀수 번째 스테이 지(SRC1, SRC3...)의 제2 클럭 단자(CK2) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1)에 제공한다.The second clock wire SL3 receives a second clock signal CKB having a phase opposite to that of the first clock signal CK from the outside, and receives the second clock signal CKB from an odd-numbered stage SRC1,. To the second clock terminal CK2 of SRC3 ...) and the first clock terminal CK1 of even-numbered stages SRC2, SRC4 ....
전압 배선(SL4)은 외부로부터 오프 전압(Voff)을 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압 단자(V)에 제공하며, 리셋 배선은(SL5)은 마지막 스테이지(SRCn+1)의 캐리 신호를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에 제공한다.The voltage line SL4 receives the off voltage Voff from the outside and provides the voltage to the voltage terminal V of the first to n + 1th stages SRC1 to
한편, 상기한 게이트 구동회로(200)는 제m 스테이지(SRCm)에서 제m-1 스테이지(SRCm-1)의 캐리 신호를 제1 입력 신호로 제공받고, 제m+1 스테이지(SRCm+1)의 게이트 신호를 제2 입력 신호로 제공받아 구동하는 경우를 설명하였다. 하지만, 게이트 신호(GOUT)의 특성(예컨대 신호 구간의 길이 등)에 따라서 제m-2, 제m-3, 제m-4… 스테이지 등의 캐리 신호를 제1 입력 신호로 제공받고, 제m+2, 제m+3, 제m+4… 스테이지 등의 게이트 신호를 제2 입력 신호로 제공받아 구동할 수도 있다.The
도 3은 도 2에 도시된 스테이지의 상세 회로도이고, 도 4는 도 3에 도시된 스테이지의 신호 파형도이다.3 is a detailed circuit diagram of the stage shown in FIG. 2, and FIG. 4 is a signal waveform diagram of the stage shown in FIG.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)에서 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게이트 신호(GOUTm)를 제1 클럭 신호(CK)로 풀-업(pull-up) 시키는 풀업부(210) 및 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여, 풀업된 제m 게이트 신호(GOUTm)를 오프 전압(Voff)으로 풀다운 시키는 풀다운부(220)를 포함한다.3 and 4, in the
풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 출력 단자(OUT)에 연결된 제5 트랜지스터(T5)로 이루어진다. 따라서, 제5 트랜지스터(T5)의 드레인 전극은 제1 클럭 단자(CK1)를 통해 제1 클럭 신호(CK)를 제공받는다.The pull-up
풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(V)에 연결되어 오프 전압이 제공되는 제6 트랜지스터(T6)로 이루어진다.The pull-down
제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.The m-th stage SRCm turns on the pull-up
버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 제1 노드(N1)에 연결된 제13 트랜지스터로 이루어진다. 충전부(270)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)로 이루어진다. 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)이 제공되는 제7 트랜지스터(T7)로 이루어진다.The
이러한 풀업 구동부는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제13 트랜지스터(T13)가 턴-온 되면, 제m-1 스테이지(SRCm-1)의 캐리 신호가 제1 노 드(N1)에 인가되어 제1 노드(N1)의 신호를 하이 레벨로 전환시키고, 동시에 제3 커패시터(C3)에 충전된다. 이 후, 제5 트랜지스터(T5)의 문턱전압 이상의 전하가 제3 커패시터(C3)에 충전되고 제1 클럭 신호(CK)가 하이 구간이 되면, 제5 트랜지스터(T5)가 부트스트랩(Bootstrap) 되어 제1 클럭 신호(CK)의 하이 구간을 출력 단자(OUT)로 출력한다. When the thirteenth transistor T13 is turned on in response to a carry signal of the m-1th stage SRCm-1, the pull-up driving unit carries a carry signal of the m-1th stage SRCm-1. Applied to N1, the signal of the first node N1 is switched to a high level, and simultaneously charged to the third capacitor C3. Subsequently, when the charge above the threshold voltage of the fifth transistor T5 is charged in the third capacitor C3 and the first clock signal CK becomes a high period, the fifth transistor T5 bootstraps. The high period of the first clock signal CK is output to the output terminal OUT.
즉, 제5 트랜지스터(T5)가 부트스트랩 되어 제m 스테이지(SRCm)의 게이트 온 신호를 출력한다. 이 후, 제m+1 게이트 신호(GOUTm+1)에 응답하여 제7 트랜지스터(T7)가 턴-온 되면, 제3 커패시터(C3)에 충전된 전하는 전압 단자(V)의 오프 전압(Voff)으로 방전되어 제5 트랜지스터(T5)는 턴-오프 된다.That is, the fifth transistor T5 is bootstraped to output the gate-on signal of the mth stage SRCm. Thereafter, when the seventh transistor T7 is turned on in response to the m + 1 th gate signal GOUTm + 1, the charge charged in the third capacitor C3 is turned off (Voff) of the voltage terminal (V). Discharged to the fifth transistor T5 is turned off.
제m 스테이지(SRCm)는 제1 노드(N1)의 신호를 오프 전압(Voff) 상태로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다.The m-th stage SRCm further includes a first holding
제1 홀딩부(242)는 게이트 전극이 제1 클럭 단자(CK1)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제8 트랜지스터(T8)로 이루어진다. 제2 홀딩부(244)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 제1 입력 단자(IN1)에 연결되며, 소스 전극은 제1 노드(N1)에 연결되는 제9 트랜지스터(T9)로 이루어진다.The eighth transistor T8 includes a gate electrode connected to the first clock terminal CK1, a drain electrode connected to the first node N1, and a source electrode connected to the output terminal OUT. ) The
제1 홀딩부(242) 및 제2 홀딩부(244)는 제m 게이트 신호(GOUTm)가 풀다운부(220)에 의해 오프 전압(Voff)으로 방전된 후에 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다. 즉, 제1 클럭 신호(CK)에 응답하여 제8 트랜지스터(T8)가 턴-온 되면, 오프 전압(Voff)으로 방전된 제m 게이트 신호(GOUTm)가 제1 노 드(N1)에 인가되어 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다. 또한, 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 응답하여 제9 트랜지스터(T9)가 턴-온 되면, 오프 전압(Voff) 상태의 제1 입력 신호를 제1 노드(N1)에 인가하여 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다. The
이처럼, 제1 홀딩부(242) 및 제2 홀딩부(244)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다.As described above, the first holding
제m 스테이지(SRCm)는 출력되는 제m 게이트 신호(GOUTm)를 오프 전압(Voff) 상태로 유지시키는 제3 홀딩부(246) 및 제4 홀딩부(248)와 제4 홀딩부(248)의 온/오프 동작을 제어하는 스위칭부(250)를 더 포함한다.The m th stage SRCm includes the third holding
제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는 제10 트랜지스터(T10)로 이루어진다. 제4 홀딩부(248)는 게이트 전극이 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는 제11 트랜지스터(T11)로 이루어진다.The
스위칭부(250)는 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 제1 및 제2 커패시터(C1, C2)로 이루어진다.The
제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 제1 클럭 신호(CK)를 제공받고, 소스 전극은 제2 트랜지스 터(T2)의 드레인 전극과 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는다. 제3 트랜지스터(T3)의 드레인 전극은 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 제1 커패시터(C1)를 통해 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 제2 노드(N2)에 연결된다. 따라서 제3 트랜지스터(T3)의 드레인 전극 및 게이트 전극은 제1 클럭 신호(CK)를 제공받으며, 제3 트랜지스터(T3)의 게이트 전극과 소스 전극 사이에는 제2 커패시터(C2)가 연결된다. 제4 트랜지스터(T4)는 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는다.The gate electrode and the drain electrode of the first transistor T1 are commonly connected to the first clock terminal CK1 to receive the first clock signal CK, and the source electrode of the first transistor T1 is a drain electrode of the second transistor T2. Connected with The gate electrode of the second transistor T2 is connected to the output terminal OUT, and the source electrode is connected to the voltage terminal V to receive an off voltage Voff. The drain electrode of the third transistor T3 is connected to the first clock terminal CK1, the gate electrode is connected to the first clock terminal CK1 through the first capacitor C1, and the source electrode is connected to the second node ( N2). Accordingly, the drain electrode and the gate electrode of the third transistor T3 receive the first clock signal CK, and the second capacitor C2 is connected between the gate electrode and the source electrode of the third transistor T3. In the fourth transistor T4, the gate electrode is connected to the output terminal OUT, the drain electrode is connected to the second node N2, and the source electrode is connected to the voltage terminal V to provide an off voltage Voff. Receive.
제1 클럭 신호(CK)에 의해서 제1 및 제3 트랜지스터(T3)가 턴-온 된 상태에서 출력 단자(OUT)로 제1 클럭 신호(CK)가 출력되면, 출력 단자(OUT)의 전위는 하이 레벨로 전환된다. 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 제2 및 제4 트랜지스터(T2, T4)가 턴-온 되고, 제1 및 제2 트랜지스터(T1, T2)로부터 출력된 전압은 제2 및 제4 트랜지스터(T2, T4)를 통해 오프 전압(Voff)으로 방전된다. 따라서 제2 노드(N2)의 신호는 로우 레벨로 유지되어 제11 트랜지스터(T11)는 턴-오프 된다.When the first clock signal CK is output to the output terminal OUT while the first and third transistors T3 are turned on by the first clock signal CK, the potential of the output terminal OUT is increased. Switch to high level. As the output terminal OUT is switched to the high level, the second and fourth transistors T2 and T4 are turned on, and the voltages output from the first and second transistors T1 and T2 are second and fourth. The transistors are discharged to the off voltage Voff through the transistors T2 and T4. Therefore, the signal of the second node N2 is maintained at the low level, and the eleventh transistor T11 is turned off.
이 후, 제m 게이트 신호(GOUTm)가 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(Voff)으로 방전되면, 출력 단자(OUT)의 전위는 로우 상태로 점차 하락한다. 따라서 제2 및 제4 트랜지스터(T2, T4)는 턴-오프 상태로 전환되고, 제1 및 제3 트랜지스터(T1, T3)로부터 출력된 전압에 의해 제2 노드(N2)의 전위는 하이 레벨 로 전환된다. 제2 노드(N2)의 전위가 하이 레벨로 전환됨에 따라서 제11 트랜지스터(T11)가 턴-온 되고, 턴-온 된 제11 트랜지스터(T11)에 의해서 출력 단자(OUT)의 전위는 오프 전압(Voff)으로 더욱 빠르게 방전된다.Thereafter, when the m th gate signal GOUTm is discharged to the off voltage Voff in response to the m + 1 th gate signal GOUTm + 1, the potential of the output terminal OUT gradually decreases to a low state. Accordingly, the second and fourth transistors T2 and T4 are turned off, and the potential of the second node N2 is set to the high level by the voltage output from the first and third transistors T1 and T3. Is switched. As the potential of the second node N2 is switched to the high level, the eleventh transistor T11 is turned on, and the potential of the output terminal OUT is turned off by the turned-on eleventh transistor T11. Voff) to discharge faster.
이 후, 제1 클럭 신호(CK)가 로우 레벨로 전환되면, 제2 노드(N2)의 전위도 로우 레벨로 전환되어 제11 트랜지스터(T11)는 턴-오프 된다. 반면에 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 의해서 제10 트랜지스터(T10)가 턴-온 되어 출력 단자(OUT)의 전위를 오프 전압(Voff)으로 방전시킨다.Thereafter, when the first clock signal CK is switched to the low level, the potential of the second node N2 is also switched to the low level, and the eleventh transistor T11 is turned off. On the other hand, the tenth transistor T10 is turned on by the second clock signal CKB having a phase opposite to that of the first clock signal CK to discharge the potential of the output terminal OUT to the off voltage Voff. .
이처럼, 제3 홀딩부(246) 및 제4 홀딩부(248)는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 교대로 출력 단자(OUT)의 전위를 오프 전압(Voff)으로 방전시킨다.As such, the third holding
게이트 구동회로(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함한다.The m-th stage of the
리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)이 제공되는 제12 트랜지스터(T12)로 이루어진다. 리셋 단자(RE)로 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호가 제공되면, 제 12 트랜지스터(T12)가 턴-온 되어, 제1 노드(N1)의 전위는 오프 전압(Voff)으로 방전된다. 따라서, 제m 게이트 신호(GOUTm)는 제n+1 스테이지(SRCn+1)의 캐리 신호에 의해서 오프 전압(Voff)으로 방전된다.In the
캐리부(290)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭 단자(CK1)에 연결되어 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 캐리 단자(CR)에 연결되는 제14 트랜지스터(T14)로 이루어진다. 캐리부(290)는 제1 노드(N1)의 전위가 하이 레벨로 전환됨에 따라서, 캐리 단자(CR)로 제1 클럭 신호(CK)의 하이 구간을 출력한다.The
이와 같은, 본 발명의 제1 실시예에 따른 게이트 구동회로는 제m 스테이지에서 제1 홀딩부의 특성 계수보다 제2 홀딩부의 특성 계수가 더 큰 것을 특징으로 한다. 즉, 제8 트랜지스터의 채널의 폭/길이 비(W/L 비)보다 제9 트랜지스터의 채널의 폭/길이 비(W/L 비)가 더 큰 것을 특징으로 하며, 이로 인해 제1 노드에 발생되는 리플(ripple)을 개선할 수 있다.As described above, the gate driving circuit according to the first embodiment of the present invention is characterized in that the characteristic coefficient of the second holding portion is larger than that of the first holding portion in the mth stage. That is, the width / length ratio (W / L ratio) of the channel of the ninth transistor is larger than the width / length ratio (W / L ratio) of the channel of the eighth transistor, and thus occurs in the first node. It is possible to improve the ripple.
이하, 첨부된 도면을 참조하여 제9 트랜지스터에 의한 제1 노드의 리플 개선에 대하여 설명한다.Hereinafter, the ripple improvement of the first node by the ninth transistor will be described with reference to the accompanying drawings.
도 5는 본 발명에 따른 제1 노드의 리플 개선을 설명하기 위한 도면이다.5 is a view for explaining the ripple improvement of the first node according to the present invention.
도 5에 도시된 바와 같이, 풀업부(210)의 제어 전극과 연결된 제1 노드(N1)에는 풀업부(210), 제1 홀딩부(242) 및 캐리부(290)의 기생 용량(Cgd1, Cgd2, Cgd3)에 의한 제1 클럭 신호(CK)와의 커플링으로 리플이 발생된다. 구체적으로, 제5 트랜지스터(T5)의 드레인 전극과 게이트 전극 사이의 제1 기생 용량(Cgd1), 제8 트랜지스터(T8)의 드레인 전극과 게이트 전극 사이의 제2 기생 용량(Cgd2) 및 제14 트랜지스터(T14)의 드레인 전극과 게이트 전극 사이의 제3 기생 용량(Cgd3)에 의한 제1 클럭 신호(CK)와의 커플링으로 리플이 발생된다.As illustrated in FIG. 5, parasitic capacitances Cgd1, C1 of the pull-up
이러한, 리플은 제5 트랜지스터(T5)를 턴-온 구동시켜 게이트 오프 신호 구 간에 비정상적인 게이트 온 신호가 발생되어 구동 불량이 나타난다. 즉, 제1 클럭 신호(CK)의 상승 클럭시에 발생되는 리플에 의해 비정상적인 게이트 온 신호가 발생되어 구동 불량이 나타난다.The ripple turns-on the fifth transistor T5 to generate an abnormal gate-on signal between the gate-off signal sections, resulting in poor driving. That is, abnormal gate-on signals are generated by ripples generated during the rising clock of the first clock signal CK, resulting in poor driving.
또한, 제1 노드(N1)에는 제2 홀딩부(244)의 기생 용량(Cgs)에 의한 제2 클럭 신호(CKB)와의 커플링에 의해서도 리플이 발생된다. 즉, 제9 트랜지스터(T9)의 게이트 전극과 소스 전극 사이의 기생 용량(Cgs)에 의한 제2 클럭 신호(CKB)와의 커플링으로 리플이 발생된다. 여기서, 제2 클럭 신호(CKB)는 제1 클럭 신호(CK)와 위상이 반대이므로, 제2 클럭 신호(CKB)의 커플링으로 발생된 리플(이하 "역리플"이라 함)은 제1 클럭 신호(CK)의 커플링으로 발생된 리플과 반대의 위상을 갖는다.In addition, ripple is also generated in the first node N1 by coupling with the second clock signal CKB by the parasitic capacitance Cgs of the
이로 인해서, 제2 클럭 신호(CKB)의 커플링으로 발생된 역리플은 제1 클럭 신호(CK)의 커플링으로 발생된 리플을 상쇄시켜, 제1 노드(N1)에 발생되는 리플을 감소시킨다. 즉, 제1 노드(N1)에는 제5, 제8 및 제14 트랜지스터(T5, T8, T14)의 기생 용량(Cgd1, Cgd2, Cgd3)에 의해 발생된 리플에서 제9 트랜지스터(T9)의 기생 용량(Cgs)에 의해 발생된 역리플 만큼 감소된 리플이 발생된다.Thus, the reverse ripple generated by the coupling of the second clock signal CKB cancels the ripple generated by the coupling of the first clock signal CK, thereby reducing the ripple generated in the first node N1. . That is, the parasitic capacitance of the ninth transistor T9 is formed at the first node N1 in the ripple generated by the parasitic capacitances Cgd1, Cgd2, and Cgd3 of the fifth, eighth, and fourteenth transistors T5, T8, and T14. Ripple reduced by the reverse ripple generated by (Cgs).
즉, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)를 크게 형성하여 기생 용(Cgs)을 증가시키면, 역리플의 증가되어 제1 노드(N1)에 발생되는 리플은 감소된다.That is, when the width / length ratio (W / L ratio) of the ninth transistor T9 is formed to increase the parasitic Cgs, the ripple generated at the first node N1 is reduced by increasing the reverse ripple. .
도 6은 도 5에 도시된 제1 노드의 시뮬레이션 리플 파형도이다.FIG. 6 is a simulation ripple waveform diagram of the first node illustrated in FIG. 5.
도 6을 참조하면, 일 예로 게이트 오프 신호 구간동안 제1 노드(N1)에는 -7v의 오프 전압이 제공된다. 하지만 기생 용량에 의한 클럭 신호와의 커플링으로 오 프 전압을 기준으로 하여 리플이 발생되며, 도면에서와 같이 제9 트랜지스터(T9)의 폭이 25㎛일 경우에 발생되는 리플보다 900㎛일 경우에 발생되는 리플이 적게 나타난다.Referring to FIG. 6, for example, an off voltage of −7v is provided to the first node N1 during a gate off signal period. However, when the ripple is generated based on the off voltage due to the coupling with the clock signal due to the parasitic capacitance, and as shown in the drawing, when the width of the ninth transistor T9 is 25 μm, the ripple is 900 μm. Less ripple occurs in the
아래의 표 1은 도 6을 참조하여 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)에 따른 제1 노드(N1)의 리플을 시뮬레이션(simulation)한 데이터로서, 길이(L)를 일정하게 유지하고 폭(W)을 각각 25㎛, 354㎛, 500㎛ 및 900㎛로 변경하여 얻은 데이터이다. 또한, 고온에서 구동할 경우와, 트랜지스터가 열화된 후에 고온에서 구동할 경우를 함께 표시하였다.Table 1 below shows data simulating the ripple of the first node N1 according to the width / length ratio (W / L ratio) of the ninth transistor T9 with reference to FIG. 6. Is kept constant and the width W is changed to 25 µm, 354 µm, 500 µm and 900 µm, respectively. In addition, the case of driving at high temperature and the case of driving at high temperature after the transistor is deteriorated are also shown.
상기한 표 1에서 보는 바와 같이, 고온 구동의 동일 조건하에서 제9 트랜지스터(T9)의 폭이 25㎛일 경우에는 2.53[v]의 리플이 발생하고, 354㎛일 경우에는 2.21[v]의 리플이 발생되며, 500㎛ 및 900㎛일 경우에는 각각 2.05[v] 및 1.61[v]의 리플이 발생된다. 즉, 제9 트랜지스터(T9)의 폭이 커짐에 따라서 제1 노드(N1)의 리플이 감소됨을 확인할 수 있다. As shown in Table 1, a ripple of 2.53 [v] occurs when the width of the ninth transistor T9 is 25 µm under the same conditions of high temperature driving, and a ripple of 2.21 [v] when the width of the ninth transistor T9 is 25 µm. In the case of 500 µm and 900 µm, ripples of 2.05 [v] and 1.61 [v] are generated, respectively. That is, as the width of the ninth transistor T9 increases, the ripple of the first node N1 decreases.
또한, 트랜지스터의 열화 후에도 제9 트랜지스터(T9)의 폭이 25㎛일 경우와 900㎛일 경우에 리플이 각각 2.71[v]와 2.24[v]로 발생된다. 즉, 열화 후에도 제9 트랜지스터(T9)의 폭/길이 비가 커짐에 따라서 제1 노드(N1)에 발생되는 리플은 감소되는 것을 확인할 수 있다.Further, even after the transistor deteriorates, ripples are generated at 2.71 [v] and 2.24 [v], respectively, when the width of the ninth transistor T9 is 25 mu m and 900 mu m. That is, even after deterioration, as the width / length ratio of the ninth transistor T9 increases, the ripple generated in the first node N1 may be reduced.
한편, 제9 트랜지스터(T9)는 제3 커패시터(C3)의 충전시에 제13 트랜지스터(T13)와 동일한 기능을 수행한다. 따라서, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 커짐에 따라서 I-V(전류-전압) 특성도 향상되어 제1 입력 신호의 제3 커패시터(C3) 충전율을 향상시킴으로써, 제5 트랜지스터(T5)의 저온 구동마진을 향상시킬 수 있다.Meanwhile, the ninth transistor T9 performs the same function as the thirteenth transistor T13 when the third capacitor C3 is charged. Accordingly, as the width / length ratio (W / L ratio) of the ninth transistor T9 is increased, the IV (current-voltage) characteristic is also improved, thereby improving the charging rate of the third capacitor C3 of the first input signal. The low temperature driving margin of the transistor T5 can be improved.
아래의 표 2는 제9 트랜지스터(T9)의 폭/길이 비에 따른 저온 구동마진 및 상온 주파수 구동마진을 평가한 데이터로서, 제9 트랜지스터(T9)의 길이는 일정하고 폭은 25㎛일 경우와 936㎛일 경우로 구분하여 실시하였다.Table 2 below shows data for evaluating the low temperature driving margin and the room temperature frequency driving margin according to the width / length ratio of the ninth transistor T9. The length of the ninth transistor T9 is constant and the width is 25 μm. It carried out separately in the case of 936 micrometers.
상기한 표 2에서 보는 바와 같이, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 커짐에 따라서 낮은 구동전압(dV)에서도 -20℃ 이하의 온도에서 구동되는 것을 확인할 수 있으며, 상온 주파수 구동 마진도 124Hz 이상으로 더 커짐을 확인할 수 있다.As shown in Table 2 above, as the width / length ratio (W / L ratio) of the ninth transistor T9 increases, it can be seen that it is driven at a temperature of -20 ° C. or less even at a low driving voltage dV. In addition, it can be seen that the driving frequency of the room temperature becomes larger than 124 Hz.
이와 같이, 본 발명의 제1 실시예에 따른 게이트 구동회로는 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 제8 트랜지스터의 폭/길이 비보다 크다. 이로 인해 역리플이 증가되어 제1 노드(N1)의 리플을 감소시킨다. 또한, 제13 트랜지스터(T13)를 보조하여 제1 입력 신호의 제3 커패시터(C3) 충전율을 향상시켜 저온 구동마진을 향상시킬 수 있다.As described above, in the gate driving circuit according to the first embodiment of the present invention, the width / length ratio (W / L ratio) of the ninth transistor T9 is greater than the width / length ratio of the eighth transistor. As a result, reverse ripple is increased to reduce the ripple of the first node N1. In addition, the low-temperature driving margin may be improved by assisting the thirteenth transistor T13 to improve the charging rate of the third capacitor C3 of the first input signal.
한편, 제9 트랜지스터(T9)의 폭/길이 비를 과도하게 크게 형성하면, 제9 트랜지스터(T9)의 열화에 의한 문턱전압의 쉬프트로 충전능력이 떨어져 기생 용량(Cgs)으로만 작용하므로, 오히려 제5 트랜지스터(T5)의 구동 능력을 저해할 수 있다. 따라서 제9 트랜지스터(T9)의 폭/길이 비는 제8 트랜지스터(T8)의 폭/길이 비보다는 큰 값을 가지고, 제8 및 제14 트랜지스터(T8, T14)의 폭/길이 비의 합보다는 작은 값을 갖는 것이 바람직하다.On the other hand, if the width / length ratio of the ninth transistor T9 is excessively large, the charge capacity is reduced due to the shift of the threshold voltage due to deterioration of the ninth transistor T9, and thus acts only as the parasitic capacitance Cgs. The driving ability of the fifth transistor T5 may be impaired. Therefore, the width / length ratio of the ninth transistor T9 has a larger value than the width / length ratio of the eighth transistor T8 and is smaller than the sum of the width / length ratios of the eighth and fourteenth transistors T8 and T14. It is desirable to have a value.
도 7은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.FIG. 7 is a detailed block diagram of a gate driving circuit of FIG. 1 according to a second exemplary embodiment.
여기서, 본 발명의 제2 실시예에 따른 게이트 구동회로는 제1 실시예에 따른 게이트 구동회로와 유사하므로 차이점 위주로 간략하게 설명하기로 한다.Here, since the gate driving circuit according to the second embodiment of the present invention is similar to the gate driving circuit according to the first embodiment, a brief description will be given of differences.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동회로(200)는 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력하는 회로부(CS) 및 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다.Referring to FIG. 7, the
제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 각각 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(V), 리셋 단자(RE) 및 출력 단자(OUT)를 포함한다.The first to n + 1th stages SRC1 to SRCn + 1 have a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, and a voltage, respectively. Terminal V, a reset terminal RE, and an output terminal OUT.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다.Clock signals of opposite phases are provided to the first clock terminal CK1 and the second clock terminal CK2 of the first to n + 1th stages SRC1 to
제1 스테이지(SRC1)의 제1 입력 단자(IN1)에는 수직 개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 제1 입력 단자(IN1)에는 이전 스테이지의 게이트 신호(GOUT1~GOUTn+1)가 제공된다. 제1 내지 제n 스테이지(SRC1~SRCn)의 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호(GOUT2~GOUTn+1)가 제공되고, 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에는 수직 개시신호(STV)가 제공된다.The vertical start signal STV is provided to the first input terminal IN1 of the first stage SRC1, and is transferred to the first input terminal IN1 of the second to n + 1 stages SRC2 to
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에는 제n+1 스테이지(SRCn+1)의 게이트 신호(GOUTn+1)가 제공되고, 전압 단자(V)에는 오프 전압(Voff)이 제공되며, 출력 단자(OUT)는 제1 클럭 단자(CK1)로 제공되는 클럭 신호의 하이 구간이 출력된다.The reset signal RE of the first to n + 1th stages SRC1 to SRCn + 1 is provided with a gate signal GOUTn + 1 of the n + 1th
배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.The wiring part LS includes a start signal wiring SL1, a first clock wiring SL2, a second clock wiring SL3, a voltage wiring SL4, and a reset wiring SL5.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받아, 제1 스테이지(SRC1)의 제1 입력 단자(IN1) 및 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에 제공한다.The start signal line SL1 receives the vertical start signal STV from the outside and receives the first input terminal IN1 of the first stage SRC1 and the second input terminal of the n + 1 stage SRCn + 1 ( IN2).
제1 클럭 배선(SL2)은 제1 클럭 신호(CK)를 제공받고, 제2 클럭 배선(SL3)은 제1 클럭 신호(CK)와 반대 위상의 제2 클럭 신호(CKB)를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 제공한다.The first clock wire SL2 receives the first clock signal CK, and the second clock wire SL3 receives the second clock signal CKB in a phase opposite to that of the first clock signal CK. To the n th +1 th stage (SRC1 to SRCn + 1).
전압 배선(SL4)은 오프 전압(Voff)을 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압 단자에 제공한다.The voltage line SL4 receives the off voltage Voff and provides the voltage to the voltage terminals of the first to n + 1th stages SRC1 to
리셋 배선(SL5)은 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 게이트 신호(GOUTn+1)를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에 제공한다.The reset line SL5 receives the gate signal GOUTn + 1 of the last stage n + 1 stage SRCn + 1 and receives the reset terminal RE of the first to n + 1 stages SRC1 to
이처럼, 본 발명의 제2 실시예에 따른 게이트 구동회로의 제m 스테이지(SRCm)는 개시신호로 제m-1 스테이지(SRCm-1)의 게이트 신호(GOUTm-1)를 제공받아 구동한다.As such, the m-th stage SRCm of the gate driving circuit according to the second embodiment of the present invention is driven by receiving the gate signal GOUTm-1 of the m-th stage SRCm-1 as a start signal.
도 8은 도 7에 도시된 스테이지의 상세 회로도이다.FIG. 8 is a detailed circuit diagram of the stage shown in FIG. 7.
여기서, 본 발명의 제2 실시예에 따른 스테이지는 제1 실시예에 따른 스테이지와 유사하므로 간략하게 설명하기로 한다.Here, since the stage according to the second embodiment of the present invention is similar to the stage according to the first embodiment, it will be briefly described.
도 8을 참조하면, 제m 스테이지(SRCm)는 제m 게이트 신호(GOUTm)를 제m-1 게이트 신호(GOUTm-1)에 응답하여 제1 클럭 신호(CK)로 풀-업 시키는 풀업부(210) 및 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(Voff)으로 풀다운 시키는 풀다운부(220)를 포함한다.Referring to FIG. 8, the m-th stage SRCm may pull up the m-th gate signal GOUTm to the first clock signal CK in response to the m-th gate signal GOUTm-1 ( And a pull-down
제m 스테이지(SRCm)는 풀업부(210)를 제m-1 게이트 신호(GOUTm-1)에 응답하여 턴-온 시키고, 제m+1 게이트 신호(GOUTm+1)에 응답하여 턴-오프 시키는 풀업 구동부를 더 포함하며, 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.The m-th stage SRCm turns on the pull-up
제m 스테이지(SRCm)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 제1 노드(N1)의 신호를 오프 전압(Voff) 상태로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다. 또한, 출력되는 제m 게이트 신호(GOUTm)를 오프 전압(Voff) 상태로 유지시키는 제3 홀딩부(246) 및 제4 홀딩부(248)와 제4 홀딩부(248)의 온/오프 동작을 제어하는 스위칭부(250)를 더 포함한다. 여기서 제3 홀딩부(246)는 제2 클럭 신호(CKB)에 응답하여 온/오프 동작하며, 제3 홀딩부(246)와 제4 홀딩부(248)는 교대로 출력 단자의 전위를 오프 전압(Voff)으로 방전시킨다.The m-th stage SRCm may hold the signal of the first node N1 in the off voltage Voff state in response to the first clock signal CK and the second clock signal CKB, respectively. ) And a
제m 스테이지(SRCm)는 제m+1 게이트 신호(GOUTm+1)에 응답하여 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 제1 노드(N1)를 동시에 오프 전압(Voff)으로 방전시키는 리셋부(260)를 더 포함한다.The m th stage SRCm simultaneously turns off the first voltage N off the first nodes N1 of the first to n + 1 th stages SRC1 to SRCn + 1 in response to the m + 1 th gate
이와 같은, 본 발명의 제2 실시예에 따른 게이트 구동회로의 제m 스테이지(SRCm)는 제1 홀딩부(242)의 특성 계수보다 제2 홀딩부(244)의 특성 계수가 크다. 즉, 제8 트랜지스터(T8)의 채널의 폭/길이의 비(W/L 비)보다 제9 트랜지스터(T9)의 채널의 폭/길이 비가 더 크다. As described above, the m th stage SRCm of the gate driving circuit according to the second exemplary embodiment of the present invention has a larger characteristic coefficient of the
이로 인해서, 제2 클럭 신호(CKB)의 커플링으로 발생되는 제1 노드(N1)의 역리플이 증가되어, 제1 클럭 신호(CK)의 커플링으로 발생되는 제1 노드(N1)의 리플이 감소되므로 구동 불량을 개선할 수 있다. 또한, 제9 트랜지스터(T9)가 제3 커패시터(C3) 충전시에 제13 트랜지스터(T13)를 보조하므로, 제9 트랜지스터(T9)의 폭/길이 비가 커짐에 따라 제3 커패시터(C3)의 충전율이 향상되어 저온 구동마진을 향상시킬 수 있다.As a result, the reverse ripple of the first node N1 generated by the coupling of the second clock signal CKB is increased, and the ripple of the first node N1 generated by the coupling of the first clock signal CK is increased. This decrease can improve the driving failure. In addition, since the ninth transistor T9 assists the thirteenth transistor T13 when the third capacitor C3 is charged, the charge rate of the third capacitor C3 is increased as the width / length ratio of the ninth transistor T9 increases. This improves the low temperature driving margin.
이상에서 설명한 바와 같이, 본 발명에 따르면 제2 홀딩부 트랜지스터의 폭/길이 비를 크게 함으로써, 반대 위상의 리플이 증가되어 풀업부의 제어 전극에 발 생되는 리플이 감소된다. 이로 인해서, 게이트 오프 신호 구간에 비정상적으로 발생되는 게이트 온 신호가 방지되어 표시 장치의 구동 불량을 개선할 수 있다. 또한, 제2 홀딩부 트랜지스터의 폭/길이 비가 커짐에 따라서 충전부의 충전율이 향상되어 저온 구동마진을 향상시킬 수 있다.As described above, according to the present invention, by increasing the width / length ratio of the second holding part transistor, the ripple of the opposite phase is increased to reduce the ripple generated at the control electrode of the pull-up part. As a result, the gate-on signal that is abnormally generated in the gate-off signal period can be prevented, thereby improving the driving failure of the display device. In addition, as the width / length ratio of the second holding part transistor increases, the charging rate of the charging part may be improved to improve the low temperature driving margin.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.
Claims (14)
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060055654A KR101217177B1 (en) | 2006-06-21 | 2006-06-21 | Gate driving circuit and display apparatus having the same |
US11/763,144 US7936332B2 (en) | 2006-06-21 | 2007-06-14 | Gate driving circuit having reduced ripple effect and display apparatus having the same |
EP07011735.3A EP1870877B1 (en) | 2006-06-21 | 2007-06-15 | Gate driving circuit and display apparatus having the same |
CN2007101114546A CN101093647B (en) | 2006-06-21 | 2007-06-20 | Gate driving circuit and display apparatus having the same |
JP2007162598A JP5005440B2 (en) | 2006-06-21 | 2007-06-20 | Gate drive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060055654A KR101217177B1 (en) | 2006-06-21 | 2006-06-21 | Gate driving circuit and display apparatus having the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070121071A true KR20070121071A (en) | 2007-12-27 |
KR101217177B1 KR101217177B1 (en) | 2012-12-31 |
Family
ID=38991870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060055654A KR101217177B1 (en) | 2006-06-21 | 2006-06-21 | Gate driving circuit and display apparatus having the same |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR101217177B1 (en) |
CN (1) | CN101093647B (en) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101039268B1 (en) * | 2008-06-10 | 2011-06-07 | 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Shift register and gate driver |
KR20110094523A (en) * | 2010-02-17 | 2011-08-24 | 삼성전자주식회사 | Gate driving circuit and display device having the gate driving circuit |
US8456409B2 (en) | 2009-02-11 | 2013-06-04 | Samsung Display Co., Ltd. | Gate drive circuit and display apparatus having the same |
US8462097B2 (en) | 2008-12-26 | 2013-06-11 | Samsung Display Co., Ltd. | Gate drive circuit having shift register in which plural stages are connected to each other |
KR101437867B1 (en) * | 2007-10-16 | 2014-09-12 | 삼성디스플레이 주식회사 | Display device, and driving device and driving method thereof |
KR20150003054A (en) * | 2013-06-28 | 2015-01-08 | 엘지디스플레이 주식회사 | Shift register and display device using the same |
KR20150107937A (en) * | 2014-03-13 | 2015-09-24 | 삼성디스플레이 주식회사 | Gate driver and display device including the same |
US9153190B2 (en) | 2008-07-08 | 2015-10-06 | Samsung Display Co., Ltd. | Gate driver and display apparatus having the same |
US9343028B2 (en) | 2008-11-28 | 2016-05-17 | Samsung Display Co., Ltd. | Method of driving a gate line, gate drive circuit and display apparatus having the gate drive circuit |
KR20160090470A (en) * | 2015-01-21 | 2016-08-01 | 삼성디스플레이 주식회사 | Gate driving circuit |
KR20170030601A (en) * | 2014-07-17 | 2017-03-17 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Gate drive circuit having self-compensation function |
KR20170030604A (en) * | 2014-07-17 | 2017-03-17 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Gate drive circuit having self-compensation function |
CN110853591A (en) * | 2019-11-11 | 2020-02-28 | 福建华佳彩有限公司 | GIP driving circuit and control method thereof |
CN114677968A (en) * | 2020-12-24 | 2022-06-28 | 乐金显示有限公司 | Display device and driving method thereof |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5143599B2 (en) * | 2008-03-13 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | Liquid crystal drive device |
KR101471553B1 (en) * | 2008-08-14 | 2014-12-10 | 삼성디스플레이 주식회사 | Gate driving circuit and display device having the same |
CN101777386B (en) * | 2010-01-06 | 2013-04-24 | 友达光电股份有限公司 | Shift register circuit |
CN101944318A (en) * | 2010-08-31 | 2011-01-12 | 友达光电股份有限公司 | Shift register device and active array substrate |
TWI415099B (en) * | 2010-11-10 | 2013-11-11 | Au Optronics Corp | Lcd driving circuit and related driving method |
TWI437822B (en) * | 2010-12-06 | 2014-05-11 | Au Optronics Corp | Shift register circuit |
CN102122496B (en) * | 2010-12-31 | 2013-07-03 | 福建华映显示科技有限公司 | Array base board of active component and method for reducing consumed power |
TW201234344A (en) * | 2011-02-11 | 2012-08-16 | Chimei Innolux Corp | Liquid crystal display panel |
CN102629444B (en) * | 2011-08-22 | 2014-06-25 | 北京京东方光电科技有限公司 | Circuit of gate drive on array, shift register and display screen |
TW201317695A (en) * | 2011-10-19 | 2013-05-01 | Au Optronics Corp | Liquid crystal display device having a high aperture ratio |
CN102629459A (en) * | 2011-10-26 | 2012-08-08 | 北京京东方光电科技有限公司 | Gate line driving method, shift register and gate line driving device |
KR101963595B1 (en) * | 2012-01-12 | 2019-04-01 | 삼성디스플레이 주식회사 | Gate driver and display apparatus having the same |
KR101917765B1 (en) * | 2012-02-13 | 2018-11-14 | 삼성디스플레이 주식회사 | Scan driving device for display device and driving method thereof |
CN102629461A (en) * | 2012-02-21 | 2012-08-08 | 北京京东方光电科技有限公司 | Shift register, array substrate driving circuit and display apparatus |
CN202443728U (en) * | 2012-03-05 | 2012-09-19 | 京东方科技集团股份有限公司 | Shift register, gate driver and display device |
CN102779478B (en) | 2012-04-13 | 2015-05-27 | 京东方科技集团股份有限公司 | Shift register unit and driving method, shift register as well as display device thereof |
CN102708824B (en) * | 2012-05-31 | 2014-04-02 | 京东方科技集团股份有限公司 | Threshold voltage offset compensation circuit for thin film transistor, gate on array (GOA) circuit and display |
CN102819998B (en) * | 2012-07-30 | 2015-01-14 | 京东方科技集团股份有限公司 | Shift register and display device |
CN103280196B (en) * | 2012-09-19 | 2016-02-24 | 上海中航光电子有限公司 | A kind of shift register and Thin Film Transistor-LCD |
CN102968969B (en) * | 2012-10-31 | 2014-07-09 | 北京大学深圳研究生院 | Gate drive unit circuit, gate drive circuit thereof and display device |
CN102938245A (en) * | 2012-11-22 | 2013-02-20 | 深圳市华星光电技术有限公司 | Liquid crystal display panel and liquid crystal display device |
CN103198781B (en) * | 2013-03-01 | 2015-04-29 | 合肥京东方光电科技有限公司 | Shifting register unit and gate driving device and display device |
CN103778896B (en) | 2014-01-20 | 2016-05-04 | 深圳市华星光电技术有限公司 | Integrated gate drive circuitry and there is the display floater of integrated gate drive circuitry |
JPWO2015163305A1 (en) * | 2014-04-22 | 2017-04-20 | シャープ株式会社 | Active matrix substrate and display device including the same |
CN104008739B (en) * | 2014-05-20 | 2017-04-12 | 深圳市华星光电技术有限公司 | Scan drive circuit and liquid crystal display |
KR102282028B1 (en) * | 2015-01-14 | 2021-07-29 | 삼성디스플레이 주식회사 | Gate driving circuit |
CN104952417A (en) * | 2015-07-23 | 2015-09-30 | 合肥京东方光电科技有限公司 | Shift register unit and driving method thereof, grid drive circuit and display device |
CN105185342B (en) * | 2015-10-15 | 2018-03-27 | 武汉华星光电技术有限公司 | Raster data model substrate and the liquid crystal display using raster data model substrate |
CN105374314B (en) * | 2015-12-24 | 2018-01-19 | 京东方科技集团股份有限公司 | Shifting deposit unit and its driving method, gate driving circuit and display device |
CN106297704B (en) | 2016-08-31 | 2019-06-11 | 深圳市华星光电技术有限公司 | A kind of gate driving circuit |
CN106448600B (en) * | 2016-10-26 | 2018-05-18 | 京东方科技集团股份有限公司 | Shift register and its driving method |
CN109389926B (en) * | 2017-08-11 | 2022-02-25 | 京东方科技集团股份有限公司 | Shift register, grid drive circuit and array substrate |
CN107978294A (en) * | 2018-01-12 | 2018-05-01 | 京东方科技集团股份有限公司 | Shift register cell, shift-register circuit, display panel |
CN109935196B (en) | 2018-02-14 | 2020-12-01 | 京东方科技集团股份有限公司 | Shift register unit, gate drive circuit, display device and drive method |
CN109935197B (en) * | 2018-02-14 | 2021-02-26 | 京东方科技集团股份有限公司 | Shift register unit, gate drive circuit, display device and drive method |
CN108648705B (en) * | 2018-03-30 | 2020-03-27 | 京东方科技集团股份有限公司 | Shifting register unit, driving method, grid driving circuit and display device |
CN110085172B (en) * | 2018-06-14 | 2020-10-09 | 友达光电股份有限公司 | Gate driving device |
CN108648714B (en) * | 2018-07-11 | 2020-06-26 | 京东方科技集团股份有限公司 | Shifting register unit, driving method, grid driving circuit and display device |
CN110517622A (en) * | 2019-09-05 | 2019-11-29 | 合肥鑫晟光电科技有限公司 | Shift register cell and its driving method, gate driving circuit, display device |
CN111179811A (en) * | 2020-03-12 | 2020-05-19 | 武汉华星光电半导体显示技术有限公司 | Shifting register unit, grid driving circuit and display panel |
JP2022160815A (en) * | 2021-04-07 | 2022-10-20 | シャープ株式会社 | Display device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7830351B2 (en) * | 2005-10-11 | 2010-11-09 | Au Optronics Corporation | LCD gate driver circuitry having adjustable current driving capacity |
-
2006
- 2006-06-21 KR KR1020060055654A patent/KR101217177B1/en active IP Right Grant
-
2007
- 2007-06-20 CN CN2007101114546A patent/CN101093647B/en active Active
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101437867B1 (en) * | 2007-10-16 | 2014-09-12 | 삼성디스플레이 주식회사 | Display device, and driving device and driving method thereof |
KR101039268B1 (en) * | 2008-06-10 | 2011-06-07 | 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Shift register and gate driver |
US9153190B2 (en) | 2008-07-08 | 2015-10-06 | Samsung Display Co., Ltd. | Gate driver and display apparatus having the same |
US9343028B2 (en) | 2008-11-28 | 2016-05-17 | Samsung Display Co., Ltd. | Method of driving a gate line, gate drive circuit and display apparatus having the gate drive circuit |
US8462097B2 (en) | 2008-12-26 | 2013-06-11 | Samsung Display Co., Ltd. | Gate drive circuit having shift register in which plural stages are connected to each other |
US8456409B2 (en) | 2009-02-11 | 2013-06-04 | Samsung Display Co., Ltd. | Gate drive circuit and display apparatus having the same |
KR20110094523A (en) * | 2010-02-17 | 2011-08-24 | 삼성전자주식회사 | Gate driving circuit and display device having the gate driving circuit |
KR20150003054A (en) * | 2013-06-28 | 2015-01-08 | 엘지디스플레이 주식회사 | Shift register and display device using the same |
KR20150107937A (en) * | 2014-03-13 | 2015-09-24 | 삼성디스플레이 주식회사 | Gate driver and display device including the same |
KR20170030601A (en) * | 2014-07-17 | 2017-03-17 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Gate drive circuit having self-compensation function |
KR20170030604A (en) * | 2014-07-17 | 2017-03-17 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Gate drive circuit having self-compensation function |
KR20160090470A (en) * | 2015-01-21 | 2016-08-01 | 삼성디스플레이 주식회사 | Gate driving circuit |
CN110853591A (en) * | 2019-11-11 | 2020-02-28 | 福建华佳彩有限公司 | GIP driving circuit and control method thereof |
CN114677968A (en) * | 2020-12-24 | 2022-06-28 | 乐金显示有限公司 | Display device and driving method thereof |
Also Published As
Publication number | Publication date |
---|---|
CN101093647A (en) | 2007-12-26 |
KR101217177B1 (en) | 2012-12-31 |
CN101093647B (en) | 2012-01-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101217177B1 (en) | Gate driving circuit and display apparatus having the same | |
US7936332B2 (en) | Gate driving circuit having reduced ripple effect and display apparatus having the same | |
KR101573460B1 (en) | Gate driving circuit | |
KR101818383B1 (en) | Array substrate row drive circuit | |
US8957882B2 (en) | Gate drive circuit and display apparatus having the same | |
KR101300038B1 (en) | Gate driving circuit and display apparatus having the same | |
US7233308B2 (en) | Shift register | |
KR101893189B1 (en) | Gate driving circuit and display apparatus having the same | |
KR101281498B1 (en) | Gate driving circuit and display apparatus having the same | |
US9203395B2 (en) | Gate driver and a display device including the same | |
KR20080000205A (en) | Gate driving circuit and display apparatus having the same | |
US8456409B2 (en) | Gate drive circuit and display apparatus having the same | |
KR101544051B1 (en) | Method of driving a gate line gate line driving circuit for performing the same and display device having the same | |
US20100156474A1 (en) | Gate drive circuit and display apparatus having the same | |
EP2549465A1 (en) | Scan signal line drive circuit and display device provided therewith | |
KR20100083370A (en) | Gate driving circuit and display device having the same | |
KR20180110705A (en) | Display device | |
KR20070095585A (en) | Gate driving circuit and display apparatus having the same | |
KR101512338B1 (en) | Gate driving circuit and display device having the same | |
KR20190083682A (en) | Gate driving circuit and display device having the same | |
KR102012742B1 (en) | Gate driving circuit and display apparatus having the same | |
KR101377463B1 (en) | Circuit for removing noise, gate driving circuit having the same and display device having the gate driving circuit | |
KR20080022245A (en) | Gate driving circuit and display apparatus having the same | |
KR20090014455A (en) | Noise removing method, switching circuit for the noise removing and display device having the switching circuit | |
KR20050116964A (en) | Gate driver circuit and display apparatus having the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20181126 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20191202 Year of fee payment: 8 |