KR20070120266A

KR20070120266A - 표시 기판 및 이를 포함하는 표시 장치

Info

Publication number: KR20070120266A
Application number: KR1020060054792A
Authority: KR
Inventors: 정민경; 전진; 정영배; 박용한
Original assignee: 삼성전자주식회사
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2007-12-24
Also published as: CN101093332A; US20080019166A1

Abstract

정전기에 의한 불량을 개선하기 위한 표시 기판 및 이를 포함하는 표시 장치가 개시된다. 표시 기판은 베이스 기판, 제1 및 제2 분산 회로부들, 제1 내지 제3 분산 배선을 포함한다. 베이스 기판에는 복수의 게이트 배선들이 형성되고, 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다. 제1 분산 회로부들은 게이트 배선들 중에서 제1 그룹의 게이트 배선들의 일단부에 형성되고, 제2 분산 회로부들은 제2 그룹의 게이트 배선들의 일단부에 형성된다. 제1 분산 배선은 제1 분산 회로부들을 통해 제1 그룹의 게이트 배선들과 연결되고, 제2 분산 배선은 제2 분산 회로부들을 통해 제2 그룹의 게이트 배선들과 연결되며, 제3 분산 배선은 제1 분산 배선과 제2 분산 배선을 연결한다.

이에 따라, 유입되는 정전기는 게이트 배선들로 분산시켜 정전기에 의한 불량을 개선한다.

정전기, 게이트 배선, 분산 회로부, 분산 배선

Description

표시 기판 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.

도 2a는 도 1에 도시된 제1 분산 회로부의 등가 회로도이다.

도 2b는 도 1에 도시된 제2 분산 회로부의 등가 회로도이다.

도 3은 본 발명의 실시예에 따른 표시 기판의 개략적인 등가 회로도이다.

도 4a는 다른 실시예에 따른 도 1에 도시된 제1 분산 회로부의 등가 회로도이다.

도 4b는 다른 실시예에 따른 도 1에 도시된 제2 분산 회로부의 등가 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 표시 패널 110: 어레이 기판

120: 대향 기판 142: 제1 분산 회로부

144: 제2 분산 회로부 210: 구동부

220: 제1 게이트 회로부 230: 제2 게이트 회로부

242: 제1 분산 회로부 244: 제2 분산 회로부

300: 연성인쇄회로기판 DA: 표시 영역

BL1: 제1 분산 배선 BL2: 제2 분산 배선

BL3: 제3 분산 배선 GL1 ~ GL2n: 게이트 배선

DL1 ~ DLm: 데이터 배선 TFT: 박막트랜지스터

CLC: 액정 커패시터 CST: 스토리지 커패시터

PA1 ~ PA4: 주변 영역 T1 ~ T4: 트랜지스터

본 발명은 표시 기판 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 정전기에 의한 불량을 개선하기 위한 표시 기판 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로 액정표시장치는 소정간격 이격되어 대향 결합되는 어레이 기판과 대향 기판(예컨대 컬러필터 기판) 및 두 기판 사이에 개재된 액정층으로 이루어진 표시 패널과, 표시 패널을 구동하기 위한 구동 장치를 포함한다.

어레이 기판은 복수의 게이트 배선들과 복수의 데이터 배선들 및 게이트 배선들과 데이터 배선들이 각각 연결된 박막트랜지스터(TFT)를 포함한다. 어레이 기판은 ASG(Amorphous Silicon Gate)나 COG(Chip on Glass) 등 집적도가 높은 새로운 기술 적용으로 인해 금속 밀도가 높은 패턴을 사용함에 따라서 정전기 불량이 증가하고 있다.

이러한, 어레이 기판 및 표시 패널을 제조 공정시, 공정상에서 발생되는 정 전기는 어레이 기판에 형성된 금속 배선들에 유입되어, 금속 배선들의 단선 및 단락과 같은 배선 불량을 유발한다. 또한, 박막트랜지스터(TFT)를 손상시키는 등의 불량을 유발한다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 정전기에 의한 불량을 방지하기 위한 표시 기판을 제공하는 것이다.

본 발명의 다른 목적은 정전기에 의한 불량을 방지하기 위한 표시 기판을 갖는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판, 제1 분산 회로부들, 제2 분산 회로부들, 제1 분산 배선, 제2 분산 배선 및 제3 분산 배선을 포함한다. 상기 베이스 기판에는 복수의 게이트 배선들이 형성되고, 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다. 상기 제1 분산 회로부들은 상기 게이트 배선들 중에서 제1 그룹의 게이트 배선들의 일단부에 형성된다. 상기 제2 분산 회로부들은 상기 게이트 배선들 중에서 제2 그룹의 게이트 배선들의 일단부에 형성된다. 상기 제1 분산 배선은 상기 제1 분산 회로부들을 통해 상기 제1 그룹의 게이트 배선들과 전기적으로 연결된다. 상기 제2 분산 배선은 상기 제2 분산 회로부들을 통해 상기 제2 그룹의 게이트 배선들과 전기적으로 연결된다. 상기 제3 분산 배선은 상기 제1 분산 배선과 제2 분 산 배선을 전기적으로 연결한다.3 분산 배선을 포함하는 표시 기판.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 어레이 기판, 제1 분산 회로부들, 제2 분산 회로부들, 제1 분산 배선, 제2 분산 배선, 제3 분산 배선, 대향 기판, 제1 게이트 회로부 및 제2 게이트 회로부를 포함한다. 상기 어레이 기판에는 복수의 게이트 배선들이 형성되고, 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다. 상기 제1 분산 회로부들은 상기 게이트 배선들 중에서 제1 그룹의 게이트 배선들의 일단부에 형성된다. 상기 제2 분산 회로부들은 상기 게이트 배선들 중에서 제2 그룹의 게이트 배선들의 일단부에 형성된다. 상기 제1 분산 배선은 상기 제1 분산 회로부들을 통해 상기 제1 그룹의 게이트 배선들과 전기적으로 연결된다. 상기 제2 분산 배선은 상기 제2 분산 회로부들을 통해 상기 제2 그룹의 게이트 배선들과 전기적으로 연결된다. 상기 제3 분산 배선은 상기 제1 분산 배선과 제2 분산 배선을 연결하며, 상기 대향 기판은 상기 어레이 기판과 대향 결합된다. 상기 제1 게이트 회로부는 상기 제1 그룹의 게이트 배선들을 구동하며, 상기 제2 게이트 회로부는 상기 제2 그룹의 게이트 배선들을 구동한다.

이러한 표시 기판 및 이를 포함하는 표시 장치에 의하면, 유입되는 정전기를 복수의 게이트 배선들로 분산하여 표시 영역의 배선들 및 화소부 소자가 손상되는 것을 방지하여, 정전기에 의한 불량을 개선할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100), 구동 회로부 및 연성인쇄회로기판(300)을 포함한다. 구동 회로부는 제1 게이트 회로부(220), 제2 게이트 회로부(230) 및 구동부(210)를 포함하며, 연성회로기판(300)은 외부 장치와 구동 회로부를 전기적으로 연결한다.

표시 패널(100)은 어레이 기판(110)과 대향 기판(120, 예컨대 컬러필터 기판) 및 어레이 기판(110)과 대향 기판(120) 사이에 개재된 액정층(미도시)을 포함하며, 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다.

어레이 기판(110)의 표시 영역(DA)에는 일방향으로 형성된 복수의 게이트 배선들(GL1~GL2n) 및 게이트 배선들(GL1~GL2n)과 교차하는 방향으로 형성된 복수의 데이터 배선들(DL1~DLm)에 의해 정의되는 복수의 화소부들이 형성된다. 각 화소부에는 게이트 배선(GL)과 데이터 배선(DL)에 연결된 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)에 전기적으로 연결된 화소 전극(미도시) 및 스토리지 커패시터(CST)가 형성되며, 화소 전극은 액정 커패시터(CLC)의 제1 전극으로 정의된다. 구체적으로, 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)에 연결되고, 드레인 전극에는 화소 전극 및 스토리지 커패시터(CST)가 연결된다.

주변 영역(PA)은 게이트 배선들(GL1~GL2n)의 일단부에 위치하는 제1 주변 영역(PA1), 게이트 배선들(GL1~GL2n)의 타단부에 위치하는 제2 주변 영역(PA2), 데이 터 배선들(DL1~DLm)의 일단부에 위치하는 제3 주변 영역(PA3) 및 데이터 배선들(DL1~DLm)의 타단부에 위치하는 제4 주변 영역(PA4)을 포함한다.

제1 주변 영역(PA1)에는 복수의 스테이지로 이루어진 쉬프트 레지스터를 포함하며, 복수의 게이트 배선들(GL1~GL2n) 중에서 제1 그룹의 게이트 배선들에 순차적으로 게이트 신호를 출력하는 제1 게이트 회로부(220)가 형성된다. 일 예로, 제1 그룹의 게이트 배선들은 복수의 게이트 배선들(GL1~GL2n) 중에서 홀수 번째 게이트 배선들(GL1, GL3...GL2n-1)로 정의 할 수 있다.

또한, 제1 주변 영역(PA1)에는 외부로부터 게이트 배선(GL)으로 유입되는 정전기를 분산시켜, 정전기에 의한 배선의 단선, 인접 배선 사이의 단락 및 화소부의 박막트랜지스터(TFT) 손상 등의 불량을 방지하기 위한 복수의 제1 분산 회로부(142)들과, 복수의 제1 분산 회로부(142)들을 하나로 연결하는 제1 분산 배선(BL1)이 형성된다.

여기서, 제1 분산 회로부(142)는 홀수 번째 게이트 배선들(GL1, GL3...GL2n-1)에 일대일 대응하여 게이트 배선들의 일단부(예컨대 입력부)에 형성된다. 제1 분산 회로부(142)들을 하나로 연결하는 제1 분산 배선(BL1)은 게이트 배선들(GL1~GL2n)과 교차하는 방향으로 형성되며, 제1 분산 회로부(142)들의 온(on) 동작으로 홀수 번째 게이트 배선들(GL1, GL3... GL2n-1)을 하나로 묶어 유입되는 정전기를 분산시킨다.

제2 주변 영역(PA2)은 제1 주변 영역(PA1)과 표시 영역(DA)을 사이에 두고 대향한다. 제2 주변 영역(PA2)에는 복수의 스테이지로 이루어진 쉬프트 레지스터를 포함하며, 복수의 게이트 배선들(GL1~GL2n) 중에서 제2 그룹의 게이트 배선들에 순차적으로 게이트 신호를 출력하는 제2 게이트 회로부(230)가 형성된다. 일 예로, 제2 그룹의 게이트 배선들은 복수의 게이트 배선들(GL1~GL2n) 중에서 짝수 번째 게이트 배선들(GL2, GL4...GL2n)이다.

또한, 제2 주변 영역(PA2)에는 외부로부터 게이트 배선으로 유입되는 정전기를 분산시켜, 정전기로 인한 불량을 방지하기 위한 복수의 제2 분산 회로부(144)들과, 복수의 제2 분산 회로부(144)들을 하나로 연결하는 제2 분산 배선(BL2)이 형성된다. 여기서, 제2 분산 회로부(144)는 짝수 번째 배선들(GL2, GL4...GL2n)에 일대일 대응하여 게이트 배선들의 일단부(예컨대 입력부)에 형성된다. 제2 분산 회로부(144)들을 하나로 연결하는 제2 분산 배선(BL2)은 게이트 배선들(GL1~GL2n)과 교차하는 방향으로 형성되며, 제2 분산 회로부(144)들의 온 동작에 의해 짝수 번째 게이트 배선들(GL2, GL4...GL2n-1)을 하나로 묶어 유입되는 정전기를 분산시킨다.

한편, 게이트 배선들(GL1~GL2n)의 제1 그룹 및 제2 그룹을 홀수 번째 및 짝수 번째로 구분하였으나, 제1 ~ n 게이트 배선(GL1~GLn) 및 제n+1 ~ 2n 게이트 배선(GLn+1~GL2n) 등 다양하게 변경하여 적용할 수 있다.

또한, 도면에서는 제1 분배 배선(BL1) 및 제2 분배 배선(BL2)을 플로팅 된 상태로 도시하였으나, 제1 분배 배선(BL1) 및 제2 분배 배선(BL2)은 접지 시키는 것이 바람직하다. 일 예로, 제1 분배 배선(BL1) 및 제2 분배 배선(BL2)은 액정 커패시터(CLC)의 제2 전극인 공통 전극(미도시)을 외부 회로와 연결하기 위한 공통 전극 패드(미도시)에 전기적으로 연결되거나, 구동부(210) 및 연성인쇄회로기 판(300)을 통해 외부의 접지 포인트에 접지 되는 것이 바람직하다.

제3 주변 영역(PA3)에는 단일 칩(chip)으로 이루어진 구동부(210)가 실장되며, 도시하진 않았지만 구동부(210)는 각종 제어신호를 생성하여 출력하는 제어부, 제1 게이트 제어신호(210a)를 출력하는 제2 게이트 제어부, 제2 게이트 제어신호(210b)를 출력하는 제2 게이트 제어부 및 데이터 배선들(DL1~DLm)에 데이터 신호를 출력하는 데이터 구동부를 포함한다.

제4 주변 영역(PA4)은 제3 주변 영역(PA3)과 표시 영역(DA)을 사이에 두고 대향하며, 제1 주변 영역(PA1)에 형성된 제1 분산 배선(BL1)과 제2 주변 영역(PA2)에 형성된 제2 분산 배선(BL2)을 전기적으로 연결하는 제3 분산 배선(BL3)이 형성된다.

대향 기판(120)에는 어레이 기판(110)의 화소부들에 대응하여 컬러필터 패턴들이 형성되고, 화소 전극에 대향하는 공통 전극(미도시)이 형성되며, 공통 전극은 액정 커패시터(CLC)의 제2 전극으로 정의된다. 즉, 화소 전극 및 공통 전극과 두 전극 사이의 액정층에 의해 화소부에는 액정 커패시터(CLC)가 형성된다. 일 예로, 컬러필터 패턴들은 적색(red), 녹색(green), 청색(blue) 컬러필터 패턴이다.

도 2a는 도 1에 도시된 제1 분산 회로부의 등가 회로도이고, 도 2b는 도 1에 도시된 제2 분산 회로부의 등가 회로도이다.

도 1 및 도 2a를 참조하면, 제1 분산 회로부(142)는 제1 트랜지스터 및 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)는 제어 전극과 제1 전극이 공통으로 홀수 번째 게이트 배선(GL2n-1)에 연결되고, 제2 전극은 제1 분배 배선(BL1)에 연결된다. 제2 트랜지스터(T2)는 제어 전극과 제1 전극이 공통으로 제1 분배 배선(BL1)에 연결되고, 제2 전극은 홀수 번째 게이트 배선(GL2n-1)에 연결된다. 여기서, 홀수 번째 게이트 배선(GL2n-1)은 제1 그룹의 게이트 배선으로 정의할 수 있다.

도 1 및 도 2b를 참조하며, 제2 분산 회로부(144)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 제3 트랜지스터(T3)는 제어 전극과 제1 전극이 공통으로 짝수 번째 게이트 배선(GL2n)에 연결되고, 제2 전극은 제2 분배 배선(BL2)에 연결된다. 제4 트랜지스터(T4)는 제어 전극과 제1 전극이 공통으로 제2 분배 배선(BL2)에 연결되고, 제2 전극은 짝수 번째 게이트 배선(GL2n)에 연결된다. 여기서, 짝수 번째 게이트 배선(GL2n)은 제2 그룹의 게이트 배선으로 정의된다.

도 3은 본 발명의 실시예에 따른 표시 기판의 개략적인 등가 회로도로서, 외부에서 정전기 유입될 경우의 분산 회로부 및 분산 배선의 동작을 설명하기 위한 도면이다.

도 3을 참조하여 제1 및 제2 분산 회로부(142, 144)와 제1 내지 제3 분산 배선(BL1, BL2, BL3)의 동작을 간략하게 설명한다.

일 예로, 홀수 번째 게이트 배선(GL1)으로 정전기기 유입되면, 유입된 정전기에 의해 제1 분산 회로부(142)의 제1 트랜지스터(T1)가 턴-온(turn-on) 된다. 즉, 홀수 번째 게이트 배선(GL1)으로 유입된 정전기는 제1 트랜지스터(T1)를 통해 제1 분산 배선(BL1)으로 인가된다.

다음으로, 제1 트랜지스터(T1)를 통해 제1 분산 배선(BL1)으로 인가된 정전 기에 의해 제1 분산 회로부(142)들의 제2 트랜지스터(T2)들이 턴-온 되고, 제1 분산 배선(BL1)의 정전기는 홀수 번째 게이트 배선들(GL1, GL3...GL2n-1)에 분산된다.

또한, 제1 분산 배선(BL1)의 정전기는 제3 분산 배선(BL3)을 통해 제2 분산 배선(BL2)에 인가되고, 제2 분산 배선(BL2)에 인가된 정전기에 의해 제2 분산 회로부(144)들의 제4 트랜지스터(T4)들이 턴-온 된다. 따라서, 제2 분산 배선(BL2)으로 인가된 정전기는 짝수 번째 게이트 배선들(GL2, GL4...GL2n)에 분산된다.

이처럼, 홀수 번째 게이트 배선(GL1)으로 유입된 정전기는 제1 트랜지스터(T1)를 턴-온 시켜 제1 내지 제3 분산 배선(BL1, BL2, BL3)에 인가되고, 제1 내지 제3 분산 배선(BL1, BL2, BL3)으로 유입된 정전기는 제2 및 제4 트랜지스터(T2, T4)들을 턴-온 시킨다. 따라서, 유입된 정전기는 나머지 게이트 배선들(GL2~GL2n)로 분산된다.

반대로, 짝수 번째 게이트 배선(GL2)으로 유입된 정전기는 제3 트랜지스터(T3)를 턴-온 시켜 제1 내지 제3 분산 배선(BL1, BL2, BL3)에 인가되고, 제1 내지 제3 분산 배선(BL1, BL2, BL3)으로 유입된 정전기는 제2 및 제4 트랜지스터(T2, T4)를 턴-온 시킨다. 따라서, 유입된 정전기는 나머지 게이트 배선들로 분산된다.

이와 같이, 본 발명의 실시예에 따른 표시 장치는 게이트 배선으로 유입된 정전기를 제1 및 제2 분산 회로부(142, 144)와 제1 내지 제3 분산 배선(BL1, BL2, BL3)을 통해 복수의 게이트 배선들(GL1~GL2n)로 분산함으로써, 정전기에 의한 불량을 개선한다. 또한, 제1 분산 배선(BL1) 및 제2 분산 배선(BL2) 중 적어도 하나의 배선을 접지 시킴으로써, 정전기에 의한 불량을 더욱 확실하게 개선할 수 있다.

한편, 기술된 바와 같이 제1 분산 회로부(142) 및 제2 분산 회로부(144)를 트랜지스터로 구성한 경우를 설명하였으나, 제1 분산 회로부(142) 및 제2 분산 회로부(144)는 일방향의 전기 흐름을 갖는 소자로 구성될 수도 있다. 일 예로, 제1 분산 회로부(142) 및 제2 분산 회로부(144)는 복수의 다이오드로 구성될 수 있다.

도 4a는 다른 실시예에 따른 도 1에 도시된 제1 분산 회로부의 등가 회로도이고, 도 4b는 다른 실시예에 따른 도 1에 도시된 제2 분산 회로부의 등가 회로도이다.

도 1 및 도 4a를 참조하면, 다른 실시예에 따른 제1 분산 회로부(142)는 제1 다이오드(D1) 및 제2 다이오드(D2)를 포함한다. 제1 다이오드(D1)는 애노드(anode)는 홀수 번째 게이트 배선(GL2n-1)에 연결되고, 캐소드(cathode)는 제1 분산 배선(BL1)에 연결된다. 제2 다이오드(D2)는 애노드는 제1 분산 배선(BL1)에 연결되고, 캐소드는 홀수 번째 게이트 배선(GL2n-1)에 연결된다.

도 1 및 도 4b를 참조하면, 다른 실시예에 따른 제2 분산 회로부(144)는 제3 다이오드(D3) 및 제4 다이오드(D4)를 포함한다. 제3 다이오드(D3)는 애노드는 짝수 번째 게이트 배선(GL2n)에 연결되고, 캐소드는 제2 분산 배선(BL2)에 연결된다. 제4 다이오드(D4)는 애노드는 제2 분산 배선(BL2)에 연결되고, 캐소드는 짝수 번째 게이트 배선(GL2n)에 연결된다.

여기서, 다이오드는 일방향으로만 전기가 흐르는 특성에 의해 제1 내지 제4 다이오드(D1, D2, D3, D4)는 각각 앞서 기술한 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 동일한 동작을 수행하므로, 이하 상세한 설명은 생략하기로 한다.

이상에서 설명한 바와 같이, 본 발명에 따르면 어느 하나의 게이트 배선으로 유입된 정전기를 제1 및 제2 분산 회로부와 제1 내지 제3 분산 배선을 통해 나머지 게이트 배선들에 분산시킴으로써, 정전기에 의한 불량을 개선할 수 있다. 또한, 제1 내지 제3 분산 배선을 접지 하여 정전기에 의한 불량을 더욱 효과적으로 개선할 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

복수의 게이트 배선들이 형성되고, 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 베이스 기판;

상기 게이트 배선들 중에서 제1 그룹의 게이트 배선들의 일단부에 형성된 제1 분산 회로부들;

상기 게이트 배선들 중에서 제2 그룹의 게이트 배선들의 일단부에 형성된 제2 분산 회로부들;

상기 제1 분산 회로부들을 통해 상기 제1 그룹의 게이트 배선들과 전기적으로 연결되는 제1 분산 배선;

상기 제2 분산 회로부들을 통해 상기 제2 그룹의 게이트 배선들과 전기적으로 연결되는 제2 분산 배선; 및

상기 제1 분산 배선과 제2 분산 배선을 전기적으로 연결하는 제3 분산 배선을 포함하는 표시 기판.
제1항에 있어서, 상기 주변 영역은 상기 게이트 배선들의 일단부에 위치하는 제1 주변 영역, 상기 게이트 배선들의 타단부에 위치하는 제2 주변 영역을 포함하며,

상기 제1 분산 회로부들 및 제1 분산 배선은 상기 제1 주변 영역에 형성되고,

상기 제2 분산 회로부들 및 제2 분산 배선은 상기 제2 주변 영역에 형성되는 것을 특징으로 하는 표시 기판.
제2항에 있어서, 상기 제1 분산 회로부는

제어 전극 및 제1 전극이 상기 제1 그룹의 게이트 배선에 연결되고, 제2 전극은 상기 제1 분산 배선에 연결되는 제1 트랜지스터; 및

제어 전극 및 제1 전극이 상기 제1 분산 배선에 연결되고, 제2 전극은 상기 제1 그룹의 게이트 배선에 연결되는 제2 트랜지스터를 포함하며,

상기 제2 분산 회로부는

제어전극 및 제1 전극이 상기 제2 그룹의 게이트 배선에 연결되고, 제2 전극은 상기 제2 분산 배선에 연결되는 제3 트랜지스터; 및

제어 전극 및 제1 전극이 상기 제2 분산 배선에 연결되고, 제2 전극은 상기 제2 그룹의 게이트 배선에 연결되는 제4 트랜지스터를 포함하는 것을 특징으로 하는 표시 기판.
제2항에 있어서, 상기 제1 분산 회로부는

애노드는 상기 제1 그룹의 게이트 배선에 연결되고, 캐소드는 상기 제1 분산 배선에 연결되는 제1 다이오드; 및

애노드는 상기 제1 분산 배선에 연결되고, 캐소드는 상기 제1 그룹의 게이트 배선에 연결되는 제2 다이오드를 포함하며,

상기 제2 분산 회로부는

애노드는 상기 제2 그룹의 게이트 배선에 연결되고, 캐소드는 상기 제2 분산 배선에 연결되는 제3 다이오드; 및

애노드는 상기 제2 분산 배선에 연결되고, 캐소드는 상기 제2 그룹의 게이트 배선에 연결되는 제4 다이오드를 포함하는 것을 특징으로 하는 표시 기판.
제2항에 있어서, 상기 제1 그룹의 게이트 배선들은 홀수 번째 게이트 배선들로 정의되고, 상기 제2 그룹의 게이트 배선들은 짝수 번째 게이트 배선들로 정의되는 것을 특징으로 하는 표시 기판.
제2항에 있어서, 상기 제3 분산 배선은 상기 주변 영역에 형성되는 것을 특징으로 하는 표시 기판.
복수의 게이트 배선들이 형성되고, 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 어레이 기판;

상기 게이트 배선들 중에서 제1 그룹의 게이트 배선들의 일단부에 형성된 제1 분산 회로부들;

상기 게이트 배선들 중에서 제2 그룹의 게이트 배선들의 일단부에 형성된 제2 분산 회로부들;

상기 제1 분산 회로부들을 통해 상기 제1 그룹의 게이트 배선들과 전기적으 로 연결되는 제1 분산 배선;

상기 제2 분산 회로부들을 통해 상기 제2 그룹의 게이트 배선들과 전기적으로 연결되는 제2 분산 배선;

상기 제1 분산 배선과 제2 분산 배선을 연결하는 제3 분산 배선;

상기 어레이 기판과 대향 결합되는 대향 기판;

상기 제1 그룹의 게이트 배선들을 구동하기 위한 제1 게이트 회로부; 및

상기 제2 그룹의 게이트 배선들을 구동하기 위한 제2 게이트 회로부를 포함하는 것을 특징으로 하는 표시 장치.
제6항에 있어서, 상기 제1 분산 회로부들, 제2 분산 회로부들, 제1 분산 배선, 제2 분산 배선 및 제3 분산 배선은 상기 주변 영역에 형성되는 것을 특징으로 하는 표시 장치.