KR20070119355A - 로우 ｖｄｄ 마진 개선을 위한 래치 회로 - Google Patents

로우 ｖｄｄ 마진 개선을 위한 래치 회로 Download PDF

Info

Publication number
KR20070119355A
KR20070119355A KR1020060053892A KR20060053892A KR20070119355A KR 20070119355 A KR20070119355 A KR 20070119355A KR 1020060053892 A KR1020060053892 A KR 1020060053892A KR 20060053892 A KR20060053892 A KR 20060053892A KR 20070119355 A KR20070119355 A KR 20070119355A
Authority
KR
South Korea
Prior art keywords
holding means
transfer means
transistor
input
power supply
Prior art date
Application number
KR1020060053892A
Other languages
English (en)
Inventor
김병철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060053892A priority Critical patent/KR20070119355A/ko
Publication of KR20070119355A publication Critical patent/KR20070119355A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Landscapes

  • Logic Circuits (AREA)

Abstract

로우 VDD 마진 개선을 위한 래치 회로가 개시된다. 본 발명의 일실시예 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결된다. 여기서 상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 갖는다. 상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 두꺼운 산화 실리콘(SiO2) 층을 갖거나 더 큰 소스/드레인 접촉 저항을 갖을 수 있다. 또한 상기 홀딩 수단에는 상기 트랜스퍼 수단보다 낮은 레벨의 전원 전압이 인가될 수 있다. 이로 인해 낮은 VDD가 인가되더라도 래치 역할을 정상적으로 수행할 수 있다.
래치 회로, VDD 마진, 산화 실리콘, 접촉 저항, 파이팅

Description

로우 ＶＤＤ 마진 개선을 위한 래치 회로{Latch circuit for improving low VDD margin}
도 1은 종래의 래치 회로를 설명하기 위한 도면이다.
도 2은 본 발명의 일 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
도 3는 도 2에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 4는 본 발명의 일 실시예에 따른 래치 회로에 구비되는 홀딩 수단의 물리적 구조를 설명하기 위한 도면이다.
도 5은 본 발명의 다른 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
도 6은 도 5에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
도 8는 도 7에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 9는 본 발명에 따른 래치 과정을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 낮은 VDD 전 압에서도 효과적으로 입력되는 신호를 전달하고 전달된 신호의 출력 상태를 유지하여 저전압에서도 안정적으로 동작할 수 있는 래치 회로에 관한 것이다.
이하, 첨부 도면을 참조하여 종래의 래치 회로에 대해 상세히 알아보기로 한다.
도 1은 종래의 래치 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 래치 회로는 트랜스퍼 수단(제2 인버터)과 이와 동일한 구성으로 이루어진 홀딩 수단(제3 인버터)을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하는 역할을 하며, 상기 홀딩 수단은 상기 트랜스퍼 수단의 출력 상태를 유지시키는 역할을 한다. 이로 인해 상기 전원전압(VDD)이 일정 수준 이상의 전압을 유지하는 경우 노드 A와 노드 B의 논리 상태가 일정하게 유지된다.
동작을 설명하면, 입력되는 신호(input)가 논리 하이인 경우 제1 인버터의 NMOS1이 턴온되므로 제1 인버터의 출력은 논리 로우로 풀다운된다. 따라서 클럭 신호가 논리 하이로 천이하는 경우 노드 A는 논리 로우로 되고, 이는 제2 인버터의 PMOS2를 턴온시키므로 노드 B는 논리 하이로 풀업된다. 또한 노드 B가 논리 하이므로 제3 인버터의 NMOS3를 턴온시켜 노드 A는 논리 로우로 풀다운된다. 따라서 노드 A와 노드 B는 각각 논리 로우 및 논리 하이 상태를 유지한다.
한편, 입력되는 신호(input)가 논리 로우인 경우, 제1 인버터의 PMOS1이 턴온되므로 제1 인버터의 출력은 논리 하이로 풀업된다. 따라서 클럭 신호가 논리 하이로 천이하는 경우 노드 A는 논리 하이로 변경되고, 이는 제2 인버터의 NMOS2를 턴온시키므로 노드 B는 논리 로우로 풀다운된다. 또한 노드 B가 논리 로우이므로 제3 인버터의 PMOS3를 턴온시켜 노드 A는 논리 하이로 풀업된다. 따라서 노드 A와 노드 B는 각각 논리 하이 및 논리 로우 상태로 변경된다.
그러나 종래의 래치 회로는 인버터에 인가되는 전원 전압(VDD)이 낮아지면 낮아질수록 정상적인 동작을 수행하기 어려워진다. 즉 래치 회로로 입력되는 신호의 논리 레벨과 이전 상태의 논리 레벨이 서로 반대가 되는 경우 트랜지스터 간에 파이팅(Fighting) 조건이 형성되므로, 인가되는 전원 전압(VDD)이 낮아질수록 논리 레벨을 인식할 수 있는 마진이 줄어들게 된다.
구체적으로 설명하면, 입력되는 신호(input)가 논리 하이에서 논리 로우로 천이한 경우, 제1 인버터의 PMOS1이 턴온되므로 제1 인버터의 출력은 논리 하이가 된다. 따라서 클럭이 논리 하이로 천이하면 노드 A는 논리 하이가 된다. 다만 낮은 전원 전압(VDD)으로 인해 노드 A의 전압 레벨은 줄어들게 된다. 한편 노드 A와 노드 B는 각각 논리 로우 및 논리 하이 상태를 유지하고 있으므로 제3 인버터의 NMOS3은 턴온된 상태로 존재하게 된다. 따라서 노드 A로 입력되는 전류(IL)는 제3 인버터의 NMOS3를 통해 그라운드로 흐르게 되고, 이로 인해 노드 A의 전압 레벨은 더욱 낮아지므로 마진이 더욱더 줄어들게 된다. 이와 같은 문제점은 전원 전압(VDD)이 낮아지거나 소스 전압(VSS)에 노이즈가 심해질수록 더욱 두드러진다.
본 발명이 이루고자 하는 기술적 과제는 래치회로를 구성하는 트랜스퍼 수단과 홀딩 수단을 서로 다르게 형성하여, 낮은 레벨의 VDD가 인가되는 경우에도 입력 되는 신호의 논리 상태를 신속하게 반전시키고 유지할 수 있는 로우 VDD 마진 개선을 위한 래치 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력이 상기 트랜스퍼 수단의 입력에 연결된다. 상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 갖는다.
여기서 상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 두꺼운 산화 실리콘(SiO2) 층을 갖는 것이 바람직하다. 또한 상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 큰 소스/드레인 접촉 저항을 갖는 것을 바람직하다.
본 발명의 다른 실시예에 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 상기 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결된다. 상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 낮은 레벨의 전원 전압이 인가된다.
여기서 상기 홀딩 수단에는 외부 전원 전압으로부터 생성된 내부 전원 전압이 인가될 수 있다.
본 발명의 또 다른 실시예에 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 상기 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결된다. 상기 홀딩 수단은 상기 트랜스퍼 수단에 비해 높은 저항값을 갖는다.
여기서 상기 홀딩 수단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하고, 상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 소스에 인가되는 전원 전압 사이에는 저항이 직렬로 연결되며, 상기 NMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스 전압 사이에는 저항이 직렬로 연결될 수 있다.
본 발명의 또 다른 실시예에 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 상기 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결된다. 상기 홀딩 수단의 트랜지스터는 상기 트랜스퍼 수단의 트랜지스터에 비해 더 작은 전류 구동 능력을 갖고, 상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 더 낮은 레벨의 전원 전압이 인가된다.
본 발명의 또 다른 실시예에 따른 래치 회로는 트랜스퍼 수단 및 홀딩 수단을 구비한다. 상기 트랜스퍼 수단은 입력되는 신호를 전달하고, 상기 홀딩 수단은 상기 전달된 신호의 출력 상태를 유지한다. 상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결된다. 상기 홀딩 수단의 트랜지스터는 상기 트랜스퍼 수단의 트랜지스터에 비해 더 작은 전류 구동 능력을 갖고, 상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 더 낮은 레벨의 전원 전압이 인가되며, 상기 홀딩 수단은 상기 트랜스퍼 수단에 비해 높은 저항값을 갖는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 래치 회로는 트랜스퍼 수단(100)과 홀딩 수단(210)을 구비한다. 트랜스퍼 수단(100)은 입력되는 신호를 전달하며, 홀딩 수단(210)은 전달된 신호의 출력 상태를 유지한다. 트랜스퍼 수단(100)의 출력은 홀딩 수단(210)의 입력에 연결되고 홀딩 수단(210)의 출력은 트랜스퍼 수단(100)의 입력에 연결된다. 도 3에 도시된 바와 같이, 트랜스퍼 수단(100) 및 홀딩 수단(100)은 각각 NMOS 및 PMOS 트랜지스터로 구성된 인버터로 구성될 수 있다. 다만 이에 한정되는 것은 아니고 다른 유형의 래치 회로에도 적용될 수도 있다.
홀딩 수단(210)에 구비되는 트랜지스터(NMOS3, PMOS3)는 트랜스퍼 수단(100)에 구비되는 트랜지스터(NMOS2, PMOS2)에 비해 더 작은 전류 구동 능력(Current driving capability)을 갖는다. 이로 인해 트랜스퍼 수단(100)은 입력되는 신호를 신속하게 반전시키고, 상기 홀딩 수단(210)에는 미약한 전류만 흐르게 하여 모든 파이팅 조건에서 쉽게 반전시킬 수 있다.
도 3는 도 2에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 3을 참조하면, 본 발명에 따른 래치 회로는 두 개의 트랜지스터(NMOS2, PMOS2)로 구성된 트랜스퍼 수단(100)과 상기 트랜지스터(NMOS2, PMOS2)와 다른 제조방법에 의해 형성된 두 개의 트랜지스터(NMOS3, PMOS3)로 구성된 홀딩 수단(210)을 구비한다. 본 발명에 따른 래치 회로는 홀딩 수단(210)에 구비되는 트랜지스터가 트랜스퍼 수단(100)에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 가지므로 낮은 전원 전압(VDD)하에서도 정상적인 래치 동작을 수행할 수 있다. 즉 전류 구동 능력을 더 작게 함으로써 파이팅(Fighting) 조건이 형성될 때 인가되는 홀딩 수단(210)의 트랜지스터를 통해 전류가 빠르게 그라운드로 흐르는 것을 방지할 수 있다.
홀딩 수단(210)에 구비되는 트랜지스터(NMOS3, PMOS3)는 트랜스퍼 수단(100)에 구비되는 트랜지스터(NMOS2, PMOS2)에 비해 더 작은 전류 구동 능력을 가지도록 다른 제조 방법에 의해서 형성되는 게 바람직하다. 트랜지스터의 전류 구동 능력을 다르게 하는 방법으로는 산화 실리콘(SiO2) 층의 두께를 다르게 하거나 소스/드레인 접촉(Contact) 저항을 다르게 함으로써 채널의 폭을 조정하는 방법이 있다. 따라서 홀딩 수단(210)에 구비되는 트랜지스터(NMOS3, PMOS3)의 산화 실리콘(SiO2)을 종래 에 비해 더 두껍게 하거나 상기 트랜지스터(NMOS3, PMOS3)의 소스/드래인 접촉 저항을 더 크게하여 채널의 폭을 줄이는 것이 바람직하다.
본 발명에 따른 래치 회로의 동작을 설명하면, 입력되는 신호(input)가 하이 레벨에서 로우 레벨로 천이하는 경우 제1 인버터의 PMOS1이 턴온되므로, 제1 인버터의 출력은 전원 전압(VDD)에서 PN 접합 전압강하(Vt)를 뺀 나머지 전압 레벨(VDD - Vt)로 풀업된다. 이 경우 전원 전압(VDD)은 종래에 비해 낮은 전압으로서 예를 들면 2.0V이하가 될 수 있다. 클럭이 하이 레벨로 천이하는 경우 노드 A는 (VDD - Vt)의 전압 레벨을 갖는다. 노드 A와 노드 B는 이전의 논리 상태를 유지하고 있어 홀딩 수단(210)의 NMOS3가 턴온된 상태에 있지만 트랜스퍼 수단(100)의 NMOS2에 비해 전류 구동 능력이 작으므로 노드 A의 논리 레벨은 트랜스퍼 수단(100)을 통해 반전되어 노드 B로 전달된다. 즉 본 발명에 따른 래치 회로는 비록 낮은 레벨의 전원 전압(VDD)이 인가되더라도 입력되는 신호를 정상적으로 반전시켜 전달한다.
도 4는 본 발명의 일 실시예에 따른 래치 회로에 구비되는 홀딩 수단의 물리적 구조를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 래치 회로에 구비되는 홀딩 수단은 P형 기판(Substrate) 위의 N형 웰(Well)에 형성된 PMOS 트랜지스터와 P형 기판 위에 직접 형성된 NMOS 트랜지스터를 구비한다. 상기 PMOS 트랜지스터는 산화 실리콘(SiO2) 층이 내부에 존재하는 게이트(Gate), 메탈 라인을 통해 전원 전압(VDD)이 인가되는 소스(Source) 및 상기 NMOS 트랜지스터와 메탈 라인으로 연결된 드래인(Drain)으로 구성된다. 또한 상기 NMOS 트랜지스터는 산화 실리콘(SiO2) 층이 내부에 존재하는 게이트(Gate), 메탈 라인을 통해 소스 전압(VSS) 또는 그라운드(GND)와 연결된 소스(Gate) 및 상기 PMOS 트랜지스터와 메탈 라인으로 연결된 드래인(Drain)으로 구성된다. 상기 탭(Tap)들은 기판을 그라운딩 시키기 위해 사용된다. 상기 두 트랜지스터의 게이트는 상호 결합되어 입력 B를 형성하고, 상기 두 트랜지스터의 드레인은 금속에 연결되어 출력 A를 형성한다.
상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 단자들은 종래에 비해 두꺼운 층의 산화 실리콘(SiO2) 위에 형성된 다결정실리콘(Polysilicon)으로 구성된다. 상기 산화 실리콘(SiO2) 층이 두꺼워질수록 채널 폭이 줄어드므로 전류 구동 능력이 작아진다. 또한 MOS 트랜지스터 및 PMOS 트랜지스터의 소스/드래인 단자들의 접촉 저항은 종래에 비해 큰 값을 갖는다. 상기 접촉 저항을 크게 하는 방법으로는 상기 소스/드레인이 메탈 라인에 접촉되는 면적을 크게 하면 된다. 소스/드레인 접촉 저항이 크면 클수록 채널 폭이 줄어드므로 전류 구동 능력이 작아진다.
도 5는 본 발명의 다른 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
본 발명의 다른 실시예에 따른 래치 회로는 트랜스퍼 수단(100)과 홀딩 수단(220)을 구비한다. 트랜스퍼 수단(100)은 입력되는 신호를 전달하며, 홀딩 수단(220)은 상기 전달된 신호의 출력 상태를 유지한다. 트랜스퍼 수단(100)의 출력은 홀딩 수단(220)의 입력에 연결되고 홀딩 수단(220)의 출력은 트랜스퍼 수단(100)의 입력에 연결된다. 도 3에 도시된 바와 같이, 트랜스퍼 수단(100) 및 홀 딩 수단(220)은 각각 NMOS 및 PMOS 트랜지스터로 구성된 인버터로 구성될 수 있다.
홀딩 수단(220)에 인가되는 전원 전압(제2전원)은 트랜스퍼 수단(100)에 인가되는 전원 전압(제1전원)보다 더 낮은 레벨을 갖는다. 홀딩 수단(220)에 더 낮은 레벨의 전원 전압(제2전원)이 인가되면 상대적으로 트랜스퍼 수단(100)의 트랜지스터에 비해 채널 폭(Width)이 줄어들게 되므로, 홀딩 수단(220)의 전류 구동 능력은 트랜스퍼 수단(100)의 전류 구동 능력에 비해 작아지게 된다. 한편 홀딩 수단(220)에 인가되는 전원 전압은 외부 전원 전압으로부터 생성된 내부 전원 전압을 사용하는 것이 바람직하다.
도 6는 도 5에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 6을 참조하면, 본 발명에 따른 래치 회로는 두 개의 트랜지스터(NMOS2, PMOS2)로 구성된 트랜스퍼 수단(100)과 다른 두 개의 트랜지스터(NMOS3, PMOS3)로 구성된 홀딩 수단(220)을 구비한다. 다만 트랜스퍼 수단(100) 및 홀딩 수단(220)을 구성하는 트랜지스터의 개수는 이에 한정되는 것은 아니다. 본 발명에 따른 래치 회로는 트랜스퍼 수단(100)과 홀딩 수단(220)에 인가되는 전원 전압이 서로 다르므로 낮은 전원 전압(VDD)하에서도 정상적인 역할을 수행할 수 있다. 즉 홀딩 수단(220)에 더 낮은 레벨이 전원 전압을 인가함으로써 파이팅(Fighting) 조건이 형성될 때 홀딩 수단(220)의 트랜지스터를 통해 전류가 빠르게 빠져나가는 것을 방지할 수 있다.
동작을 설명하면, 입력되는 신호(input)가 하이 레벨에서 로우 레벨로 천이하는 경우 제1 인버터의 PMOS1이 턴온되므로, 제1 인버터의 출력은 전원 전압(VDD) 에서 PN 접합 전압강하(Vt)를 뺀 나머지 전압 레벨(VDD - Vt)로 풀업된다. 이 경우 전원 전압(VDD)은 종래에 비해 낮은 전압으로서 예를 들면 2.0V이하가 될 수 있다. 클럭이 하이 레벨로 천이하는 경우 노드 A는 (VDD - Vt)의 전압 레벨을 갖는다. 노드 A와 노드 B는 이전의 논리 상태를 유지하고 있어 홀딩 수단(210)의 NMOS3가 턴온된 상태에 있지만 홀딩 수단(220)에는 더 작은 레벨의 전원 전압이 인가되어 전류 패스가 더 느리게 형성되므로 노드 A의 논리 레벨은 트랜스퍼 수단(100)을 통해 반전되어 노드 B로 전달된다. 즉 본 발명에 따른 래치 회로는 비록 낮은 레벨의 전원 전압(VDD)이 인가되더라도 입력되는 신호를 정상적으로 반전시켜 전달한다.
도 7은 본 발명의 또 다른 실시예에 따른 래치 회로를 설명하기 위한 도면이다.
본 발명의 또 다른 실시예에 따른 래치 회로는 트랜스퍼 수단(100)과 홀딩 수단(230)을 구비한다. 트랜스퍼 수단(100)은 입력되는 신호를 전달하며, 홀딩 수단(230)은 상기 전달된 신호의 출력 상태를 유지한다. 트랜스퍼 수단(100)의 출력은 홀딩 수단(230)의 입력에 연결되고 홀딩 수단(230)의 출력은 트랜스퍼 수단(100)의 입력에 연결된다. 도 3에 도시된 바와 같이, 트랜스퍼 수단(100) 및 홀딩 수단(230)은 각각 NMOS 및 PMOS 트랜지스터로 구성된 인버터로 구성될 수 있다.
홀딩 수단(230)은 트랜스퍼 수단(100)에 비해 더 큰 저항값을 갖는 것이 바람직하다. 홀딩 수단(230)이 큰 저항값을 가지므로 인해 파이팅 조건이 형성될 때 홀딩 수단(230)을 통해 전류가 빠르게 빠지는 것을 방지할 수 있다. 이로 인해 낮은 전원 전압(VDD)이 인가되더라도 입력되는 트랜스퍼 수단(100)을 통해 반전되어 전달될 수 있으므로 래치 회로는 정상적인 동작을 수행할 수 있다.
도 8은 도 7에 도시된 도면을 트랜지스터 레벨로 변환한 도면이다.
도 8을 참조하면, 본 발명에 따른 래치 회로는 두 개의 트랜지스터(NMOS2, PMOS2)로 구성된 트랜스퍼 수단(100)과 다른 두 개의 트랜지스터(NMOS3, PMOS3)로 구성된 홀딩 수단(230)을 구비한다. 다만 트랜스퍼 수단(100) 및 홀딩 수단(230)을 구성하는 트랜지스터의 개수는 이에 한정되는 것은 아니다. 홀딩 수단(230)에 더 더 큰 저항값을 부가함으로써 파이팅(Fighting) 조건이 형성될 때 홀딩 수단(230)의 트랜지스터를 통해 전류가 빠르게 빠져나가는 것을 방지할 수 있다. 홀딩 수단(230)이 도 7과 같이 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한다고 가정할 경우 상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 소스에 인가되는 전원 전압 사이에는 저항이 직렬로 연결되며, 상기 NMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스 전압 사이에는 저항이 직렬로 연결될 수 있다.
동작을 설명하면, 입력되는 신호(input)가 하이 레벨에서 로우 레벨로 천이하는 경우 제1 인버터의 PMOS1이 턴온되므로, 제1 인버터의 출력은 전원 전압(VDD)에서 PN 접합 전압강하(Vt)를 뺀 나머지 전압 레벨(VDD - Vt)로 풀업된다. 이 경우 전원 전압(VDD)은 종래에 비해 낮은 전압으로서 예를 들면 2.0V이하가 될 수 있다. 클럭이 하이 레벨로 천이하는 경우 노드 A는 (VDD - Vt)의 전압 레벨을 갖는다. 노드 A와 노드 B는 이전의 논리 상태를 유지하고 있어 홀딩 수단(210)의 NMOS3가 턴온된 상태에 있지만 홀딩 수단(220)은 트랜스퍼 수단(100)에 비해 더 큰 저항값을 가지고 있어 노드 A의 논리 레벨은 트랜스퍼 수단(100)을 통해 반전되어 노드 B로 전달된다. 즉 본 발명에 따른 래치 회로는 비록 낮은 레벨의 전원 전압(VDD)이 인가되더라도 입력되는 신호를 정상적으로 반전시켜 전달한다.
도 9는 본 발명에 따른 래치 과정을 설명하기 위한 타이밍도이다.
도 3 및 도 9를 함께 참조하면, 입력되는 신호(input)가 로우에서 하이로 천이하고 하이 레벨의 클럭 신호가 인가되면, 제1 인버터의 NMOS1이 턴온되므로 노드 A는 소정의 지연시간을 가지고 로우로 변경된다. 그 뒤 제2 인버터의 PMOS2가 턴온되므로 노드 B는 또 다른 지연시간을 가지고 하이로 변경된다. 한편 노드 B의 전압이 제3 인버터로 입력되어 NMOS3가 턴온되므로 노드 A는 논리 하이를 유지하게 된다.
입력되는 신호(input)이 하이에서 로우로 천이하고 클럭 신호가 하이 레벨로 인가되면, 제1 인버터의 PMOS1이 턴온되므로 노드 A는 소정의 지연시간을 가지고 하이로 변경된다. 다만 낮은 레벨의 전원 전압(VDD)을 사용하므로 노드 A의 전압 레벨은 마진이 줄어들게 된다. 한편 노드 A와 노드 B는 이전의 논리 상태를 유지하고 있어 홀딩 수단(210)의 NMOS3가 턴온된 상태에 있지만 본 발명에 따른 홀딩 수단(210)의 트랜지스터는 더 작은 전류 구동 능력을 가지고 있으므로 입력된 전압 레벨은 홀딩 수단(210)이 아닌 트랜스퍼 수단(100)을 통해 반전되어 전달된다. 이로 인해 본 발명에 따른 래치 회로는 비록 낮은 전원 전압(VDD)이 입력되더라도 정상적으로 입력되는 신호를 반전시켜 출력할 수 있게 된다.
상기와 같은 구성으로 인해, 본 발명에 따른 로우 VDD 마진 개선을 위한 래 치 회로는 낮은 VDD가 인가되더라도 안정적으로 입력되는 신호를 전달하고 유지할 수 있으므로 낮은 VDD를 사용하는 반도체 소자 및 모바일용 소자에 폭 넓게 적용될 수 있다.

Claims (17)

  1. 입력되는 신호를 전달하는 트랜스퍼 수단; 및
    전달된 신호의 출력 상태를 유지하는 홀딩 수단을 구비하고,
    상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결되며,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 갖는 것을 특징으로 하는 래치 회로.
  2. 제1항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 두꺼운 산화 실리콘(SiO2) 층을 갖는 것을 특징으로 하는 래치 회로.
  3. 제1항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 큰 소스/드레인 접촉 저항을 갖는 것을 특징으로 하는 래치 회로.
  4. 제3항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터의 소스/드레인 단자는 상기 트랜스퍼 수단에 구비되는 트랜지스터의 소스/드레인 단자에 비해 메탈 라인과 접촉되는 면적이 더 넓은 것을 특징으로 하는 래치 회로.
  5. 입력되는 신호를 전달하는 트랜스퍼 수단; 및
    전달된 신호의 출력 상태를 유지하는 홀딩 수단을 구비하고,
    상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결되며,
    상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 낮은 레벨의 전원 전압이 인가되는 것을 특징으로 하는 래치 회로.
  6. 제5항에 있어서,
    상기 홀딩 수단에는 외부 전원 전압으로부터 생성된 내부 전원 전압이 인가되는 것을 특징으로 하는 래치 회로.
  7. 입력되는 신호를 전달하는 트랜스퍼 수단; 및
    전달된 신호의 출력 상태를 유지하는 홀딩 수단을 구비하고,
    상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결되며,
    상기 홀딩 수단은 상기 트랜스퍼 수단에 비해 높은 저항값을 갖는 것을 특징으로 하는 래치 회로.
  8. 제7항에 있어서,
    상기 홀딩 수단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하고,
    상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 소스에 인가되는 전원 전압 사이에는 저항이 직렬로 연결되며,
    상기 NMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스 전압 사이에는 저항이 직렬로 연결되는 것을 특징으로 하는 래치 회로.
  9. 입력되는 신호를 전달하는 트랜스퍼 수단; 및
    전달된 신호의 출력 상태를 유지하는 홀딩 수단을 구비하고,
    상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결되고,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 갖으며,
    상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 낮은 레벨의 전원 전압이 인가되는 것을 특징으로 하는 래치 회로.
  10. 제9항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 두꺼운 산화 실리콘(SiO2) 층을 갖는 것을 특징으로 하는 래치 회로.
  11. 제9항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 큰 소스/드레인 접촉 저항을 갖는 것을 특징으로 하는 래치 회로.
  12. 제9항에 있어서,
    상기 홀딩 수단에는 외부 전원 전압으로부터 생성된 내부 전원 전압이 인가되는 것을 특징으로 하는 래치 회로.
  13. 입력되는 신호를 전달하는 트랜스퍼 수단; 및
    전달된 신호의 출력 상태를 유지하는 홀딩 수단을 구비하고,
    상기 트랜스퍼 수단의 출력은 상기 홀딩 수단의 입력에 연결되고 상기 홀딩 수단의 출력은 상기 트랜스퍼 수단의 입력에 연결되고,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 작은 전류 구동 능력을 갖고,
    상기 홀딩 수단에는 상기 트랜스퍼 수단에 비해 낮은 레벨의 전원 전압이 인가되며,
    상기 홀딩 수단은 상기 트랜스퍼 수단에 비해 높은 저항값을 갖는 것을 특징으로 하는 래치 회로.
  14. 제13항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 두꺼운 산화 실리콘(SiO2) 층을 갖는 것을 특징으로 하는 래치 회로.
  15. 제13항에 있어서,
    상기 홀딩 수단에 구비되는 트랜지스터는 상기 트랜스퍼 수단에 구비되는 트랜지스터에 비해 더 큰 소스/드레인 접촉 저항을 갖는 것을 특징으로 하는 래치 회로.
  16. 제13항에 있어서,
    상기 홀딩 수단에는 외부 전원 전압으로부터 생성된 내부 전원 전압이 인가되는 것을 특징으로 하는 래치 회로.
  17. 제13항에 있어서,
    상기 홀딩 수단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하고,
    상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 소스에 인가되는 전원 전압 사이에는 저항이 직렬로 연결되며,
    상기 NMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스 전압 사이에는 저항이 직렬로 연결되는 것을 특징으로 하는 래치 회로.
    제16항에 있어서,
    상기 홀딩 수단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하고,
    상기 PMOS 트랜지스터의 소스와 상기 PMOS 트랜지스터의 소스에 인가되는 전원 전압 사이에는 저항이 직렬로 연결되며,
    상기 NMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스 전압 사이에는 저항이 직렬로 연결되는 것을 특징으로 하는 래치 회로.
KR1020060053892A 2006-06-15 2006-06-15 로우 ｖｄｄ 마진 개선을 위한 래치 회로 KR20070119355A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060053892A KR20070119355A (ko) 2006-06-15 2006-06-15 로우 ｖｄｄ 마진 개선을 위한 래치 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060053892A KR20070119355A (ko) 2006-06-15 2006-06-15 로우 ｖｄｄ 마진 개선을 위한 래치 회로

Publications (1)

Publication Number Publication Date
KR20070119355A true KR20070119355A (ko) 2007-12-20

Family

ID=39137695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060053892A KR20070119355A (ko) 2006-06-15 2006-06-15 로우 ｖｄｄ 마진 개선을 위한 래치 회로

Country Status (1)

Country Link
KR (1) KR20070119355A (ko)

Similar Documents

Publication Publication Date Title
US6249145B1 (en) Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
TWI674720B (zh) 電源保護電路
US7425845B2 (en) Semiconductor integrated circuit
KR20020034884A (ko) 레벨변환회로 및 반도체집적회로
JP4609884B2 (ja) 半導体集積回路装置
JPH0865135A (ja) 出力バッファ回路
US6384632B2 (en) Buffer circuit
US6744288B1 (en) Driver with bulk switching MOS power transistor
CN105099428B (zh) 微处理器装置、集成电路以及选择基底偏压的方法
US20060214685A1 (en) Level conversion circuit
JP5599993B2 (ja) 半導体装置
KR100252844B1 (ko) 스탠바이전류 감소회로
JP4397066B2 (ja) ラッチ回路
JP2005348427A (ja) 半導体集積回路装置およびレベル変換回路
US5969563A (en) Input and output circuit with wide voltage tolerance
KR20070119355A (ko) 로우 ｖｄｄ 마진 개선을 위한 래치 회로
JP2001251176A (ja) レベルシフト回路
JPH07326958A (ja) 半導体集積回路装置
JPH09214324A (ja) Ｃｍｏｓ論理回路
KR100329862B1 (ko) 반도체집적회로장치
JP2010171508A (ja) 半導体集積回路装置
JPH1168548A (ja) 半導体集積回路
JP4658360B2 (ja) 出力バッファ
KR20040011964A (ko) Ｅｓｄ 보호 소자를 구비한 혼합 문턱전압 입출력 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination