KR20070118030A - Reticle, semiconductor chip, and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1은 본 발명의 실시 형태에 따른 레티클을 설명하는 평면도.1 is a plan view illustrating a reticle according to an embodiment of the present invention.
도 2는 본 발명의 실시 형태에 따른 레티클, 반도체 칩 및 반도체 장치의 제조 방법을 설명하는 평면도.2 is a plan view for explaining a method for manufacturing a reticle, a semiconductor chip, and a semiconductor device according to the embodiment of the present invention.
도 3은 종래의 레티클을 설명하는 평면도.3 is a plan view illustrating a conventional reticle.
<도면을 설명하기 위한 부호의 설명><Explanation of symbols for explaining drawings>
1 : 레티클1: reticle
2 : 기판2: substrate
3 : 반도체 칩 패턴 영역3: semiconductor chip pattern region
4a, 4b : TEG 칩 패턴 영역4a, 4b: TEG chip pattern region
5 : 중첩 측정용 영역5: area for overlap measurement
6 : 선폭 측정용 영역6: area for measuring line width
7 : 다이싱 라인 영역7: dicing line area
10 : 반도체 웨이퍼10: semiconductor wafer
11 : 반도체 칩 패턴11: semiconductor chip pattern
12a, 12b : TEG 칩 패턴12a, 12b: TEG chip pattern
13 : 반도체 칩 패턴13: semiconductor chip pattern
14a, 14b : TEG 칩 패턴14a, 14b: TEG chip pattern
15 : 다이싱 라인15: dicing line
100 : 레티클100: reticle
101 : 기판101: substrate
102 : 반도체 칩 패턴 영역102: semiconductor chip pattern region
103 : TEG 칩 패턴 영역103: TEG chip pattern area
104 : 다이싱 라인 영역104: dicing line area
X : TEG 칩 패턴 영역의 세로의 길이X: length of the TEG chip pattern area
L : 반도체 칩 패턴 영역의 세로의 길이L: length of the semiconductor chip pattern region
M : TEG 칩 패턴 영역 및 반도체 칩 패턴 영역의 가로의 길이M: the horizontal length of the TEG chip pattern region and the semiconductor chip pattern region
[특허 문헌1] 일본 특개 2005-283609호 공보 [Patent Document 1] Japanese Unexamined Patent Application Publication No. 2005-283609
본 발명은, 레티클에 관한 것으로, 특히 제품으로 되는 반도체 칩과 TEG(Test Element Group) 칩의 양자를 얻기 위해서 이용하는 레티클에 관한 것이다. 또한, 본 발명은, 상기 레티클을 이용해서 얻어지는 반도체 칩, 및 그 레티클을 이용한 반도체 장치의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reticle, and more particularly, to a reticle used for obtaining both a semiconductor chip and a TEG (Test Element Group) chip as a product. Moreover, this invention relates to the semiconductor chip obtained using the said reticle, and the manufacturing method of the semiconductor device using the reticle.
반도체 웨이퍼 상에 원하는 패턴을 전사하기 위한 노광 공정에서는, 레티클(Reticle)이라고 하는 포토마스크를 이용하는 것이 통상이다. 스테퍼(축소 투영 노광 장치)에서는 실제의 4배나 5배 정도의 패턴이 형성된 레티클이 이용되며, 이 레티클을 통과시켜, 자외선이나 엑시머 레이저광을 반도체 웨이퍼에 조사하여, 원하는 패턴을 축소 전사한다.In an exposure process for transferring a desired pattern onto a semiconductor wafer, it is common to use a photomask called a reticle. In a stepper (reduced projection exposure apparatus), a reticle having a pattern of about four or five times the actual size is used. The reticle is passed through the reticle to irradiate the semiconductor wafer with ultraviolet rays or excimer laser light to reduce and transfer a desired pattern.
레티클에는, 실제로 제품으로 되는 반도체 칩 패턴 영역 외에 TEG(Test Element Group) 칩 패턴 영역을 형성하는 경우가 있다. TEG 칩이란, 제품(반도체 칩)의 소자의 구조, 물성, 전기적 특성, 회로 동작, 신뢰성, 수율 등의 양부를 판단하기 위한 샘플이다.In the reticle, a TEG (Test Element Group) chip pattern region may be formed in addition to the semiconductor chip pattern region that is actually a product. A TEG chip is a sample for determining the quality of a device (semiconductor chip), such as the structure, physical properties, electrical characteristics, circuit operation, reliability, and yield.
반도체 칩 패턴 영역 및 TEG 칩 패턴 영역을 구비한 종래의 레티클에 대해서 도면을 참조하면서 설명한다. 도 3은 종래의 레티클(100)의 개략을 도시하는 평면도다.A conventional reticle having a semiconductor chip pattern region and a TEG chip pattern region will be described with reference to the drawings. 3 is a plan view showing an outline of a
이 레티클(100)은, 1숏에서 6개의 반도체 칩이 얻어지는 것이다. 석영제의 기판(101) 내에는, 실제의 제품으로 되는 6개의 반도체 칩 패턴 영역(102)과, 반도체 칩 패턴 영역(102)을 상하로부터 사이에 두도록 해서 2개의 TEG 칩 패턴 영역(103)이 형성되어 있다. 반도체 칩 패턴 영역(102)과 TEG 칩 패턴 영역(103)의 평면 형상은 모두 동일 형상(대략 직사각형)이며, 동일 사이즈이다.The
또한, 인접하는 반도체 칩 패턴 영역(102) 사이, 및 반도체 칩 패턴 영역(102)과 TEG 칩 패턴 영역(103) 사이가 다이싱 라인 영역(104)이다.Further, the
이 레티클(100)을 이용해서 반도체 웨이퍼에 전사된 TEG 패턴은, 웨이퍼 상 태에서 반도체 칩의 특성 평가에 이용되고, 그 후에는 불필요해진다. 그 때문에, TEG 칩은 다이싱 공정 시에 반도체 칩과 마찬가지로 절삭되어, 제거된다.The TEG pattern transferred to the semiconductor wafer using this
본원과 관련되는 기술은, 예를 들면 상기 특허 문헌에 기재되어 있다.The technique related to this application is described, for example in the said patent document.
반도체 웨이퍼의 한정된 면적 내에 제품으로 되는 반도체 칩을 될 수 있는 한 많이 얻기 위해서도, TEG 칩이 차지하는 면적을 될 수 있는 한 작게 할 필요가 높아지고 있다.In order to obtain as many semiconductor chips as products within the limited area of the semiconductor wafer, there is an increasing need to make the area occupied by the TEG chip as small as possible.
그러나, 전술한 종래의 레티클을 이용하면, TEG 칩 패턴 영역(103)의 2개분의 면적은 최종적으로 불필요해지기 때문에, 수량이 저하하였다. 한편, TEG 칩 패턴 영역(103)을 레티클 상에 1개만 형성함으로써 수량을 향상시키는 것도 생각되지만, 그렇게 하면 소자 평가가 충분히 이루어지지 않아, 제품으로서의 반도체 칩의 신뢰성이 저하하게 된다는 문제도 있다.However, when the above-described conventional reticle is used, the area of two portions of the TEG
또한, 전술한 바와 같은 다이싱 라인 영역(104)으로 둘러싸여지도록 해서 TEG 칩을 배치하는 것은 아니고, 반도체 웨이퍼 상의 다이싱 라인 영역에 TEG 칩 패턴을 형성하는 것도 고안되어 있다. 그러나, 그렇게 하면 TEG 칩에 형성되는 다양한 금속 재료(예를 들면 알루미늄 배선이나 전극 등)가 다이싱 공정 시에 블레이드(날)의 접촉에 의해 비산하여, 그 금속 비산물이 반도체 칩에 부착되는 경향이 있다. 그 때문에, 해당 반도체 칩의 신뢰성이나 수율이 열화한다는 문제도 있다. 또한, 다이싱 라인 영역에 금속 조각이 남으면 실장에 있어서도 수율이 저하하는 제품도 있다.In addition, it is also devised to form the TEG chip pattern in the dicing line region on the semiconductor wafer instead of arranging the TEG chip so as to be surrounded by the
따라서 본 발명은, TEG 칩에 의한 소자 평가를 충분히 행하는 것이 가능함과 함께, 1매의 웨이퍼로부터 얻어지는 반도체 칩의 수를 늘리는 것이 가능한 레티클을 제공하는 것을 목적으로 한다. 또한, 반도체 칩의 신뢰성 및 수율을 향상시키는 것을 목적으로 한다.Therefore, an object of the present invention is to provide a reticle capable of sufficiently performing device evaluation by a TEG chip and increasing the number of semiconductor chips obtained from one wafer. Moreover, it aims at improving the reliability and yield of a semiconductor chip.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 레티클은, 하나의 방향으로 규칙적으로 배열한 복수의 반도체 칩 패턴 영역과, 상기 복수의 반도체 칩 패턴 영역을 사이에 두는 TEG 칩 패턴 영역을 구비하고, 상기 TEG 칩 패턴 영역의 하나의 방향의 길이를 합계한 길이가, 상기 반도체 칩 패턴 영역의 상기 하나의 방향의 길이와 실질적으로 동일한 것을 특징으로 한다.This invention is made | formed in view of the said subject, The main characteristics are as follows. That is, the reticle of the present invention includes a plurality of semiconductor chip pattern regions regularly arranged in one direction, and a TEG chip pattern region sandwiching the plurality of semiconductor chip pattern regions, and one of the TEG chip pattern regions The length obtained by adding up the lengths in the direction of is substantially the same as the length in the one direction of the semiconductor chip pattern region.
또한, 본 발명의 레티클은, 상기 TEG 칩 패턴 영역의 상기 하나의 방향의 길이가, 상기 반도체 칩 패턴 영역의 상기 하나의 방향의 길이의 실질적으로 2분의 1인 것을 특징으로 한다.The reticle of the present invention is further characterized in that the length of the one direction of the TEG chip pattern region is substantially one half of the length of the one direction of the semiconductor chip pattern region.
또한, 본 발명의 레티클은, 상기 TEG 칩 패턴 영역에 반도체 웨이퍼와의 중첩 어긋남을 방지하기 위한 중첩 측정용 영역을 갖고, 상기 중첩 측정용 영역이 1숏의 네 구석에 형성되도록 상기 TEG 칩 패턴 영역이 구성되어 있는 것을 특징으로 한다.In addition, the reticle of the present invention has an overlap measurement area for preventing overlapping deviation with the semiconductor wafer in the TEG chip pattern area, and the TEG chip pattern area so that the overlap measurement area is formed in four corners of one shot. It is characterized by this configuration.
또한, 본 발명의 레티클은, 상기 TEG 칩 패턴 영역에 선폭 측정용 영역을 갖고, 상기 선폭 측정용 영역이 1숏의 네 구석에 형성되도록 상기 TEG 칩 패턴 영역 이 구성되어 있는 것을 특징으로 한다.The reticle of the present invention is characterized in that the TEG chip pattern region is configured such that the TEG chip pattern region has a line width measuring region, and the line width measuring region is formed in four corners of one shot.
또한, 본 발명의 반도체 칩은, 상기 레티클을 이용해서 반도체 칩 패턴 및 TEG 칩 패턴이 전사된 반도체 웨이퍼를 다이싱함으로써 얻어진 것을 특징으로 한다.The semiconductor chip of the present invention is also obtained by dicing a semiconductor wafer onto which a semiconductor chip pattern and a TEG chip pattern are transferred using the reticle.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 레티클을 이용해서 반도체 칩 패턴 및 TEG 칩 패턴을 반도체 웨이퍼에 전사하는 제1 노광 공정과, 상기 제1 노광 공정에 의해 전사된 TEG 칩 패턴의 하나의 단부와, 다음으로 전사되는 TEG 칩 패턴의 하나의 단부가 합쳐지도록 제어하여, 반도체 칩 패턴 및 TEG 칩 패턴을 상기 반도체 웨이퍼에 전사하는 제2 노광 공정을 갖는 것을 특징으로 한다.Moreover, the manufacturing method of the semiconductor device of this invention is one of the 1st exposure process which transfers a semiconductor chip pattern and a TEG chip pattern to a semiconductor wafer using the said reticle, and one of the TEG chip patterns transferred by the said 1st exposure process. And a second exposure step of controlling the end of the second chip and the one end of the TEG chip pattern to be transferred next to be joined to transfer the semiconductor chip pattern and the TEG chip pattern to the semiconductor wafer.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 TEG 칩 패턴 상을 다이싱 라인이 통과하지 않고, 일정한 간격으로 다이싱을 행함으로써 상기 반도체 웨이퍼로부터 개개의 반도체 칩을 얻는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention is characterized in that individual semiconductor chips are obtained from the semiconductor wafer by dicing at regular intervals without the dicing line passing through the TEG chip pattern.
<실시예><Example>
다음으로, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다. 도 1은 본 실시 형태의 레티클의 개략을 도시하는 평면도이다.Next, the Example of this invention is described, referring drawings. 1 is a plan view illustrating an outline of a reticle of the present embodiment.
이 레티클(1)은, 일례로서 1숏에서 7개의 반도체 칩 패턴이 얻어지는 것이다. 예를 들면 석영제의 기판(2) 내에는, 7개의 반도체 칩 패턴 영역(3)이 도 1에서의 종방향을 따라 규칙적으로 형성되어 있다. 각각의 반도체 칩 패턴 영역(3)의 평면 형상은 대략 직사각형이며, 동일 사이즈이다. 반도체 칩 패턴 영역(3)의 세로의 길이를 L이라고 한다. 또한, 반도체 칩 패턴 영역(3)에는 트랜지스터, 배선, 컨택트 홀 등의 소자 패턴이 다수 형성되어 있다.As one example, the reticle 1 obtains seven semiconductor chip patterns in one shot. For example, in the
복수의 반도체 칩 패턴 영역(3)을 사이에 두도록 해서 2개의 TEG 칩 패턴 영역(4a, 4b)이 형성되어 있다. 이와 같이 복수의 TEG 칩 패턴 영역을 상하로 배치함으로써, TEG 칩에 의한 평가의 정밀도를 향상시키고 있다.Two TEG
TEG 칩 패턴 영역(4a, 4b)에는, 테스트 패턴으로서 예를 들면 트랜지스터 특성 평가 패턴, 컨택트 홀 저항 평가 패턴 등의 평가 소자군이 형성되어 있다. 또한, TEG 칩 패턴 영역(4a, 4b)에는 전극부(도시하지 않음)가 있으며, 그 전극부를 통해서 외부의 측정기와 전기적으로 접속되어, 전기적 특성을 측정할 수 있는 구성으로 되어 있다.In the TEG
또한, 레티클(1)의 네 구석에 대응하는 위치에는, 각각 중첩 측정용 영역(5), 선폭 측정용 영역(6)이 형성되어 있다. 중첩 측정용 영역(5)은, 노광 공정 시에 레티클(1)과 반도체 웨이퍼와의 위치 정렬이 적절한지의 여부를 판단하기 위한 지표로 되는 마크 등이 형성된 영역이다. 또한, 선폭 측정용 영역(6)은 각 개소의 선폭을 측정하고, 그 값을 비교 검토함으로써 노광 공정 시에서의 반도체 웨이퍼의 기울기(혹은 스테이지의 기울기)의 유무를 판단하는 것을 가능하게 하여, 불량을 방지하기 위한 영역이다. 이와 같이 레티클의 1숏의 네 구석에 중첩 측정용 영역(5)과 선폭 측정용 영역(6)을 배치하는 것은, TEG 칩의 평가의 신뢰성을 향상시키는 관점으로부터 바람직하다.In addition, the superimposition measurement area |
TEG 칩 패턴 영역(4a, 4b)의 세로의 길이 X는 반도체 칩 패턴 영역(3)의 세로의 길이 L의 실질적으로 2분의 1로 되도록 형성되어 있다. 또한, TEG 칩 패턴 영역(4a, 4b)의 가로의 길이는 반도체 칩 패턴 영역(3)의 가로의 길이와 동일한 M이다. 따라서, TEG 칩 패턴 영역(4a와 4b)을 더한 합계의 사이즈는, 반도체 칩 패턴 영역(3)의 1개분으로 되어 있다.The longitudinal length X of the TEG
또한, 인접하는 반도체 칩 패턴 영역(3)의 각각의 사이, 및 반도체 칩 패턴 영역(4a, 4b)과 TEG 칩 패턴 영역(3) 사이가 다이싱 라인 영역(7)이다.In addition, between each of the adjacent semiconductor
다음으로, 본 실시 형태에 따른 레티클(1)을 이용해서 반도체 칩 패턴 및 TEG 칩 패턴을 반도체 웨이퍼 상에 전사하는 공정(노광 공정)으로부터, 원하는 반도체 칩을 개개의 반도체 칩으로 다이싱하는 공정까지의 공정에 대해서 도 2를 참조하면서 설명한다.Next, from the step (exposure step) of transferring the semiconductor chip pattern and the TEG chip pattern onto the semiconductor wafer using the reticle 1 according to the present embodiment, from the step of dicing the desired semiconductor chip into individual semiconductor chips. The process of will be described with reference to FIG.
반도체 웨이퍼(10) 상에 레지스트막(도시하지 않음)을 도포 형성하고, 레티클(1)을 이용해서 그 레지스트막에 대하여 노광을 행하고, 반도체 칩 패턴 영역(3)에 대응하는 반도체 칩 패턴(11), 및 TEG 칩 패턴 영역(4a, 4b)에 대응하는 TEG 칩 패턴(12a, 12b)을 반도체 웨이퍼(10) 상의 레지스트막에 전사한다(제1 노광 공정).이 제1 노광 공정에 의해 얻어진 패턴이 도 2에 도시한 A이다.A resist film (not shown) is coated on the
계속해서, 상기 제1 노광 공정과 마찬가지로 하여, 반도체 칩 패턴 영역(3)에 대응하는 반도체 칩 패턴(13), 및 TEG 칩 패턴 영역(4a, 4b)에 대응하는 TEG 칩 패턴(15a, 15b)을 패턴 A의 상방에 형성한다(제2 노광 공정). 이 제2 노광 공정에 의해 얻어진 패턴이 도 2에 도시하는 B이다. 이 제2 노광 공정은, 제1 노광 공정에서 먼저 형성된 TEG 칩 패턴(12a)의 한변과 제2 노광 공정에서 전사되는 TEG 칩 패턴(15b)의 한변이 접하는 레벨에서 레티클(1)과 반도체 웨이퍼(10)의 위치 정렬 을 제어해서 행한다. 즉, 2개의 연속하는 노광 공정의 경계에서 2개의 TEG 칩 패턴이 전체로서 1개의 반도체 칩 패턴분의 형상 및 사이즈로 된다. 본 실시 형태 에서는, 2개의 TEG 칩 패턴(12a와 14b)을 맞춘 형상은, 하나의 반도체 칩 패턴(11, 13)과 동일 형상이며, 동일 사이즈이다. 따라서, 반도체 웨이퍼 상에 형성되는 TEG 칩의 영역을 종래에 비해서 작게 할 수 있다.Subsequently, in the same manner as in the first exposure step, the
상기 노광 공정을 반복함으로써 반도체 웨이퍼(10)의 전체면의 노광이 종료하면, 현상액으로 현상을 행하여 레지스트 패턴을 형성한다. 다음으로, 그 레지스트 패턴을 이용한 에칭 공정에 의해 반도체 웨이퍼(10)의 전체면에 반도체 칩과 TEG 칩이 형성된다.When the exposure of the entire surface of the
다음으로, TEG 칩에 의한 특성 평가를 행하여, 반도체 칩의 양부를 판단한다. 다음으로, 각 반도체 칩 사이, 및 반도체 칩과 TEG 칩 사이에 형성된 다이싱 라인(15)을 따라 반도체 웨이퍼(10)는 절단되고, 개개의 반도체 칩으로 분할된다.또한, TEG 칩은 그 후 통상 제거된다. 본 실시 형태에서는 연속하는 TEG 칩이 2개로 1개의 반도체 칩과 동일 형상, 동일 사이즈이기 때문에, 결과적으로 다이싱 라인(15)의 간격은 항상 일정하여, 다이싱 공정에서의 컷트 위치의 제어가 번잡해지는 일은 없다.Next, the characteristic evaluation by a TEG chip is performed, and the quality of a semiconductor chip is judged. Next, the
또한, 다이싱 라인(15)의 간격이 일정하기 때문에 TEG 칩 패턴 상을 다이싱 라인이 통과하지 않는다. 그 때문에, 다이싱 공정 시에 TEG 칩의 금속 재료가 비산하는 것은 없어, 반도체 칩의 신뢰성이나 수율이 열화할 일도 없다.In addition, since the interval of the dicing
또한, 본 실시 형태에 따르면 반도체 웨이퍼 상에 형성되는 TEG 칩의 영역을 종래에 비해서 작게 할 수 있기 때문에, 그 만큼 1매의 웨이퍼로부터 얻어지는 반도체 칩의 개수를 늘리는 것이 가능하다.In addition, according to the present embodiment, since the area of the TEG chip formed on the semiconductor wafer can be made smaller than in the related art, it is possible to increase the number of semiconductor chips obtained from one wafer by that amount.
이와 같이 본 실시 형태의 구성에 따르면, 수량을 늘림과 함께 소자 평가나 정렬 어긋남의 방지를 충분히 행할 수 있어, 반도체 칩의 신뢰성 및 수율을 향상시킬 수 있다.As described above, according to the configuration of the present embodiment, the number of elements can be increased, the device evaluation and the misalignment can be prevented sufficiently, and the reliability and yield of the semiconductor chip can be improved.
또한, 본 발명은 상기 실시 형태에 한정되지 않고 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 예를 들면, TEG 칩 패턴 영역(4a, 4b)의 종방향의 길이 X가 반도체 칩 패턴 영역(3)의 종방향의 길이 L의 실질적으로 2분의 1인 것을 유지하면서, 횡방향의 길이를 반도체 칩 패턴 영역의 그 길이보다도 작게 하는 것은 가능하다.In addition, this invention is not limited to the said embodiment, Of course, a change is possible in the range which does not deviate from the summary. For example, while maintaining the length X in the longitudinal direction of the TEG
또한, 상기 실시 형태에서는 TEG 칩 패턴 영역(4a, 4b)의 종방향의 길이 X가 반도체 칩 패턴 영역(3)의 종방향의 길이 L의 실질적으로 2분의 1이었지만, TEG 칩 패턴 영역(4a, 4b)의 종방향의 길이의 합계의 길이가, 1개의 반도체 칩 패턴 영역의 종방향의 길이 L과 실질적으로 동일해지도록, TEG 칩 패턴 영역(4a, 4b)을 디자인하는 것도 생각된다. 이러한 디자인이어도, 종래에 비해서 TEG 칩 패턴의 영역을 작게 함과 함께, 다이싱 간격을 일정하게 하는 것이 가능하다.Moreover, in the said embodiment, although the length X of the longitudinal direction of TEG chip pattern area |
또한, 본 실시 형태에서는 반도체 칩 패턴 영역이 레티클의 종방향으로 복수열 배치한 것에 대해서 설명했지만, 횡방향으로 복수열 배치하고, 이에 대응해서 TEG 칩 패턴 영역을 복수열 배치하는 것도 가능하다.In addition, in this embodiment, although the semiconductor chip pattern region was arrange | positioned in multiple rows in the longitudinal direction of the reticle, it is also possible to arrange | position a plurality of rows in the horizontal direction, and it is also possible to arrange | position a plurality of TEG chip pattern regions correspondingly.
본 발명의 레티클은, TEG 칩 패턴 영역의 면적을 종래에 비해서 작게 하고 있다. 그 때문에, 1매의 웨이퍼로부터 얻어지는 반도체 칩의 수(수량)를 늘릴 수 있다. 또한, 본 발명의 레티클은, 반도체 칩 패턴 영역을 사이에 두도록 해서 TEG 칩 패턴 영역이 형성되어 있다. 그 때문에, 수량을 늘림과 함께 소자 평가를 충분히 행할 수 있어, 반도체 칩의 신뢰성 및 수율을 향상시킬 수 있다.The reticle of the present invention makes the area of the TEG chip pattern region smaller than in the prior art. Therefore, the number (quantity) of semiconductor chips obtained from one wafer can be increased. In the reticle of the present invention, the TEG chip pattern region is formed with the semiconductor chip pattern region interposed therebetween. Therefore, the device evaluation can be sufficiently performed while increasing the quantity, and the reliability and yield of the semiconductor chip can be improved.
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