KR20040084966A - Overlay vernier of semiconductor device and method therefor - Google Patents
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Abstract
Description
본 발명은 반도체소자의 오버레이 버니어 및 그 제조방법에 관한 것으로, 보다 상세하게는 포토리소그래피 공정에서 금속층으로 인한 오버레이 리딩(Overlay Reading) 불량과 오보정을 개선한 반도체소자의 오버레이 버니어 및 그 제조방법에 관한 것이다.The present invention relates to an overlay vernier of a semiconductor device and a method of manufacturing the same, and more particularly, to an overlay vernier of a semiconductor device and a method of manufacturing the same, which improves the overlay reading defect and miscorrection caused by the metal layer in the photolithography process. It is about.
일반적으로 반도체 제조공정은 웨이퍼상에 절연층과 도전층으로 된 다층막으로 특정회로를 구현하는 것으로서, 가장 기초가 되는 것이 웨이퍼상에 특정의 패턴을 형성하는 것이다. 특히 광원과 마스크 또는 레티클등의 패턴 전사기구를 이용한 포토공정은 전공정에서 형성된 패턴과 후공정에서 형성된 패턴간의 정렬이 정확히 이루어져야 신뢰성 있는 반도체회로를 구현할 수 있다.In general, a semiconductor manufacturing process implements a specific circuit as a multilayered film of an insulating layer and a conductive layer on a wafer, and the most basic is to form a specific pattern on a wafer. In particular, in the photo process using a light source, a pattern transfer mechanism such as a mask or a reticle, a reliable semiconductor circuit can be realized only when the alignment between the pattern formed in the previous process and the pattern formed in the subsequent process is precisely performed.
통상적으로 포토공정에서 전·후공정 패턴간의 정렬정도를 거치기 때문에 매 단계마다 특정한 패턴이 형성된 레티클을 사용하게 되며, 각 단계에서 이용되는 레티클에는 버니어가 형성되고, 전공정에서 형성된 버니어가 기준키가 되고 후공정에서 형성된 버니어가 측정키가 되어 전공정의 버니어에 대한 후공정의 버니어의 상대적인 위치관계를 검사하여 패턴간의 오버레이 정도를 판단하게 된다.In general, the photo process uses the pre- and post-process alignment patterns, so each step uses a reticle with a specific pattern. Verniers are formed in the reticle used in each step. The vernier formed in the post process is used as a measurement key to determine the degree of overlay between the patterns by examining the relative positional relationship of the vernier of the post process with respect to the vernier of the previous process.
이러한 종래의 오버레이 버니어는 도 2a 내지 도 2b에 도시된 바와 같이, 일정 크기(예 : 대략 2㎛)의 폭을 갖는 콘택홀(6)내에 텅스텐플러그(7)와 알루미늄(8)이 증착되어 콘택을 형성하는 경우, 상기 텅스텐플러그(7)와 알루미늄(8)은 동일한 웨이퍼내에서 지역별로 즉, 웨이퍼 왼쪽부위의 오버레이 버니어에서는 기준중심선(C)에서 우측으로 편향된 비대칭 프로파일로 증착되고, 웨이퍼 오른쪽부위의 오버레이 버니어에서는 좌측으로 편향된 비대칭 프로파일로 증착된다.In the conventional overlay vernier, as illustrated in FIGS. 2A to 2B, a tungsten plug 7 and an aluminum 8 are deposited in a contact hole 6 having a width (eg, approximately 2 μm) of a predetermined size, so that a contact is made. In this case, the tungsten plug 7 and the aluminum 8 are deposited in an asymmetric profile deflected by region in the same wafer, that is, the right side of the reference center line C in the overlay vernier of the left side of the wafer, and the right side of the wafer. In the overlay vernier of is deposited with an asymmetric profile deflected to the left.
이러한 편향된 비대칭 프로파일은 도 3에 도시된 바와 같이, 오버레이 신호(A,B)를 변형시켜 오버레이 리딩 오류를 발생시키는 문제점이 있다.This biased asymmetric profile has a problem of generating an overlay reading error by modifying the overlay signals A and B, as shown in FIG.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 오버레이 버니어의 모 버니어에 콘택홀을 다수개로 세분화하여 콘택 금속층의 비대칭 프로파일을 방지함으로써 오버레이 리딩오류를 최소화하여 수율을 향상시킬 수 있는 반도체소자의 오버레이 버니어 및 그 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, by minimizing the number of contact holes in the parent vernier of the overlay vernier to prevent the asymmetric profile of the contact metal layer to minimize the overlay reading error to improve the yield An object of the present invention is to provide an overlay vernier of a semiconductor device and a method of manufacturing the same.
도 1은 종래기술에 따른 오버레이 버니어의 콘택홀을 도시한 평면도.1 is a plan view showing a contact hole of the overlay vernier according to the prior art.
도 2a 내지 도 2b는 종래기술에 따른 웨이퍼의 왼쪽 및 오른쪽부위에 위치한 오버레이 버니어의 비대칭 프로파일을 갖는 콘택홀을 각각 도시한 단면도.2A and 2B are cross-sectional views each showing a contact hole having an asymmetric profile of an overlay vernier located on the left and right sides of a wafer according to the prior art;
도 3은 도 2a 및 도 2b의 비대칭 프로파일을 갖는 콘택홀에 의해 발생된 오버레이 신호를 도시한 그래프.FIG. 3 is a graph showing the overlay signal generated by the contact holes with the asymmetric profile of FIGS. 2A and 2B.
도 4a는 본 발명에 따른 오버레이 버니어의 다수개로 세분화된 콘택홀을 도시한 평면도.4A is a plan view showing a plurality of subdivided contact holes of an overlay vernier according to the present invention.
도 4b는 도 4a의 다수개로 세분화된 콘택홀의 확대도.4B is an enlarged view of the plurality of subdivided contact holes of FIG. 4A.
도 5는 본 발명에 따른 오버레이 버니어의 다수개로 세분화된 콘택홀을 도시한 단면도.5 is a cross-sectional view showing a plurality of subdivided contact holes of an overlay vernier according to the present invention.
도 6은 도 5의 다수개로 세분화된 콘택홀에 의해 발생된 오버레이 신호를 도시한 그래프.FIG. 6 is a graph illustrating an overlay signal generated by the plurality of subdivided contact holes of FIG. 5. FIG.
(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)
50 : 모 버니어 60, 60a, 60b, 60c : 콘택홀50: Mor vernier 60, 60a, 60b, 60c: contact hole
70 : 텅스텐 플러그 80 : 알루미늄70: tungsten plug 80: aluminum
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 오버레이 버니어는 소정의 폭을 갖는 스크라이브 라인내에 셀 영역의 이전 레이어에서 형성되며, 콘택홀 각각이 다수개로 세분화된 모 버니어; 및 현 레이어에서 형성되는 자 버니어를포함하여 구성됨을 특징으로 한다.The overlay vernier of the semiconductor device according to the present invention for achieving the above object is formed in the previous layer of the cell region in the scribe line having a predetermined width, the parent vernier is divided into a plurality of contact holes each; And a vernier vernier formed in the current layer.
또한, 본 발명에 따른 반도체소자의 오버레이 버니어 제조방법은 소정의 폭을 갖는 스크라이브 라인내에 셀 영역의 이전 레이어에서 모 버니어를 형성하는 단계; 상기 모 버니어의 콘택홀 각각을 다수개로 세분화하는 단계; 및 상기 스크라이브 라인내에 현 레이어에서 자 버니어를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.In addition, the method for manufacturing an overlay vernier of a semiconductor device according to the present invention comprises the steps of forming a parent vernier in the previous layer of the cell region in the scribe line having a predetermined width; Subdividing each of the contact holes of the parent vernier into a plurality; And forming a vernier in the current layer in the scribe line.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a는 본 발명에 따른 오버레이 버니어의 다수개로 세분화된 콘택홀을 도시한 평면도이며, 도 4b는 도 4a의 다수개로 세분화된 콘택홀의 확대도이다.4A is a plan view showing a plurality of contact holes broken down in an overlay vernier according to the present invention, and FIG. 4B is an enlarged view of the plurality of contact holes broken down in FIG. 4A.
도 5는 본 발명에 따른 오버레이 버니어의 다수개로 세분화된 콘택홀을 도시한 단면도이며, 도 6은 도 5의 다수개로 세분화된 콘택홀에 의해 발생된 오버레이 신호를 도시한 그래프이다.FIG. 5 is a cross-sectional view illustrating a plurality of subdivided contact holes of an overlay vernier according to the present invention, and FIG. 6 is a graph illustrating an overlay signal generated by the plurality of subdivided contact holes of FIG. 5.
도 4a 및 도 4b에 도시된 바와 같이, 모 버니어(50)의 콘택홀(60)을 세그먼트 키에 의해 다수개(예 : 3개)로 세분화하여 작게 형성한다.As shown in FIGS. 4A and 4B, the contact holes 60 of the parent vernier 50 are subdivided into a plurality of segments (for example, three) by a segment key to form small ones.
이때, 상기 콘택홀(60)이 1.9㎛ 크기의 폭을 갖는 경우, 3개의 콘택홀(60a)(60b)(60c)을 0.3㎛의 폭으로 세분화하여 0.5㎛의 간격으로 서로 이격되게 형성한다.In this case, when the contact hole 60 has a width of 1.9 μm, the three contact holes 60 a, 60 b, and 60 c are subdivided into a width of 0.3 μm to be spaced apart from each other at intervals of 0.5 μm.
이로써, 도 5에 도시된 바와 같이, 상기 세분화된 콘택홀(60a)(60b)(60c)내에 텅스텐플러그(70)를 증착하여 에치백하는 경우 상기 텅스텐플러그(70)의 단차는 편향됨이 없이 균일하게 형성되고, 그 후속공정에서 알루미늄(80)을 증착하는 경우 웨이퍼의 왼쪽 및 오른쪽부위 모두에서 상기 알루미늄(80)이 상기 세분화된 콘택홀(60a)(60b)(60c)내에 대칭적으로 형성된다.Thus, as illustrated in FIG. 5, when the tungsten plug 70 is etched back by depositing the tungsten plug 70 in the subdivided contact holes 60a, 60b, 60c, the step of the tungsten plug 70 is not deflected. Evenly formed, the aluminum 80 is symmetrically formed in the subdivided contact holes 60a, 60b, 60c in both the left and right portions of the wafer when the aluminum 80 is deposited in a subsequent process. do.
이러한 텅스텐플러그(70)와 알루미늄(80)의 대칭 프로파일은 도 6에 도시된 바와 같이, 오버레이 신호(A', B')를 변형시키지 않아 오버레이 리딩오류를 방지하고 또한 오버레이를 정확하게 교정할 수 있으며, 또한 오버레이 리딩시 오버레이 신호의 변형을 방지하여 정확한 오버레이 리딩을 수행할 수 있게 된다.The symmetrical profile of the tungsten plug 70 and the aluminum 80 does not deform the overlay signals A 'and B' as shown in FIG. 6, thereby preventing overlay reading errors and also correcting the overlay accurately. In addition, it is possible to perform accurate overlay reading by preventing deformation of the overlay signal when overlay reading.
한편, 본 발명의 다른 실시예로서 각종 스테퍼 또는 스캐너의 금속층마스크에도 정렬 키를 이용하여 콘택홀을 다수개로 세분화하여 형성함으로써 보다 정확한 오버레이 신호를 얻을 수 있어 안정적인 공정마진을 확보할 수 있으며, 재현성 있는 오버레이 보정데이터를 확보하여 고품질의 웨이퍼를 확보할 수 있게 된다.On the other hand, as another embodiment of the present invention by forming a plurality of contact holes in a plurality of stepper or scanner metal layer mask by using the alignment key to obtain a more accurate overlay signal can be obtained a stable process margin, reproducible It is possible to secure high quality wafers by securing overlay correction data.
한편, 여기서는 금속층 증착공정의 경우에 대해서만 언급하였지만, 본 발명은 산화막 또는 폴리실리콘층등의 증착공정에도 적용할 수 있다.On the other hand, although only the case of the metal layer deposition process is mentioned here, the present invention can also be applied to the deposition process, such as an oxide film or a polysilicon layer.
상술한 바와 같이, 본 발명은 오버레이 버니어의 콘택홀을 다수개로 세분화하여 상기 콘택홀내에 콘택 금속층을 대칭적으로 균일하게 증착시킴으로써, 마스크공정 뿐만 아니라 마스크공정 이전 또는 이후 공정에서 오버레이에 영향을 줄 수 있는 프로세스 영향인자를 최소화하여 오버레이 리딩오류에 따른 오버레이 마진악화로 인한 수율저하와 디바이스의 특성열화를 방지하여 안정적인 생산성을 확보할 수 있다는 효과가 있다.As described above, the present invention can affect the overlay not only in the mask process but also in the process before or after the mask process by subdividing a plurality of contact holes of the overlay vernier and depositing a contact metal layer symmetrically uniformly in the contact hole. It is possible to secure stable productivity by minimizing the process influence factors, which prevents yield degradation and device deterioration due to overlay margin deterioration due to overlay reading errors.
또한, 오버레이 리딩오류에 따른 시간적인 손실을 줄여 TAT(Turn Around Time)를 개선할 수 있다는 효과가 있다.In addition, there is an effect that can improve the TAT (Turn Around Time) by reducing the time loss due to the overlay reading error.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030019168A KR20040084966A (en) | 2003-03-27 | 2003-03-27 | Overlay vernier of semiconductor device and method therefor |
Applications Claiming Priority (1)
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| KR1020030019168A KR20040084966A (en) | 2003-03-27 | 2003-03-27 | Overlay vernier of semiconductor device and method therefor |
Publications (1)
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|---|---|
| KR20040084966A true KR20040084966A (en) | 2004-10-07 |
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| KR1020030019168A KR20040084966A (en) | 2003-03-27 | 2003-03-27 | Overlay vernier of semiconductor device and method therefor |
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| KR (1) | KR20040084966A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787321B1 (en) * | 2006-01-20 | 2007-12-21 | 주식회사 하이닉스반도체 | Exposure mask for overlay vernier |
-
2003
- 2003-03-27 KR KR1020030019168A patent/KR20040084966A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787321B1 (en) * | 2006-01-20 | 2007-12-21 | 주식회사 하이닉스반도체 | Exposure mask for overlay vernier |
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