KR20070112373A - 저전력 모니터 방법 및 감지된 상황 변화에 대해 더 높은전력으로 지능형 반응을 개시하기 위한 저전력 방법 - Google Patents

저전력 모니터 방법 및 감지된 상황 변화에 대해 더 높은전력으로 지능형 반응을 개시하기 위한 저전력 방법 Download PDF

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KR20070112373A
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켄트 커나한
크레이그 노먼 램버트
존 칼 토마스
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화이어 스톰, 아이엔씨.
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Abstract

저전력으로 대기하거나 그것의 클록을 차단한 휴면 모드에 있을 수 있는 로직 제어기(예를 들어, 마이크로 프로세서)를 포함하는 동시 제어 시스템이 제공된다. QSO(quick start oscillator)는 필요치 않은 경우 차단되어 전력 사용을 줄이지만 신속하게 기상되어 클록 신호를 로직 제어기에 공급하여 신속하게 제어기를 기상시키고, 따라서 제어기가 긴급 상황에서 반응할 수 있게 한다. 이러한 긴급 상황이란 미리정의된 문턱 미만으로 바이탈 공급 전압이 강하하는 경우일 수 있다. 저전력 비교기(LPTC)는 이러한 전압 강하를 감지하고 번갈아 제어기를 기상시키는 QSO를 개시시킨다. 기상의 원인을 알아내는 제어기는 긴급 상황에 신속하게 반응하고, 이어서, QSO를 끔으로서 전력 사용을 줄이며 QSO 자체를 휴면 모드에 들어가게 한다. 트리거 문턱의 설정을 유지하도록 하는 제2보정 시스템 및 QSO가 제공되고 또한 LPTC 내에 있는 신규한 DAC가 제공된다.
저전력 비교기, QSO, DAC, 휴면 모드, 보정 시스템

Description

저전력 모니터 방법 및 감지된 상황 변화에 대해 더 높은 전력으로 지능형 반응을 개시하기 위한 저전력 방법{Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition}
본 출원은 법이 허용하는 범위에서 하기 인용된 미국 특허 번호 60/641,889 및 그것의 청구항 권리의 일부 계속 출원(CIP: continuation-in-part)이다.
본 발명의 내용은 일반적으로 하나의 상황을 저전력으로 모니터하고, 이어서 그 상황에 대한 변화 감지에 다소 높은 전력으로, 신속하며, 지능형 논리로 반응 하는 것이 유용한 경우에 관련된다. 비한정적인 일 예로, 비정상적으로 시스템을 깨우는 것 또는 긴급 상황에 대한 응답으로 인해 방해 받는 배터리 또는 유사한 방법으로 전력을 공급받는 시스템을 저전력 휴면(sleep) 상태로 유지하는 것이 있다. 더욱 상세하게는, 본 발명의 일 실시예는 휴면 시스템의 바이탈 측면(vital aspect)을 모니터링하면서 저전력 또는 반휴면 상태를 유지하는 시스템 모니터링 수단에 관한 것이다. 일반적인 반휴면 상태의 모니터링 수단은 활동적인 반응을 요구하는 긴급상황(즉, 최소 메모리 유지 전압이 손실되는 위급한 상황)에 반응하여 일시적으로 더 높은 전력 소비 또는 경고 상태로 스위치된다.
공유출원의 상호 참조
아래의 동시 계속 미국 가출원 또는 일반 특허 출원들은 본 출원의 소유권자에 의해 소유되고, 그 내용은 상호 참조로서 포함된다.
(A) Kent Kernahan 등에 의해 2005년 1월 5일에 출원된 특허 번호 60/641,889 [Attorney Docket No. M-15769-V1] 원제 LOW VOLTAGE DETECTOR AND QUICK START OSCILLATOR FOR LOW QUIESCENT POWER OPERATION;
(B) Milton D. Ribeiro와 Kent Kernahan에 의해 2005년 1월 5일에 출원된 출원 번호 11/030,688 [Attorney Docket No. M-15428-V1] 원제 Switching Power Converter Employing Pulse Frequency Modulation Control;
특허의 상호 참조
아래의 미국 특허의 개시된 내용은 본 출원의 상호 참조로서 포함된다.
(A) Kent Kernahan과 John Carl Thomas 의해 2004년 11월 30일에 발행된 미국 특허 번호 6,825,644, 제목 Switching Power Converter.
저작권 통지
본 발명의 내용의 일부는 저작권 보호를 위한 내용을 포함한다. 저작권 소유자는 특허 상표국(Patent and Trademark Office) 특허 파일 또는 기록들에 나타난 바와 같은 특허 문서 또는 특허 내용의 복사 재생에 반대하지 않지만, 그 외 저작권과 관련한 모든 권한을 가진다.
잘 알려진 바와 같이, 클록(clock) 구동 CMOS(complementary metal oxide semiconductor) 로직(logic)은 주 구동 클록이 꺼짐에도 불구하고 저출력 상태에서 유지될 수 있다. 또한, 알려진 바와 같이, 이러한 CMOS 로직 등에 소비되는 전력은 그것의 클록킹 주파수가 증가함에 따라 증가하는 경향이 있다. 반면에, 클록 구동 직렬 CMOS 로직 등이 긴급 상황에서 반응할 수 있는 속도는 클록킹 주파수가 느려짐에 따라 느려지는 경향이 있는 것으로 알려져 있다. 따라서, 긴급한 상황에 직렬 로직 수단에 의한 빠른 논리 반응 및 저출력 소비가 바람직한 상황에서, CMOS 로직(또는 이의 동등물)의 이 두 특성은 서로 충돌하게 된다.
이러한 상황의 비제한적인 예를 배터리 출력 시스템과 같은 분야에서 찾을 수 있다(즉, 저출력 광기전성 패널에 의해 구동되는 시스템). 이러한 것들은 필요치 않을 경우 전력 켜짐 상태를 유지하기 위해 장기간에 걸친 저출력 또는 휴면 모드로 작동할 수 있고, 따라서 배터리 시스템 또는 다른 부하 저장 시스템에서의 부하 저장의 사용 기간을 늘린다. 휴면 모드에서 시스템의 일부 활동 또는 본질적으로 모든 활동은 중지된다. 시스템의 일부가 산발적으로 그 자체에, 특히 시스템의 연속적인 실행 가능성을 위협하는 것들을 제공함에 따라, 시스템 안에 저장된 활동중인 작동 데이터가 사라지지 않고/또는 시스템이 충분히 작동하여 새로운 입력에 반응할 수 있도록 하기 위하여 시스템의 일부(예를 들어, 휘발성 CMOS 메모리)는 소정의 최소 휴면 전압 VSLEEPmin 을 초과하여 유지될 필요가 있을 수 있다.
몇몇 경우에서, 근사 휴면 시스템은 부분 또는 전체적으로 신속하게 기상(wake up)하고 새로운 긴급 상황에 신속하게 반응하는 것이 바람직하다. 필수 메모리에 인가되는 최소 휴면 전압 VSLEEPmin이 손실되는 절박한 경우에는 신속한 반응이 필요할 수 있다. 이러한 상황은, 예를 들어, 시간 경과 및/또는 다른 원인(즉, 온도 변화)에 따른 시스템 유지 최소 전력 공급 수단에 있는 전하의 기생 손실에 기인한 것이다. 몇몇 시스템에서는, 배터리 수명을 더 연장하도록 최소 휴면 전압 VSLEEPmin 을 다소 초과하는 전압이 화학적 주배터리 등이 주요 부하로부터 효과적으로 연결이 끊어진 채 저누설 캐패시터(시스템 유지 최소 전력 공급 수단) 내에 저장된다. 결국, 저누설 캐패시터에서도 전하가 새어나오고, VSLEEPmin이상으로(예를 들어, 상기 인용된 미국 특허 번호 11/030,688 에서 개시된 것과 같은 소정의 데드밴드(deadband) 고전압 Vdbh으로) 캐패시터(또는 다른 시스템 유지 최소 전력 공급 수단)를 재충전하기 위해 직접적 또는 간접적으로(즉, 스위치된 레귤레이터를 통해) 주 배터리를 최소화된 부하 및 캐패시터에 일시적으로 재결합할 필요가 있다. 이러한 시스템의 부분 집합에서, 저누설 캐패시터는 단일 재충전 펄스 VSLEEPmin보다 약간 높게함으로써 재충전된 후, 다시 충전되기 전에 VSLEEPmin으로 다시 감쇄하도록 한다. 주 배터리를 효과적으로 재연결하는 대신에, 방전된 캐패시터를 재충전하는 다른 수단이 사용될 수 있는데, 예를 들어, 파워 그리드(power grid) 또는 광기전성 패널에 일시적으로 연결할 수 있다. 여기서, 배터리는 다만 설명에 도움이 되는 실례 일 뿐이다.
이러한 근사 휴면 시스템과 관련한 문제는 기상 시, 시스템이 주변의 상태에 대한 적절한 정보를 얻지 못할 수도 있다는 것이고 그 주변의 상태란 급속하게 저하되거나 또는 변경되는 상태다. 그래서, 상황에 대한 빠른 인지가 필요할 수도 있고, 그것에 대한 즉각적인 반응이 또한 필요할 수 있다. 예를 들어, 하나 또는 두 개의 배터리 및 광기전성 전력의 조합이 임의의 기상 시간동안 충전 유지 캐패시터의 재충전을 위해 사용될 수 있다면, 시스템은 지능적으로 어떤 소스(source)를 사용할 지 그리고 재충전 펄스에 대해 지속 시간이 언제 필요한 지를 결정할 필요가 있을 수 있다. 이것은 기상이 밤에 일어나느냐 낮에 일어나느냐에 따라 다를 수 있고, 전자에 경우는 맑은 날씨인가, 흐린 날씨인가에 따라 다를 수 있다. 또한 재충전 펄스의 지속 시간은 주 배터리의 상태에 따라 다를 수도 있는데, 주 배터리 자체는 시간의 경과 및/또는 온도 변화에 따라 전압이 감쇄될 수 있다. 기상 시스템은 신속하게 그 상황에 액세스할 수 있고 지능적으로 다음에 무엇을 할 것인지를 결정할 수 있어야 한다. 그러나, 주 클록이 에너지를 절약하기 위해 꺼져 있다면 어떻게 그렇게 할 수 있는가? 반면에, 주 구동 클록이 항상 켜져 있다면, 근사 휴면 시스템은 휴면동안 어떻게 낮은 전력을 유지할 수 있는가?
상기 사항으로부터, 상황을 인지하는 저전력 수단이 필요하다는 것을 알 수 있다. 휴면 모드 전압 소스(예를 들어, 저누설 캐패시터)의 전압이 소정의 최소 휴면 전압 VSLEEPmin에 가까이(또는 아래로) 위험할 정도로 떨어질 경우와 같이 변화하 는 상황을 감지할 수 있는 모니터링 수단이 필요하다. 모니터링 수단은 경고할 필요가 있는 상황이 감지되었을 때 올바른 동작이 취해질 필요가 있다는 것을 신속하게 알려줄 수 있어야 한다. 그러나, 전력을 유지하기 위해, 모니터링 수단 및 모니터링 하는 방법은 그 자체가 저전력용이어야 한다. 반면에, 경고할 필요가 있는 상황이 감지되었을 때 신속한 경고를 제공하기 위해서는 모니터링 수단과 그 경고 방법은 상대적으로 고속이어야 한다.
상기 사항으로부터, 휴면 및 긴급 기상 시스템에 대해 저전력 모니터링 수단뿐만 아니라 신속하고 즉시 클록되어 각각의 경고 상황에 신속하고 올바르게 반응할 수 있는 지능형 반응 수단(예를 들어, 로직 수단)을 구비하는 것이 바람직하다는 것을 또한 알 수 있다. 종래에는 마이크로 프로세서와 같은 제어기 로직의 주 클록 드라이브를 정밀하게 제어하기 위해 PLL's(phase locked loops)을 사용했다. 이러한 PLL's은 일반적으로 반응 시간이 느리고, 클록킹(clocking) 주파수를 자동적으로 추적하기 위해 외부 온도 및/또는 전압 조건의 관점에서 천분의 몇 초의 차수를 취할 수 있다. 이러한 시작 지연은 상기 설명한 바와 같이 응급 기상 상황에는 허용되지 못하는 수가 있다.
본 발명에 따른 일 실시예는 LPTC(low power threshold-cross detecting comparator) 및 LPTC에 의해 기상되도록 결합된 QSO(quick-start oscillator)를 포함한다. 모니터된 아날로그 전압이 소정의 다른 전압(예를 들어, 최소 휴면 전압 VSLEEPmin) 미만으로 한방향으로 내려가는 것과 같은, 반응할 필요가 있는 이벤트(event)를 후자의 비교기가 탐지한 후에 QSO가 LPTC에 의해 기상되어 활성화될 경우 QSO는 저전력 비발진 모드로부터 바람직한 타겟(target) 주파수에서 또는 바람직한 타겟 주파수에 현저하게 근접해서 발진하는 모드로 신속하게 스위치된다. 저전력 비교기(LPTC)는 반휴면상태에서는 전력을 거의 또는 전혀 쓰지 않지만, 모니터된 아날로그 전압이 프로그램적으로 정의된 문턱 이하로 일정한 방향으로 가로지르는 것과 같은 경고 상황에 반응해서는 외부 수단(예를 들어, QSO)에 더 활기차게 경고해(alert)주는 능력을 신속하게 획득한다. 경고 생성 임무를 수행하고난 후, LPTC는 모니터링 모드 또는 PD(power down) 모드에 남아서 시스템 전력을 유지할 수 있다(다중 LPTC의 경우, LPTC들은 QSO가 시작된 후 제어 로직 수단을 활성화한 후 모두 PD 모드에 있게 되고, 이것은 QSO와 제어 로직 수단이 작동되는 동안 수행되어 시스템 전력을 유지한다). 상기 QSO는 반휴면상태에서 전력을 거의 또는 전혀 쓰지 않지만 기상되었을 때 기상 시스템 내의 제어 로직 회로가 기상된 QSO에 의해 신속하고 적절하게 클록(오버클록(overclock)은 되지 않는, 즉, 너무 빠르게 클록되지 않는)될 수 있기 위하여 선 정의된 적당한 작동 주파수를 신속하게 얻게되고 이어서, 로직 회로는 LPTC(low power monitoring means)에 의해 검출되는 응급 상황에 반응하여 하나 이상의 바람직한 반응 동작을 수행하게 된다(예를 들어, 순간적으로 활동하는 배터리 전력 스위치 전력 공급). 기상 로직 회로가 할당된 임무를 수행한 후, QSO는 정지 모드로 되돌아 가고, 이로써, 로직 회로 및 기상 로직 회로 자체를 휴면 시키고 시스템 전력을 유지시킨다. 도면을 포함한 예는 문턱 아래로 떨어지는 전압을 저전력으로 검출하는 것에 관한 것이지만, 두 개의 전압이 계속해서 변하는 데에도 불구하고 그 중 하나의 전압이 다른 것보다 현저히 크게 될 경우 또는 모니터된 전압이 미리정의된 영역으로부터 벗어나는 경우와 같이 및/또는 모니터된 온도가 미리정의된 영역으로부터 벗어나는 경우와 같이, 저전력 모드에서 다른 형식의 이상 현상을 감지하는 것도 본 개시된 내용의 계획 안에 있다.
여기에 개시된 특정 실시예는 비대칭적으로 반응하는 LPTC(low-power programmable threshold-crossing comparator)를 포함하는데 상기 LPTC는 공급된 문턱 전압에 대해 주어진 제1전압(INN 노드에 수신된)의 강하를 검출하는 것에 대해 상대적으로 빠른 반응을 제공한다(예를 들어, 메모리 유지 전하의 손실을 알려주는 문턱 전압에 대한 INN 저하). LPTC는 모니터된 제1전압이 문턱 전압 레벨을 초과하여 증가하는 반대 상황의 검출에 대해 상대적으로 느린 반응을 제공한다. 따라서, LPTC는 반대 및 주의를 끌지 않는 상황의 변화된 상태에 반응할 때 더 적은 전력을 사용한다. 일 실시예에서, LPTC는 프로그램 가능하여 적절한 아날로그 기준 전압을 제공(LPTC의 INP 노드에)하는 저전력 DAC(digital-to-analog converter)를 포함한다. 일 실시예에서, 모니터된 전압(INN)이 정의된 기준 전압값에 근접하거나, 또는 미만으로 위험하게 떨어질 지를 정확히 알 수 있도록 시스템 내에서 저전력 DAC는 보정(calibrate)될 수 있다.
일 실시예는 신속하게 안정화하는 코어(core) 발진기 회로와 조합되어 기준 저주파에 대한 바람직한 고주파의 클록 신호를 생성하는 QSO(quick start oscillator)를 포함한다. 여기서, 고주파(예를 들어, 일 실시예에서 약 62 MHz)는 기준 저주파(예를 들어, 33 kHz)에 대해 큰 배수(예를 들어, 약 100배 초과)이지만, 미리정의된 상한선(예를 들어, 일 실시예에서 약 66 MHz, 이 값은 관련된 마이크로 프로세서 칩에 대한 최대 안전 클록킹 속도이다)을 초과하지 않는다. 일 실시예에서, 신속한, a-VCO(awakenable, voltage controlled oscillator)가 제공된다. a-VCO는 발진기(a-VCO)의 출력 주파수가 주기적으로 또는 그렇지 않으면, 응급 기상 이벤트가 발생하기 전에 보정될 수 있기 위하여 VCO 제어기와 결합된다. 상기 보정은 크리스탈 타임 베이스(crystal time base) 또는 온도, 전압, 및/또는 다른 변화에 대해 전혀 영향을 받지 않는 주파수를 가지는 다른 수단의 현저히 낮은 주파수와 관련해서 수행된다. 크리스탈 타임 베이스는 그것이 가지고 있는 상대적인 저주파(예를 들어, 33KHz)때문에 상대적으로 전력을 거의 사용하지 않는다. 일 실시예에서, a-VCO의 매우 높은 주파수(예를 들어, 62 MHz)는 DAC 및 저장된 디지털 제어 워드(word)(QDIN)를 사용해서 a-VCO에 인가되는 제어 전압을 조정함으로써 제어한다. 주어진 조건에 대해 적당한 디지털 제어 워드(QDIN)를 결정하고 저장할 때, a-VCO는 신속하게 시작되어 주변 조건(예를 들어, 온도)이 확연하게 변경되지 않는 한 타겟 주파수로 또는 타겟 주파수 근처에서 작동할 수 있다.
일 실시예에서, DAC 및 그것의 디지털 제어 워드 스토리지(storage)(QDIN 레지스터)를 구동하는 VCO 제어기는 두 개의 리플 카운터(ripple-counter), 및 업데이트 수단을 포함하여 두 개의 리플 카운터 중 하나에서 만들어진 카운트에 기초한 스토리지에서 디지털 제어 워드를 업데이트한다. 다른 것들이 하강 에지에서부터 하강 에지까지 카운트하는 반면에 두 개의 리플 카운터 중에 하나는 크리스탈 타임 베이스 클록(저전력 클록)의 상승 에지에서부터 상승 에지까지 카운트한다. 카운터 중에 하나는 얼마나 많고 높은 VCO 출력 틱(tick)이 크리스탈 타임 베이스 클록 에지 사이의 시간 범위를 채우는 가를 결정하는 데 사용될 수 있다. 카운트는 바람직한 타겟 카운트와 비교되고 VCO에 인가되는 제어 전압은 VCO 출력 카운트를 바람직한 카운트로 일치하도록 증분하거나 점감한다. 일 실시예에서, 기상된 a-VCO가 현재의 디지털 제어 워드(QDIN)에 대한 안정된 기상 모드(GOOD 모드)인 정상 상태로 언제 되는가가 표시된다. 이러한 표시는 외부 로직에 의한 게이트(gate) 클록 이용(클록이 가능한)에 사용되어질 수 있다. 일 실시예에서 기상된 a-VCO가 그것의 변경 및 저장된(UPDATE) 주파수 제어 워드를 가지는 것이 표시된다. 일 실시예에서, 지능형 관리 수단(즉, 마이크로 프로세서)이 QSO가 그것의 저전력 차단 모드로 되돌아오도록 명령할 때까지 기상된 QSO는 바람직한 고주파수(타겟 주파수)로 연속적으로 진동하도록 고정된다. 몇몇 실시예에서, QSO가 기상한 후에도, 저전력 모니터(LPTC)는 전력이 내려가기 보다 증가하고, 스테이 온(stay-on) 신호는 QSO 회로로 오알드(ORred)되어 QSO를 기상 시킨 LPTC가 그것의 경고 신호를 언어서트(unassert)(예를 들어, 로우(low)) 상태로 다시 스위치시키는 경우에도 계속해서 QSO를 진동하게 한다. QSO가 저전력 휴면 모드에 있는 동안, 보정(calibration)을 통해 디벨럽(develop)된 디지털 제어 워드는 가장 최근의 설정(establish)된 VCO 제어 전압(반복적인 재보정을 통해 설정된)을 나타내도록 유지되고, 이렇게 유지된 값은 QSO가 신속하게 시작 및/또는 재보정된 다음 VCO의 제어 DAC에 인가되는 시작 값이 될 수 있다. 따라서, 기상 시, QSO는 온도와 같은 인자들이 크게 변화하지 않을 경우 보정된 마지막 시점에서 얻어진 바람직한 타겟 주파수 또는 그 주파수에 근접한 조건에서 시작할 수 있다. 일 실시예에서, QSO의 기상 후 정상 상태의 안정성은 QSO의 미리정의된 개수의 사이클이 카운트된 후 얻어진다(예를 들어, 빠른 VCO 출력의 8 클록 사이클).
이해를 돕고자 본 개시의 다른 측면들을 아래에 상세하게 설명한다.
이하, 첨부한 도면을 참고로 상세히 설명한다.
도 1은 본 발명에 따라 QSO(quick start oscillator)의 아날로그를 포함하는 부분을 개략적으로 보여주는 도면.
도 2는 도 1의 빠른 시작 발진부와 조합하여 이용되는 디지털 제어 및 보정부를 개략적으로 보여주는 도면.
도 3은 도 2의 QSO 제어 시스템에 사용될 수 있는 디지털 타이밍 블록(digital timing block)(SYNC_START timing block)을 개략적으로 보여주는 도면.
도 4는 도 2의 디지털 제어부에서 사용될 수 있는 GOOD 신호 생성 블록을 개략적으로 보여주는 도면.
도 5는 주어진 카운터에 대한 보정이 느린 기준 클록(C33K)의 상승하는 에지 사이에 있을 지 하강하는 에지 사이에 있을 지를 결정하는 도 2의 디지털 제어부에서 사용될 수 있는 HALFCLK 검출 블록을 개략적으로 보여주는 도면.
도 6은 로컬(local) UPDATE 타이밍 신호를 생성하는 도 2의 디지털 제어부에 서 사용될 수 있는 CTLR 블록을 개략적으로 보여주는 도면.
도 7은 도 2의 디지털 제어부에서 사용될 수 있는 CNT12 카운터 블록을 개략적으로 보여주는 도면.
도 8은 도 2의 디지털 제어부에서 사용될 수 있는 GEQ12 디지털 비교 로직 블록을 개략적으로 보여주는 도면.
도 9는 QDIN 제어 워드를 업데이트하고 저장하는 도 2의 디지털 제어부에서 사용될 수 있는 데이터 제어 DCTRL 블록을 개략적으로 보여주는 도면.
도 10은 본 발명에 따라서 LPTC(low power programmable threshold comparator)을 개략적으로 보여주는 도면.
도 11은 본 발명의 일 실시예에서 사용될 수 있는 반전 세그먼트(segment)된 DAC를 개략적으로 보여주는 도면.
도 12는 도 10의 LPTC의 INP 노드에 기준 전압을 공급하는 본 발명의 일 실시예에서 사용될 수 있는 저전력 프로그램 가능한 DAC를 개략적으로 보여주는 도면.
도 13은 본 발명에 따라서 저전력 휴면 용량을 가지는 전력 공급 시스템을 개략적으로 보여주는 도면.
도 14는 복수개의 LPTC 및 경고 용량을 가질 LPTC를 프로그램적으로 선택하는 QSO(quick start oscillator) 사이에 제공되어 QSO를 LPTC의 상태와 상관없이 작동시킬 수 있는 로직 인터페이스(interface) 회로를 개략적으로 보여주는 도면.
도 13을 참조하여, 본 발명에 따라 실례로 든 시스템(1300)에 대한 블록도가 제공된다. 시스템(1300)이 저전력 휴면 모드 용량을 가진 배터리 전력의 스위치 전력 공급기(1301, 1305)를 나타내고 있지만, 본 발명은 이러한 도시된 적용에만 국한되지는 않는다. 본 설명을 통해 바이탈 시스템 조건들에 대한 저전력 모니터링 및 하나 이상의 모니터된 조건의 검출된 변화에 대한 고전력의 신속한 지능형 또는 로지컬(logical)반응 중 하나 또는 둘 다를 많은 다른 환경에서 사용할 수 있음을 알 수 있다.
도 13에서 특정한 관련이 있는 3 가지 요소는 (1)시스템(1300) 안에서 바이탈(vital) 상황을 각각 모니터하는 복수개의 저전력 소비 상황 모니터(1310a, 1310b 등, 두 개만 도시됨), (2)연결된 복수개의 모니터(1310a 등) 중 하나에 의해 신속하게 진동을 시작하는(예를 들어, 1000 분의 1 초보다도 훨씬 적은) 적어도 하나의 QSO(quick-start oscillator)(1330), 및 (3)적어도 하나의 QSO(1330)의 기상에 의해 기상되어 클록 구동 작동되는 지능형 디지털 미니(mini) 제어기(1355-1355')(참고하여, 미니 제어기(1355-1355')가 용이하게 표현하기 위해 두 개의 상자로 도시되었지만, 하나의 장치를 나타내는 것으로 이해된다).
실례로 적용된 것을 살펴보면, 스위치된 전력 공급부는 배터리(1301) 또는 다른 전원(또는 그것에 연결된)을 포함하여 디지털적으로 제어되는 스위칭 레귤레이터(regulator)(1305)를 구동한다. 예를 들어, 레귤레이터(1305)는 멀티 채널인데, 여기서 멀티 채널이란 제1저누설 캐패시터(1308)를 "a" 채널로 나타내고 제2저누설 캐패시터(1306)을 "b" 채널로 나타낸 것처럼 두 개 이상의 DC 전력의 출력을 가지는 것을 의미한다. 스위칭 레귤레이터(1305)는 저전력 휴면 모드로 될 수 있는 데, 주 배터리(또는 다른 소스)(1301)는 배터리 수명을 늘리도록, 구동되는 다양한 주 부하로부터 분리되는 것이 효과적이다. 물론, 고 배출(drainage) 부하(미도시)는 또한 효과적으로 도시된 전압 유지 캐패시터(1306, 1308)로부터 분리 및/또는 고 저항 모드로 스위치된다. 그러나, 주 배터리(1301)는 전력을 직접적 또는 간접적으로 아래에서 더 설명될 저전력 실시간 클록(1321)과 같은 적은 부하에 계속해서 공급할 수 있다. 주 배터리(1301)는 시스템 내의 다양한 주요 부하에 전력을 공급하는 것으로부터 효과적으로 분리되기 때문에, 저누설 캐패시터(1306, 1308 등)는 다양한 시스템 바이탈 위치(예를 들어, 메모리 1351)에서 주로 바이탈 시스템 전압(또는 전류)를 유지하는 역할을 하게 되고, 따라서, 바이탈 전압(또는 전류)는 일반적으로 각각의 미리정의된 최소값들 이상으로 유지되거나, 그렇지 않으면, 상황 모니터들은 바람직한 상황이 유지되지 않는다는 것을 나타내는 경고를 수행한다. 지능형 미니 제어기(1355-1355')는 경고 및 이어지는 QSO(1330)의 시작에 의해 기상되어 행동을 하게 된다. 이어서, 미니 제어기는 기상 시에 주위 상황에 대한 액세스(access)를 시도하고 적절하게 올바른 행동을 하게 된다.
주 배터리(1301)가 주요 부하로부터 분리되기 전에(또는 그 반대, 또는 부하가 고 저항 모드로 스위치 되는), 그리고 시스템(1300)이 그것의 저전력 휴면 모드로 변이되기 전에, 스위칭 레귤레이터(1305)의 주 제어기(1350)는 그것의 주 드라이브 클록(1352)을 끄고 휴면된다. 도시된 실시예에서, 주 제어기(1350)는 미니 제어기(1355-1355')보다 더 크고/또는 더 복잡하고/또는 일반적으로 더 많은 전력을 사용한다. 주 제어기의 주 드라이브 클록(1352)은 본 실시예의 QSO보다 다소 빠르게(예를 들어, 66 MHz 대(versus) 62 MHz) 작동되도록 설계되는 데, 여기서, 이러한 다소 빠른 주파수는 시스템의 특정한 최대 안전 클록킹 주파수에 상대적으로 근접하지만 그 미만이다. 적절할 수 있는 다른 실시예에서 주 드라이브 클록의 주파수와 QSO 주파수의 다른 미리정의된 관계가 제공될 수 있다. 본 실시예에서, QSO가 주 드라이브 클록(1352)보다(약 66 MHz) 다소 느리게(약 62 MHz로) 작동하도록 구성된 이유는 QSO 구동 미니 제어기(1355-1355')가 주 드라이브 클록(1352)에 의해 다른 시간에 구동되어지는 몇몇 하드웨어 및/또는 소프트웨어 자원(예를 들어, 1305)을 공동으로 사용(중첩되지만 각기 다른 시간에)하기 때문이다. 주 드라이브 클록(1352)보다 QSO가 더 빠르게 작동하지 않지만 동시에 너무 느리게 작동하지 않도록 하는 것은 이러한 특정한 환경에서 바람직하다. 이러한 주파수들 사이에서의 약간의 작은 관계(fQSO<fMAIN)는 QSO가 공유 하드웨어 및/또는 소프트웨어 내에서 로직 레이스(logic race) 문제점들을 유도하지 않도록 보장한다. 이것은 또한 QSO 구동 미니 제어기(1355-1355')가 그것의 할당된 작업을 로직 레이스 문제점들을 유도하지 않고 본질적으로 가능한 한 적은 시간에 완료할 것을 보장한다.
전체 주 제어기(1350)는 더 많은 전력을 소비하고 대부분의 그 자원들은 휴면 모드동안 필요하지 않고, 불필요한 전력을 소비하기 때문에, 그리고 주 클록 드라이브(1352)(PLL에 기반한 드라이브)를 시작하고 보정하는데 더 적은 주파수 기준 클록(C33KHZ)에 비해 과다하게 오랜 시간(예를 들어, 1000분의 1초 이상)이 걸릴 수 있기도 하기 때문에, 시스템(1300)의 휴면 모드동안 더 많은 전력을 소비하는 주 제어기(1350)를 기상시키는 것은 바람직하지 않다. 대신, 대부분의 경우에 QSO(quick-start oscillator)(1330) 및 더 작은 미니 제어기(1355-1355') 및 시스템 자원의 공유된 부품들만이 시스템이 휴면 모드에 있는 동안 휴면 유지 업무를 다루기 위해 기상된다.
휴면 유지 업무들 중의 하나는 시스템 유지 전압을 보장하는 것이다. 이러한 시스템 유지 전압(예를 들어 Vdd)은 시스템 내의 다양한 포인트에 제공될 수 있고 이러한 전압에 대한 전하는 캐패시터(1306, 1308)와 같은 저누설 캐패시터 수단에 저장될 수 있다. 일 실시예에서, 본질적으로 시스템(1300) 안의 모든 디지털 로직 회로는 하나 이상의 모노리식 집적 회로 안에 일체형으로 형성된 CMOS 기술로 수행되고 따라서, 이러한 디지털 로직 회로는 활동적으로 클록되지 않을 때 또는 그렇지 않으면 교반될 때 상대적으로 최소량의 전력을 소비하고 프로세스에 맞는 트랜지스터들은 적당한 위치에 형성된다. 일 실시예에서, 주 제어기(1350)는 시스템이 휴면 모드로 들어가기 직전에 작동 데이터를 받아서 저장하는 휘발성 메모리 수단(1351)(예를 들어, CMOS 정지 또는 다이나믹 메모리)을 가진다. 시스템 휴면 모드의 마지막에서 기상될 때, 주 클록(1352)은 소정의 속도(예를 들어, 66MHz)로 ㅋ키워지는 그것의 내부 PLL(phase-locked loop)을 가지고, 이어서, 주 제어기(1350)는 메모리 수단(1351)에 저장된 작동 데이터에 액세스하고 먼저 저장된 작동 데이터를 이용하여 정상 시스템 작동을 계속할 것이다. 작동 데이터를 잃어버리게 되 면, 주 제어기(1350)는 일반적인 기상을 수행할 수 없을 것이고 시간이 걸리는 어떤 형식의 회복이 필요할 수도 있다. 이와 같이 레귤레이터의 주 부하(미도시)는 전체 시스템(1300)이 휴면모드에서 기상할 때 요구되는 만큼 신속하게 조절된 전력을 받아들이지 못할 수 있다. 따라서, 주 시스템 메모리 수단(1351)이 그 작동 데이터를 잃지 않도록 하는 것은 중요하다. 그런 까닭에, 데이터 유지 전압이 주 제어기(1351)가 휴면 모드에 있을 때에도 메모리 수단(1351)의 연속적인 기반 하에 확실히 공급되는 것이 중요하다. 저누설 캐패시터 중 하나는 주 메모리 수단(1351)의 데이터 유지 전압을 저장하는 기능을 가진다. 동일한 또는 다른 저누설 캐패시터는 아래 설명될 LPTC(1310) 및/또는 QSO(1330) 내에서 분배되는, 다른 메모리 수단(즉, 1316)에 의해 사용되는 데이터 유지 전압을 저장하는 기능을 가질 수 있다. 아날로그 및 디지털 회로의 분리된 전력 레일(rail)들이 아날로그 회로를 디지털 스위칭 노이즈로부터 보호하도록 바람직하다면 제공될 수 있다.
도시된 바와 같은 각각의 저전력 소비 디지털 프로그램가능하지만 아날로그인 작동 비교기(1310a, 1310b)가 각 채널 캐패시터에 연결된다. 'a' 채널로 기능하는 것 하나만 1310a에서 보다 상세하게 도시된다. LPTC(1310b)는 유사한 구조이지만 기능적으로 "b" 채널 캐패시터(1306) 상의 Vdd 전압을 모니터링하기 위해 연결되고 "b" 채널을 위한 적당한 최소 전압에서 트립(trip)하기 위해 프로그램된 걸로 이해한다. 복수개의 LPTC(즉, 1310a)는 이진 로직 동작 라인(1331a, 1331b 등)을 통해 OR 게이트(1332)에 연결되어, 상기 OR 게이트를 경유해서 QSO(1330)에 경고 신호를 보낸다. OR 게이트(1332)는 신속하게 기상가능한 전압 제어 발진기(VCO)(1333)를 구동하는 데, 전압 제어 발진기(1333)는 언급된 QSO(quick-start oscillator)(1330)의 일부를 형성한다. QSO(1330)는 상황 변화 모니터(1310a, 1310b 등) 중 하나에 의해 보내진 경고 신호에 의해 기상한 후, 미니 제어기(1355-1355')에 클록 펄스를 제공하도록 사용되어질 수 있다. 일 실시예에서, QSO의 GOODCLK 제어 라인은 미니제어기의 CE(clock enable) 터미널에 연결된다. GOODLUCK 제어 라인은 QSO의 출력 주파수가 안전한 영역에 도달되도록 결정되고 GOODCLK가 높게 스위치될 때까지 느리게 구동되는데, 이것은 미니 제어기가 너무 빠른 출력 주파수에 의해 오버클록되는 것을 막아준다.
미니 제어기(1355-1355')가 QSO(1330)로부터 양호한 CLOCK_OUT 펄스를 받음으로써 기상될 때, 일 실시예에서 미니 제어기(1355-1355')는 채널 확인 디코더(1356)를 테스트하여, 있다면, 어떤 채널이 경고를 보냈는 지 및/또는 어떤 이유에서 보냈는 지를 알아내고, 이어서, 미니 제어기는 지능적으로 그에 따라 반응한다. 일 실시예에서, OR 게이트(1332)는 QSO를 테스트 시작하는(또는 LPTC의 트립핑 외에 다른 이유로 시작하는) 적어도 하나의 QSO_Test 시작 터미널(1331c)를 가진다. 테스트 시작 터미널(1331c)는 QSO(1330) 및 미니 제어기(1355-1355')가 양호한 작동 상태인 지를 검증하는 데 사용되어질 수 있다. 테스트 시작 터미널(1331c)은 종종 낮이나 밤의 소정의 시간에서와 같이 자가 보정을 통해 QSO를 작동시키는 데 이용되어질 수 있다. 기상 시, 지능형 로직부(예를 들어, 미니 제어기(1355))가 LPTC에서 QSO 시작 경고를 보내지 않았다는 것을 알게된다면, 지능형 로직부는 QSO_Testing 시작 터미널(1331c)이 QSO를 테스트 시작하는 데 사용되고, 이러한 테스트 또는 다른 용도를 위해 프로그램되는 것에 따라서 반응할 수 있다고 추측할 수 있다.
하나의 경고 상황으로는 저누설 캐패시터(1306 또는 1308)가 각각의 정의된 최소 레벨 미만으로 전압 강하가 되는 경우이다. 다른 상황으로, 배터리(1310)가 각각의 정의된 최소 레벨 미만으로 전압(Vbatt) 강하 되는 경우이다. 또 다른 상황으로, 시스템의 주어진 부분에서의 온도가 미리정의된 허용 가능한 영역으로부터 벗어남을 나타내는 전압출력을 가진 온도 센서(미도시)의 경우일 수 있다. 다른 많은 경고 상황(예를 들어, 압력의 변화)이 QSO 및/또는 미니 제어기의 기상을 트리거(trigger)하는 데 유사하게 사용될 수 있다. 대응하는 QSO-start 신호(1331a, 1331b 등)가 적절한 LPTC로부터 수신될 때, 채널 ID 로직(1356)은 미니 제어기(1355-1355')로 가는 경고를 내보내는 LPTC의 채널 수를 표시한다. 신속하게 시작되는 QSO에 의해 기상된 후, 미니 제어기(1355)는 저누설 캐패시터(1306, 1308) 중 하나가 키프 어라이브(keep-alive) 재충전 펄스를 수신할 필요가 있는 지를 결정하고, 그렇다면, 주위 상황(즉, 현재의 Vbatt 전압 및/또는 현재의 온도)의 관점에서 어떤 파형 및/또는 펄스 강도여야 하는 지를 결정한다. 적절한 키프 어라이브 재충전 펄스를 생성함에 있어서, 미니 제어기(1355)는 주 제어기에 의해 일반적으로 사용되는 하드웨어 및/또는 소프트웨어 자원(예를 들어, 1305)의 부분집합을 이용할 수 있다. 키프 어라이브 재충전 펄스가 각각의 캐패시터(1306, 1308 등)에 전 달된 후, 미니 제어기(1355-1355')는 경고 생성 LPTC를 모니터링 모드(중간에 모니터링 모드에서 나왔다면)로 재설정할 수 있고 다음으로 미니 제어기는 QSO_Stop 신호를 QSO(1330)에 내보냄으로써 그 자신을 휴면 시킬 수 있고, 이로써, QSO의 발진기는 끄지고 시스템(1300) 내의 전력 소비는 줄어든다.
도 13에서 명백하게 도시되진 않았지만, 일 실시예에서, 미니 제어기는 각각 그리고 선택적으로 QSO를 재설정하고 자가 보정 업데이트가 QSO 내에서 너무 자주 또는 너무 짧은 시간 간격에 일어나는 것을 막는 Reset 및/또는 Update_Periodicity 제어(미도시) 및/또는 Update_Duration 제어(전체적으로 미도시, VCO calib 파라미터)와 같은 다른 QSO 제어에 액세스할 수 있다. 일반적으로 QSO는 그 자체로 주기적으로 기상할 것이고, 짧은 기간동안(예를 들어, 아래 설명할 C33KHz 느린 클록의 한 주기) 작동을 유지할 것이고, 따라서, QSO는 자체에 대해 자가 업데이트를 수행하여 외부 환경 변화(예를 들어, 온도 변화 및/또는 전압 공급 변화)를 따라갈 수 있게 된다. 그러나, QSO가 일정 기간 동안 작동되지 않는다면, 느린 클록의 복수개의 주기동안 작동되도록 해서 그 자체를 더 잘 보정할 수 있게 하는 것이 바람직할 수 있다. 주위 환경을 예견함에 따라서, 시스템 전력을 유지하도록 자가 업데이트 사이의 시간 범위를 증가시키거나 또는 주위 환경이 급속하게 변화하는 것일 경우 출력 주파수의 정확도를 증가시키도록 상기 시간 범위를 감소시키는 것이 바람직할 수 있다. 몇몇 실시예에서, QSO가 그것의 실시간 클록(1321)의 측정가능한 범위 내의 타겟 진동 주파수에 현저히 근접하게 도달(즉, 양 또는 음의 한 카운트 차이)하는 것을 경험적으로 구할 수 있고, 이러한 실시간 이 경과한 후에 이어지는 QSO 주파수에 대한 보정 업데이트는 주파수를 현저하게 변경시킨다기 보다는 번갈아 양과 음의 카운트로 주파수를 단순히 지터(jitter)하기 때문에 좋은 점보다는 나쁜 점이 더 많을 수 있고, 이것들은 타겟에 대해 정확히 일치하는 출력 주파수를 유지할려고 하면서 전력을 소비하게 된다. 따라서, 이러한 실시예들에서, 미니 제어기는 적절하게는 Update_Periodicity 제어 밸브(미도시)를 조정하도록 프로그램될 수 있다. 일 실시예에서, QSO는 기준 클록(예를 들어, CK33 클록)의 적어도 두 개의 에지를 통해서 QSO를 계속해서 작동시키는 로직을 포함하여 QSO 출력 신호(C62K)의 얼마나 많은 틱이 기준 클록 신호의 적어도 두 개의 에지 사이에서 맞는지에 대하여 측정할 수 있게 된다.
Update_Periodicity 제어 또는 미니 제어기와 QSO 사이의 다른 라인들(미도시)과는 대조적으로, 실시간 클록 블록(1321)은 QSO가 미니 제어기를 시동하지 않고 QSO를 종종 작동시키는 QSO와 유효하게 연결되는 Update-Start 라인(미도시)을 가질 수 있는 데, 이러한 Update_Start 상황에서 QSO는 저주파수 기준 클록의 두 에지(예를 들어, 2 개의 상승 에지)사이에 적어도 걸쳐진 시간동안 작동하고, 따라서, VCO(1333)에 대한 줄어든 에러의 제어 워드는 미니 제어기가 LPTC 중 하나에 의해 기상되지 않을 때조차도 기록될 수 있게 된다. 몇몇 실시예에서, 충분한 전하가 LPTC 중 하나를 트리거하여 미니 제어기(1355)를 기상시키는 저누설 캐패시터(1306, 1308)로부터 고갈되는 데는 몇 일 또는 몇 주일이 걸릴 수 있다. 그 동안, VCO에 영향을 줄 수 있는 온도 또는 다른 조건들은 현저하게 변할 수 있다. 이러한 잠재적 조건 변화에 보조를 맞추기 위해서, 실 시간 클록(1321)이 프로그램되 어 대략 하루에 한 번, 두 번 또는 몇 번, QSO를 저주파수기준 클록(C33K)의 적어도 한 주기 또는 복수개의 주기 중 하나(예를 들어, 약 1 에서 5 주기)동안 켤수 있고, 따라서, VCO 보정 회로는 자체를 보정하는 기회를 가진다. 대안적으로 또는 추가하여, 미니 제어기는 미니 제어기가 그 경고 기능 작업을 완료하기 위해 많은 시간을 요구할 때에도 QSO를 저주파수 기준 클록(C33K)의 적어도 약 1 주기 또는 5 주기동안 자주 계속해서 작동하게 프로그램될 수 있다. 대안적으로 또는 추가하여, 온도 모니터링 회로는 마지막 업데이트 시간의 온도에 대해 상대적으로 큰 온도 변화(예를 들어, ±10℃)가 감지될 때마다 QSO를 저주파수 기준 클록(C33K)의 복수개의 주기(예를 들어, 약 2 내지 5 주기)동안 켜도록 스위치될 수 있다. 재보정 사이의 시간 및 각 재보정 작동의 길이는 상황에 따라 다양할 수 있다. 몇몇 환경에서는 LPTC 트리거된 반응의 연속된 부분으로서 QSO의 제어 워드(QDIN)의 재보정을 수행하는 것이 바람직할 수 있다(특히, LPTC-트리거에 대한 지능형 반응이 저주파수 기준 클록(C33K)의 거의 완전한 한 주기를 소비한다면). 몇몇 환경에서는 독립적으로 트리거되는 작동으로서 QSO 제어 워드(QDIN)의 재보정을 수행하는 것이 바람직할 수 있다(특히, LPTC-트리거에 대한 지능형 반응이 완전한 한 주기의 저주파수 기준 클록(C33K)보다 훨씬 적게 소비한다면).
시스템의 키프 어라이브 미니 제어기(1355-1355')는 주 시스템 제어기(1350)보다 크기가 더 작고 덜 복잡하므로, 기상될 때 작동 전력을 덜 필요로 하게 된다. 주 시스템 제어기(1350)가 기상한다면, 주 시스템 제어기(1350)는 주 클록킹 시스템(1352)로부터 높은 정밀도 및 고주파수 주 클록 신호를 받게 된다. 반면에, 키프 어라이브 미니 제어기(1355-1355')는 QSO(1330)에 의해 생성된 특별 생성 CLKOUT 클록킹 신호에 의해 현저하게 짧은 시간동안 및 전력 재충전을 위해 필요한 시간 동안에만 또는 다른 급박한 환경에서 작동될 수 있다. 일 실시예에서, 미니 제어기(1355-1355')가 CLKOUT 클록킹 신호에 의해 일시적으로 클록되는 동안, 각각의 하나 이상의 채널을 그 각각의 프로그램 가능하고 정의할 수 있는 VSLEEPmin 레벨을 초과하도록 하나 이상의 재활성화된 펄스를 선택된 하나 이상의 방전 캐패시터(1306, 1308)에 일시적으로 적용하도록 하기 위해 미니 제어기(1355-1355')는 다중 채널 스위치(1305)내에서 한 세트의 전력 스위치들(공유 자원, 명백하게 도시되지는 않음)을 활성화시킨다. 활성화된 한 세트의 전력 스위치는 일반적으로 주 제어기(1350)가 휴면 상태에 있지 않을 때 주 제어기(1350)에 의해 구동될 수 있다. 일 실시예에서, 상기 인용된 미국 특허 번호 11/030,688에 따르는 바와 같이, 키프 어라이브 미니 제어기(1355-1355')는 대응하는 LC 탱크 회로(도시된 캐패시터(1306 또는 1308)는 이것의 유일한 캐패시터)를 일시적으로 활성화하도록 기간 Tp의 제1펄스를 다중 채널 스위치(1305)에 있는 현재의 소싱(sourcing) 제1전력 MOSFET(미도시)에 보내고 기간 Ts의 제2펄스를 현재의 싱킹(sinking) 제2전력 MOSFET(미도시, 역시 유닛 1305에 있는)에 보내서 방전 캐패시터를 바람직한 전압 상태까지 올린다. Tp 및 Ts의 펄스 지속값은 실시간 계산 또는 배터리(1301)에 존재하는 Vbatt 전압의 아날로그-디지털 변화 측정법(ADC 1325에 의해 수행되는)에 응답하는 테이블 룩업(table lookup)을 포함해서 다양한 방법으로 구할 수 있고/또는 현재의 온도 및 하루 중 현재의 시간(33 KHz 실시간 및 항상 켜진 클록 모듈(1321)에 의해 제공되는)과 같은 다른 주변의 변수들에 응답해서 구할 수 있다. 앞서 설명한 바와 같이, 본 발명은 어떤 특정한 LC 탱크 회로 수행 또는 전력 공급기에서 그것의 이용에 한정되지 않고 다른 형식의 캐패시터 재충전 회로 및/또는 저전력 모니터링 및 위급한 상황에 대한 신속하고 지능적인 반응(예를 들어, 클록된 반응)을 요청하는 다른 형태의 환경을 이용해서 수행될 수 있다.
도시된 LPTC(1310) 내부에는 하나의 입력(INN)을 구동하는 일방향 하이 슬루(high slew) 비교기(1315)의 미리보정된 전압 분배기(1311)가 제공된다. LPTC(1310)는 문턱 저장 레지스터(1316) 및 레지스터 구동 DAC(10 비트 디지털 아날로그 변환기)(1317)를 더 포함한다. DAC(1317)에 의해 생성된 아날로그 출력 전압은 비교기(1315)의 제2입력(INP)를 구동한다. 보정 모드(CAL=1)동안 주 제어기(1350)는 켜져서 적절한 문턱설정 값을 레지스터(1316)에 저장한다. 보정 모드(CAL=1)동안, 스위치(1314)는 닫혀서 비교기(1315)를 1 팔로우어(follower) 모드에 두는데 스위치(1312)는 열린다. 스위치(1319)는 닫혀서 진동 억제 캐패시터(C1)를 비교기(1315)의 회로에 삽입한다. 스위치(1318)는 아날로그 Mux(1324)를 통해 10 비트 ADC(analog to digital converter)(1325)로 가는 라인(1323)을 통한 비교기(1315)의 출력에 대한 경로를 만들어주도록 설정된다. 고정밀 ADC(1325)는 경로 설정된 신호를 측정하고 디지털화된 결과를 주 제어기(1350)에 피드백한다. 이러한 피드백 경로를 이용해서, 주 제어기(1350)는 변화하는 온도 및/또는 다른 환경 변수들의 관점에서 그리고 비교기(1315) 및/또는 DAC(1317)이 보여줄 수 있는 어떤 고유의 옵셋(offset) 또는 다른 에러의 관점에서 바람직한 측정값이 얻어질 때까지 레지스터(1316)에 저장된 값을 조절한다. 비교기(1315)에 보내지는 INP 문턱값은 상기 변수들을 역보상하도록 이러한 기상 모드 메카니즘에 의해 보정된다. 주 제어기(1350)가 휴면에 들어간 후, 레지스터(1316)는 그곳에 저장된 마지막 보상값을 얻는다.
다른 실시에(미도시)에서, 미니 제어기(1355)는 레지스터(1316) 및 신호 CAL, 및 ADC(1325)의 출력에 대한 액세스를 공유하고, 따라서, 미니 제어기(1355)는 주 제어기(1350)가 휴면 상태일 때에도 레지스터(1316)의 내용을 유사한 방법으로 재보정할 수 있다. 모든 N 번째 기상 이벤트(여기서, N은 5 이상일 수 있고 각각의 이러한 기상 이벤트는 LPTC 트리거된다)의 재보정 및/또는 모든 M 번째 시간(여기서 M은 4 이상일 수 있고 각각의 이러한 기상 이벤트는 테스트 리드(lead)(1331c) 또는 다른 것들을 통해 QSO를 개시하는 실시간 클록(1321)에 의해 트리거된다. 아이템들(1321, 1331c)은 아래에서 더 상세히 설명된다)의 재보정을 포함하지만 한정하지는 않는 미니제어기(1355)에 의해 레지스터(1316) 콘텐츠의 재보정을 개시하도록 어떤 다양한 스케쥴링(schedualing) 계획이 사용될 수 있다.
일 군의 실시예에서, ADC(1325) 및/또는 하나 이상의 복수 문턱 레지스터(1316)(LPTC 당 한 개일 수 있다)를 공유해서 사용하는 것을 제외하고, 미니 제어기(1355)는 주 제어기(1350)와 스위치(1305) 안에 있는 적어도 전력 스위치 자원 및 실시간 클록(1321)의 사용을 더 공유한다. 휴면 및 경고에 의한 기상 모드동안, 멀티플렉서(multiplexer)(1324)는 경고 기상 미니 제어기(1355)(여기서, 주 제어 기(1350)는 휴면상태이다)에 의해 명령을 받아 ADC(1325)로 가는 Vbatt 전력 공급 전압의 경로를 만들 수 있고, 따라서, 미니 제어기는 스위치(1305) 내에서 적용되는 Tp 및 Ts 펄스의 기간을 구하는 데 사용하기 위해 ADC(1325)로부터 받은 Vbatt 측정을 받을 수 있게 된다. 일 실시예에서, ADC(1325)는 동시에 작동하는 ADC이고 기상된 미니 제어기 상태동안 CLKOUT 클록은 ADC(1325)에 연결되고, 따라서, ADC(1325)는 미니 제어기에 의해 동시에 제어될 수 있다.
휴면 및 모니터링 모드동안, 스위치(1314, 1319)는 열리고, 스위치(1312, 1313)는 닫힌다. 스위치(1318)는 라인(1331a)을 경유하여 OR 게이트(1332)로 가는 비교기(1315)의 출력 경로를 만들어 주도록 설정된다. QSO(1330)는 휴면 및 모니터링 모드동안 초기에 휴면 상태이지만, 높아지는 OR 게이트(1332)의 입력 중 하나에 반응하여 신속하게 기상된다(예를 들어, 1000 분의 1 초보다 훨씬 적게, 그리고, 일 실시예에서, VCO(1333)의 8 사이클 이하).
QSO(1330) 안에는, 전압 제어 링 발진기(1333) 안의 시작점으로 가는 OR 게이트(1332)의 출력 경로가 형성된다. 주파수 조정 캘리버레이터(calibrator)(1335)(내부 메모리 용량을 이용한)는 정의된 타겟 주파수에 대한 현재의 출력 주파수를 비교하고 반응하여 5 비트 DAC(1336)에 적용되는 저장된 디지털 제어 워드식으로 VCO 구동 제어 전압을 구축하는 데, 여기서, 후자는 전압 쉬프팅(shifting) 트랜지스터(1337, 1339)를 구동한다. 아이템(1338)은 기준 전류 소스이다. 로직 블록(1334)은 신속하게 시작하는 VCO(1333)의 진동이 안정화되는 때 를 결정하고, 따라서, 다른 회로에 CLKOUT 클록킹 신호가 현재 유효하다는 것을 나타내는 GOOD_CLOCK 지시 신호를 내보낼 수 있게 된다(블록(1355)에 의해 나온 QDIN 코맨드(command) 신호에 대해서 올바르게 안정화된, 또한 도 2의 블록(320) 참조). 일 실시예에서, 미니 제어기(1355-1355')는 QSO로부터 나온 GOOD_CLOCK 지시 신호를 받도록 연결된 클록가능한 터미널(CE)를 가지는 데, 이것은 안전하게 사용할 수 있는 클록 주파수가 구축되기 전에 미니 제어기가 어떤 주요 동작을 하지 못하도록 한다. 기능적으로 양호한 CLKOUT 클록킹 신호에 대한 그것의 주요한 소프트웨어 작업을 시작할 때, 미니 제어기는 일시적으로 전압 유지 캐패시터(1306, 1308)에 전력을 재공급하는 방법을 위한 적절한 지능형 결정을 할 수 있다. 물론, 다른 확인된 경고 상황에 대해서(예를 들어, 하나 이상의 레지스터(1316)를 재보정하는), 기상된 미니 제어기(1355-1355')는 다른 적절한 결정 및/또는 경고 생성 장치에 의한 경고가 필요한 조건의 감지에 반응하여 다른 지능형 기능을 수행할 것인데, 여기서 후자의 장치는 실시간 클록(1321)이거나 시스템(1300)의 하나 이상의 다른 노드에서 다른 종류의 상황을 모니터링하는 LPTC일 수 있다.
주파수 보정 블록(1335)은 실시간 클록(1321)의 저전력, 저주파수 클록 출력 신호(C33K)를 바람직한 타겟 주파수에서 VCO가 작동하는 지를 결정하는 기준으로 사용하는 데, 여기서 일 실시예에서의 타겟은 대략 62 MHz, 또는, 블록(1321)로부터 나온 32 MHz 기준 클록 주파수의 대략 2000 배이다. 보정 블록(1335)은 현재의 온도 또는 다른 조건들에 적절한 전압에서 VCO(1333)의 드라이브 전압을 유지하는 트랜지스터(1337-1339) 및 DAC(1336)를 경유해서 디지털 제어 코맨드를 보낸다.
도 10을 참조로 하여, 본 발명에 따른 하나의 LPTC(low power programmable threshold comparator)가 더 상세하게 도시된다. LPTC는 시스템 바이탈(vital) 전압을 대표하는 전압을 모니터하는데, 여기서, 대표 전압은 INN 입력 노드에 인가된다. 일 실시예에서, 대표 전압은 시스템 바이탈 전압을 2.4로 나눈 값과 같다(이 외에, 분배기(1311)의 설계에 따라 1 보다 큰 분배기가 물론 구축될 수 있다). LPTC(1000)는 INN 터미널에서 전력 레벨 대표 전압이 언제 프로그램가능하게 정의된 기준 전압(INP 입력 노드에 인가된)미만으로 감쇄할 지를 결정한다. 도시된 LPTC는 (1)전압 모니터로 사용하기 위한 비교기 모드, (2) 시스템 보정에서의 사용을 위한 1 게인 팔로우어(gain follower) 모드, 및 (3) 파워 다운(power down) 모드의 적어도 세 개의 작동 모드를 가진다. 앞서 언급한 바와 같이, 보정 모드는 주 제어기가 도 13의 레지스터(1316) 안의 값을 구축하는 문턱을 설정할 때 수행된다. 파워 다운 모드(PD = 1)는 LPTC가 사용되지 않을 때 어서트될 수 있거나, 기상 후 상황을 책임지고 있는 미니 제어기(1355)에 의해 어서트될 수 있는 데, 이것은 로직 "1"을 QSO_Test 터미널(1331c) 또는 QSO 내의 다른 이것과 동등한 노드로 어서트하는 미니 제어기를 포함한다. 일 실시예에서, 미니 제어기 또는 주 제어기가 기상 후 경고 생성 LPTC 또는 모든 LPTC들은 파워 다운 코맨드에 의해 차단되어 온 파워 소모(on power consumption)를 줄인다. PD를 통한 이러한 전원 강하가 휴면 모드동안 이용된다면 미니 제어기는 PD를 디어서트(deassert)할 것이고 미니 제어기가 그 자체를 휴면 상태로 두기 전에 바람직한 LPTC를 비교기 모드(COMP=1)에 보내게 된다.
도 10에서, INP로 표시된 터미널(1011)을 또한 반전 입력 노드라 칭하고, 공급 독립 기준 전압을 받는데 사용될 수 있다. 터미널 INN을 또한 반전 입력(1012)이라 칭하고, 모니터된 주어진 대표 공급 전압(즉, 전압 분배 버전)을 받는 데 사용될 수 있다. 주어진 공급 전압 및/또는 그것의 모니터된 대표 전압은 멀티 채널 시스템의 LPTC마다 다양할 수 있다. 일 실시예에서, 모니터된 대표 전압은 소정의 최소 휴면 전압 VSLEEPmin 미만으로 현저하게 떨어지는 것이 허용되지 않는 데, 여기서 후자는 레지스터 및 도 13의 1316/1317과 같은 DAC 조합에 의해 디지털적으로 정의된다. 터미널 VDD(1006)는 양의 공급 전압에 대한 입력으로 기능하고 터미널 VSS(1014)는 접지 리턴 접속(ground return connection)으로 기능한다. 비교기의 이진 출력 결정은 OUT으로 표시된 터미널(1031)에서 나타난다.
LPTC를 비교기 모드(1)에 두기 위해서, COMP-bar로 표시된 LPTC의 터미널(1013)은 로직 low(Vss 또는 Vss에 가까운)로 구동된다. 이것은 트랜스미션(transmission) 게이트 T3을 전도성으로 만들고, 따라서, INN을 Q13의 게이트에 연결한다. 이것은 또한 트랜스미션 게이트 T1, T2, 및 T4 를 비전도성으로 만든다. 이러한 비교기 모드(1)에서, 모니터된 전압(INN)이 앞서 프로그램된 문턱값 미만으로 떨어진다면(INP에 의해 정의된 바와 같이), LPTC(1000)의 출력은 매우 빠르게 반응할 수 있다. 일 실시예에서, 미니 제어기 때문에 비교기 모드의 시작에서 INN>INP로 가정될 수 있다. 반면에, 비교기 모드에서, LPTC는 입력의 반대 변화에 비교적 더 천천히 반응하는 데, 여기서 모니터된 전압(INN)은 앞서 프로그램된 문턱값(INP)를 초과하여 상승한다. 따라서, LPTC는 INN에서의 전압이 INP에서의 전압보다 훨씬 커지는 때와 같은 상태의 주의를 끌지 않는 변화에 반응하여 많은 전력을 소비하지 않는다.
회로에서, 미분적으로 구동되는 PMOS 입력 트랜지스터 Q12(INP에 의해 구동되는) 및 Q13(INN에 의해 구동되는)은 각각 작동하여 각각의 전류를 그 아래에 있는 각각의 NMOS 싱크 트랜지스터 Q20 및 Q21 의 드레인에 전달한다. Q2는 위로부터 전류를 받는다. 싱크 트랜지스터 Q20 및 Q21은 공용 모드 피드백 메카니즘의 이용에 의해 그것들 각각의 작동 특성의 포화부(고출력 임피던스 영역)로 가게 된다. 공용 모드 피드백 메카니즘은 입력 미분 증폭기의 PMOS 트랜지스터 Q12 및 Q13의 드레인에 존재하는 평균 공용 모드 전압에 반응하는 제2미분 증폭기(Q14-Q15)의 사용으로 인지된다. 부수적으로, 본 설명에서, 각각의 트랜지스터의 상대적 크기 또는 게이트 폭(소스에서 드레인으로의 채널 길이와 혼동되지 않는)이 상대값으로 표시될 것인 데, 여기서 1×는 표준 설계 크기로 표시되고, 예를 들어 2×는 두 배 크기로 표시된다. 도 10에서 특정하게 도시되지 않는다면, 1×의 크기로 간주된다. 일 실시예에서, PD(power down) 트랜지스터는 1×보다는 다소 작다.
공용 모드 피드백 증폭기(Q14 및 Q15)는 다음과 같이 작동한다. NMOS 트랜지스터 Q14 및 Q15는 PMOS 트랜지스터 Q3으로부터 공급받은 공용 전류를 사용한다. 다이오 드 연결 트랜지스터 Q3을 지나가는 공용 전류의 크기는 Q14 및 Q15 의 게이트 대 소스 전압의 평균 함수이다. 이러한 공용 전류는 Q4(PMOS) 및 Q24(NMOS, 1×)의 직렬 조합에서 복제(미러(mirror)된)되고, 이로써, 입력 미분쌍 Q12 및 Q13의 드레인의 공용 모드 전압이 상승할 때 미러 구동 NMOS 복제 트랜지스터 Q22 및 Q23(Q24의 쌍)가 입력 미분쌍 Q12 및 Q13의 드레인으로부터 나온 더 많은 전류를 사용하도록 한다. 동일한 피드백 루프는 Q12 및 Q13의 드레인의 공용 모드 전압이 떨어질 때 미러 구동 트랜지스터 Q22 및 Q23가 더 적은 전류를 사용하도록 한다. 이러한 음의 피드백 메카니즘은 미분 입력 스테이지 Q12-Q13을 위해 NMOS 싱크 트랜지스터 Q20 및 Q21에 의해 드로우(draw)된 DC 부하 전류와 평행 중첩으로 작동한다. 음의 피드백 메카니즘은 집적 회로(IC)에서 제조되는 바와 같이, NMOS 트랜지스터의 문턱 전압(VT)을 다소 초과하는 회로의 출력 공용 모드 전압을 유지하도록 작용해서 싱크 트랜지스터 Q20 및 Q21은 비교적 높은 게인 및 낮은 용량을 유지하는 그것들의 포화 영역에서 켜져 있게 된다. 이것은 비교기 모드에서 LPTC(low programmable threshold comparator)의 반응 시간을 차례로 빠르게 한다.
PMOS 트랜지스터 Q10은 LPTC(1000)의 출력 스테이지의 전류 소싱부를 형성한다. 트랜지스터 Q10(PMOS, 12×)는 Q10이 스위칭동안 단독 또는 PMOS Q11과 함께 켜질 때 출력 노드(1031)에 부하 전류를 공급한다. 출력 게인 트랜지스터 Q17의 게이트는 입력 트랜지스터 Q12의 소스에 결합된다. 두 개의 큰 폭 트랜지스터 PMOS Q11(20×표준폭) 및 NMOS Q16(4×표준폭)는 하방향 문턱 교차 검출(INN이 INP에 근접하게 또는 미만으로 위험하게 내려가는 것을 나타내는)의 슬루율(slew rate)를 증가시키기 위해 제공된다. 4× 사이즈 Q16은 전류 싱킹 트랜지스터 Q17을 직접적으로 구동시키지 않는 출력 스테이지의 옆에 연결된다. 이것은 (1)입력 스테이지에 균형을 제공하기 위해, 그리고 (2)Q17의 게이트가 슬루 증진 회로에 의해 용량성으로 부하가 걸리지 않기 때문에 출력 스테이지에서 검파 슬류율를 향상시키기 위한 두 가지 이유때문에 행해진다. Q17은 동시에 보다 신속하게 끄질 수 있고 소싱 전류가 Q10 및 Q11로부터 출력 노드(1031)로 펌프된다.
제1입력 언밸런싱(unbalancing) 작동은 다음과 같이 설명될 수 있다. INN이 INP보다 높을 때, Q12는 Q2로부터 소스된 더 많은 전류를 드로우하고 OUT 노드에서의 레벨이 낮게 되도록 차례로 Q17의 게이트를 높이 구동한다.
제2입력 언밸런싱 작동은 다음과 같이 진행된다. 역전 입력 전압(INN)이 비역전 입력 전압(INP) 미만으로 떨어지기 시작한다면, P-트랜지스터 Q13은 그것의 입력 스테이지 쌍 Q12에 대해 더 많은 도전성을 가진다. 그리고 그 결과로 4× 사이즈 Q16의 게이트에서 전압은 상승한다. 이때에 인버터 INV1이 Q25(Q16과 직렬 연결된 NMOS)의 게이트에 고전압을 인가하도록 비교기의 출력 전압 OUT은 여전히 상대적으로 낮고(INV1의 문턱 레벨 미만), 따라서, 효과적으로 Q16의 소스를 로우 레일(low rail) Vss에 연결한다. 현재 더 많이 켜진 Q16의 드레인은 현재의 소스 Q8(PMOS, 1×)로부터 더 많은 전류를 당김으로써 Q11의 게이트(PMOS, 20×)을 Vss에 더 근접하게 한다. 큰 오버드라이브 및 상대적으로 큰 크기(20×)의 Q11은 Q10(PMOS, 12×)이 단독으로 할 수 있는 것보다 훨씬 더 많은 전류를 OUT 라인으로 공급하고, 이로써, 일시적으로 슬루율은 증가하는 데, 이 슬루율에서 OUT 전압은 INP에 대해 떨어지는 INN에 반응하여 하이로 스위치하기 시작할 것이다. 그 결과로 도시된 LPTC는 이러한 로우로 가는 입력 전압 변화(즉, 비역전 입력 전압 INP 미만으로 떨어지는 역전 입력 전압 INN)에 상대적으로 빠르게 반응한다. LPTC(도 10)는 출력 싱크 트랜지스터 Q17(NMOS, 6×)이 제2출력 싱커(sinker)에 출력 소스 트랜지스터 Q10은(PMOS, 12×) 그것의 제2출력 소서(sourcer) Q11(PMOS, 20×)에 도움을 받는 것과 같은 방식으로 도움을 받지 못하기 때문에 하이로 가는 입력 전압 변화(INP에 대해 상승하는 INN)에 빠르게 반응하지 않는다.
LPTC가 비교기 모드 내에 있을 때, OUT 터미널에서 로직 하이는 일반적으로 저전력 상태를 나타내는 것을 감안하고, 비교기의 메타 교차 레벨이 교차하고 비교기 OUT 노드가 그것의 하이 상태로 확실히 스위칭될 때(이것은 간략히 설명하게 될 내장된 히스테리시스 메카니즘때문에 입력 노이즈에 대해 면역성을 가지고 확실히 연속하여 하이로 스위치된다) 전력을 유지하는 것은 바람직하다는 것을 감안하면, LPTC는 비교기 메타 레벨(INV1의 문턱)이 교차된 후에 그것의 전류 소비를 신속하게 줄이도록 설계된다. LPTC는 INN이 INP보다 현저히 클 동안 전류 소싱 슬루율 증진 회로(예를 들어, Q11-Q16)가 필연적으로 전류를 드로우하지 않도록 설계된다. 빨라진 검출을 위한 여분의 전력이 양으로 가는 OUT 펄스의 상승하는 에지의 처음 반 동안만 소비되고(출력 노드의 중간 메타 상태가 교차하기 전에), 이어서, 메타 상태가 교차한 후, 출력 노드가 인버터 INV1의 로직 문턱과 교차한 후 계속해서 로직 하이로 스위치되면서 전력 드로우는 유지된다. 비교기의 메타 레벨이 교차된 후 전류 소비를 줄이는 LPTC와 관련해서, OUT 터미널에서 전압이 상승하여 인버터 INV1의 문턱 전압보다 더 높아질 때(다시 말해, 일 실시예에서 OUT이 VDD의 약 반 보다 더 커질때), 약간의 부하가 걸린 인버터 INV1은 그것의 출력을 로우로 신속하게 스위치하고 NMOS 트랜지스터 Q25는 반응하여 끄진다. 현재 소스 Q8 에 대한 더 이상의 전류를 드로우하는 부하가 없기 때문에 트랜지스터 Q8에 의한 전하 출력은 PMOS Q11의 게이트를 VDD로 당기고, 이로써, 신속하게 OUT 터미널이 로직 하이로 스위치되면서, Q11(20×)을 끄고, LPTC에 의해 원래 사용된 부스트(boost) 전류 소비를 최소화한다.
위에서 표시된 바와 같이, OUT 전압(노드(1031))이 그것의 메타 레벨을 초과한 후, 히스테리시스 메카니즘은 입력 상황을 왜곡함으로써 계속해서 OUT 전압이 Vdd로 향하도록 작동한다. 그 작동하는 방법은 다음과 같다. LPTC가 정상 비교기 작동 모드에 있을 때, COMP-bar는 로우로 설정되고, 이로써, PMOS Q5는 히스테리시스의 일부로써 켜져 Q6 및 Q7을 포함하는 체인(chain)을 가능하게 한다. Q6는 인버터 INV1의 로우 출력에 의해 활성화된다(OUT 노드(1031)가 그것의 메타 레벨 위로 초과하는 것을 의미). 다음으로 Q7은 R1을 통해서 전류를 펌핑하는 전류 소스로서 작동할 수 있고, 이로써, 입력 트랜지스터 Q12의 게이트에 존재하는 전압은 증가된다. 일 실시예에서, Q7은 R1을 통해 소스에 약 200nA 바이어스(bias)되고, INP에서 제공된 전압 소스 레벨로 된다. INP 전압 소스의 출력 임피던스는 상대적으로 낮게 만들어지고, 따라서, 그것의 전압은 소스된 200nA에 의해 동요되지 않는다. Q7 소스된 전류는 Q12의 게이트에 있는 전압을 올리는 데, 이 예에서, +10mA(200nA 곱하기 R1의 50K ohms)에 의해, 적당한 히스테리시스의 양을 제공한다. 10mV 게이트 부스트는 미분 입력에 있는 노이즈때문에 발생하는 비교기의 출력(1031) 안에 있는 채터(chatter)를 예방하도록 돕는다. 이러한 채터는 그것들의 미분 입력에서 제공되는 느리게 변화하는 적은 전압 차를 가진 빠르게 반응하는 비교기에서 확인될 수 있다. Q7에 의해 소스된 전류의 매그니튜드는 Q7의 게이트를 Q1의 다이오드 연결 게이트에 미러 커플링함으로써 결정된다. Q1은 그 자체가 Q18-Q19을 거쳐서 정확한 전류 소스인 IB1에 미러 커플된다.
Q7에 의해 제공된 전압 부스트때문에, OUT 터미널에 있는 전압이 인버터 INV1이 문턱 전압 위로 교차한 후 Q5-Q6-Q7 전류 소싱 체인이 가능하고, 이로써, Q11의 부스트 전류를 끄는 Q25가 끄질뿐만 아니라, PMOS Q6는 켜져서 Q7은 그것의 전압 부스팅 전류를 R1을 통해서 소스할 수 있고, 이로써 INN 전압과 Q12의 게이트에 존재하는 전압 사이의 차를 증가시킨다. 이러한 히스테리시스 효과는 Q12의 전도성을 더 빠르게 감소시키고 대신에 Q13을 통해 더 많은 전류(Q2로부터)를 차별적으로 흐르게한다. Q12의 컨덕턴스 감소로 Q17은 더 빨리 끄지게 된다(Q20을 통해서 방전하는 후자의 게이트로). 이러한 작동은 인버터 INV1의 문턱 전압을 초과하는 출력 전압(1031)의 결과에 따라서 Q17이 끄지고 Q10이 켜진 체 비교기가 시작하는 방향으로 계속해서 스위치되도록 한다.
LPTC의 1 게인 팔로우어 모드는 보정동안 사용되는 데, 상기 모드는 상기 설명한 바와 같이 문턱 레지스터(1316)의 설정과 관계가 있다. 1 게인 팔로우어 모드에 대해서, COMP-bar는 하이로 취해져(PD는 로우로 유지), 트랜스미션 게이트 T1, T2, 및 T4는 트랜스미션 게이트 T3이 끄지는 동안 켜진다. 가 현재 도전성이 된 트랜스미션 게이트 T4로, 비교기의 OUT 노드(1031)는 Q13의 게이트에 의해 정의된 인버팅 입력에 연결된다. INP는 이제 레지스터(1316)(도13)에 저장된 디지털 워드를 조절함으로써 보정되는 가변 입력이 된다. 켜진 트랜스미션게이트(T1, T2)는 밀 러(miller) 캐패시터(C1)를 Q17의 드레인과 게이트 사이에 위치시켜 보정동안 다른 빠른 비교기의 밴드폭을 줄이고 진동 또는 노이즈 채터의 가능성을 줄인다. 캐패시터 C1의 값은 1 게인 안정성을 제공하도록 충분히 높이 선택되어야만 한다. 1 게인 팔로우어 모드에서 정상 비교기 모드의 출력 슬루 증진 및 히스테리시스 특성은 끄진다. COMP-BAR가 하이이고 INV2의 출력이 따라서 로우일 때, Q9은 Q11(20×)을 차단한다. 높은 COMP-BAR 레벨은 또한 Q5를 차단하여 히스테리시스를 막는다. 다음으로 LPTC 회로는 상대적으로 대칭 1 게인 팔로우어로서 기능할 수 있는 데, 여기서, OUT 전압레벨은 INP 전압 값을 나타낸다.
정상 비교기 모드 또는 1 게인 팔로우어 모드 중 하나 동안, 파워-다운 터미널 PD는 로직 로우로 유지된다. 일 실시예에서, 경고가능한 다른 회로(예를 들어, QSO 및/또는 미니 제어기)가 LPTC OUT 터미널의 로직 하이 상태에 의해 기상된 후와 같이, LPTC의 OUT 신호의 서비스가 더 이상 필요하지 않을 때, 전력 드로우를 줄이도록 LPTC는 중지될 수 있다. PD 입력 터미널 상에 있는 논리적 하이 입력은 비교기를 그것의 파워-다운 모드 안에 두기 위해 다음의 파워-다운 트랜지스터: PD1, PD2, PD3, PD4, PD5, PD6, PD7, 및 PD8을 켠다. 예를 들어, 활성화될 때, PD8은 출력 스테이지에서 Q17을 차단한다. 활성화될 때, PD4는 Q19를 차단하고, 그래서, Q19는 전류를 싱크하지 않는다. PD1은 Q10을 출력 스테이지의 소싱 전류로부터 차단한다.
도 11을 참조하여, 도 10의 LPTC의 INP 기준 입력 노드는 도 11에 상세하게 도시된 바와 같은 프로그램가능하고 역전되고 세그멘트되는 DAC에 의해 구동될 수 있다. Iout 터미널은 적절한 전류 대 전압 컨버터에 연결될 때 바람직한 INP 전압을 생성한다(도 12의 5006 참조). 해당 분야의 당업자에게는 이것이 DAC 출력 전류로부터 접지 참조된 전압을 단순화하도록 NMOS 트랜지스터가 PMOS 트랜지스터에 의해 교체된 체 종래의 세그멘트된 DAC의 변이로서 명백할 수 있다. 관련된 기술의 설명을 위해서, Alan B. Grebene 저 "Bipolar and MOS Analog Integrated Circuit Design"(John Wiley and Sons, 2003)을 참고할 수 있는데, 여기서는 참조로서 포함된다. 도 11의 역전 세그멘트된 DAC는 스텝(step) 생성부 및 세그멘트 생성부를 포함한다. 증가하는 이진 입력에 단조로운 반응을 하도록 하는 것은 Grebene DAC의 장점이다. 하지만, 다른 DAC 설계도 이용될 수 있다.
도 12를 참조하여, INP 기준 전압이 본 발명에 따라 어떻게 프로그램 가능하게 생성될 수 있는가의 더 완전한 해석(500)이 도시된다. 라인(5008)이 다이오드 연결된 제1NMOS 트랜지스터(5007)로 출력 전류를 옮기고 전압 팔로우어(5004)가 결과적인 드레인 전압을 NMOS 트랜지스터(5007)에서부터 스텝 제너레이터부 및 세그먼트 제너레이터부의 공용 싱크 라인(5009)으로 피드백하는 변형된 Grebene DAC(도 11)를, 상자(400)는 개략적으로 도시한다. 전류 대 전압 컨버터(5002)는 전류 미러부(5006)의 다이오드 연결된 좌측 트랜지스터(5007)의 드레인 전류에 대응하는 프로그램 가능하게 정의된 출력 전압을 출력 터미널 VDAC 상에서 재생한다.
작동을 아래와 같이 설명한다. 각 세그먼트 드라이버는 제1기준 전압 매그니튜드를 출력하도록 구성된다. 각 스텝 제너레이터는 제1기준 전압 매그니튜드의 각 각의 이진 소수부를 출력하도록 구성된다. 세그먼트 제너레이터 및 스텝 제너레이터 중 프로그램가능하게 선택된 것으로부터 나온 출력방향 전류의 합(하나의 올웨이즈 온(always-on) 1/128 스텝 소스를 포함)은 제1싱크 라인(5008)에서 나타나고 전류 미러(5006)의 왼쪽 편 NMOS 트랜지스터(5007)의 드레인으로 향하게 된다. 근본적으로, 합 정의된 동일한 전류는 라인(5005)을 거치고 작동 증폭기(5002)의 피드백 저항 R을 통해서 드로우 다운되어 증폭기(5002)를 포함하는 전류 대 전압 컨버터가 출력 전압, 0.8V±IR과 대략 같은 VDAC를 생성한다(도 13의 1320 또는 도 12의 5080과 같은 정밀한 전압 기준은 바람직하게는 0.8V 레벨 또는 다른 베이스 레벨을 공급할 수 있다). 일 실시예에서, 전압 기준은 캐나다의 몬트리올에 있는 LTRIM Technologies로부터 얻어진 밴드갭 설계(예를 들어 1.214V)와 같은 것이다. 대신에, 전력 소비를 가진 다른 저전압 기준 설계도 사용될 수 있다. 회로(5002)에서 저항 R의 크기는 터미널 VDAC에서 제시된 전류 대 전압의 비를 설정한다. 도시된 실시예의 0.8V 레벨은 이진 입력이 제로일때에 대한 다만 미리선택된 베이스 전압값이고, 따라서, 입력 비트는 미리설정된 출력 전압 영역(이 경우, VDAC에 대해서 0.8V 내지 3.4V)의 외부에 있는 특정 전압 상의 대응하는 레지스터(1316)(도13)에서 소비될 필요가 없다. 도 12에 도시된 다만 더 낮은 10 비트의 DAC(500)는 실시예(1300)의 10 비트 레지스터(1316)에 의해 프로그램 가능하고 액세스 고 전류 소스들은 그것들의 스위치(402)의 설정에서 적절히 차단되거나 고정될 수 있는 것으로 이해된다.
도 12의 분해도(450)는 디지털적으로 움직이는 현재의 스위치(402) 및 그것 의 현재의 소스(401)을 개략적으로 더 상세하게 도시한다. 정밀도를 높이기 위하여, 소스 대 드레인 전류가 제1싱크 라인(5008')으로 또는 제2싱크 라인(5009')으로 향하게될 것인지 어떨 건지에 상관없이 전류 공급 PMOS 트랜지스터(401') 상에 같은 드레인 전압이 나타나는 것이 바람직하다. 더욱이, 필수적으로 트랜지스터(402a)(오른쪽)이 디지털적으로 켜질 때 그 쌍인 PMOS 트랜지스터(402b)(왼쪽)를 통한 전류 흐름이 없는 것이 바람직하고, 그 역도 바람직하다. 이를 위해, 제1싱크 라인(5008')에 나타나는 전압은 제2라인(5009') 상에서 재생된다. 이것은 전압 팔로우어(5004)를 사용함으로써 이루어진다. 오른쪽 PMOS 트랜지스터(402a)가 켜지는 경우(로우 로직 전압 L을 그것의 게이트에 인가함으로써 전동성이 되는), 그것의 소스 대 드레인 전압 강하는 상대적으로 적다(거의 제로). 같은 소스 대 드레인 전압 강하가 하이 로직 전압동안 왼쪽 PMOS 트랜지스터(402b)를 지나가도록 한다면, H가 그것의 게이트에 인가되는 데, 근본적으로 왼쪽 PMOS 트랜지스터(402b)를 통해 전류는 흐르지 않는다. 따라서, 왼쪽 편의 트랜지스터(402b)는 이러한 예에서, 확실히 끄지게 된다(온도 변화에 상관없이). 반면에, 대칭에 의해서, 하이 로직 전압 H가 오른쪽 트랜지스터(402a)의 게이트에 대신해서 인가되고 로우 로직 전압 L이 왼쪽 트랜지스터(402b)의 게이트에 대신해서 인가된다면, 근본적으로, 전류는 402a를 통해서 흐르지 않고 대신에 401'의 공급된 전류가 트랜지스터(402b)를 통해 흐를 것이다. 이러한 작용은 제1싱크 라인(5008(')) 및 제2싱크 라인(5009('))으로 바람직하지 않게 전류가 누설되는 것을 최소화하고, 따라서, DAC 출력 에러를 줄인다. 트랜지스터(402a, 402b)의 소스-드레인 전압의 동적 균형은 작동 온도가 변하 기 쉬운 경우에 특히 효과적인 해결책이다. 일 실시예에서, 설명된 모든 트랜지스터들은 공용 모놀리식 집적 회로 상에 제조되어 공정 변수가 회로 작동에 영향을 미치지 않는다.
도 1을 참조하여, 본 발명에 따라 이용될 수 있는 것과 같은 QS0(quick-start oscillator)의 근사 아날로그부(200)가 도시된다. 라인 AVDD25는 제1아날로그 구동 전압 VaDD를 QSO의 아날로그 영역에 공급한다. 라인 DVDD25는 제 2 디지털 구동 전압 VbDD를 디지털부에 공급한다. 이것들은 설계 결정에 따라 같거나 또는 다른 전압을 가질 수 있다. 라인 AVSS25 및 DVSS25는 대응하는 아날로그 및 디지털 접지 리턴 연결부이다. 도시된 예의 일 실시예에서, VaDD = VdDD = +2.5 volts 이다.
라인 VREF는 공급된 기준 전압(예를 들어, 도 13의 1320부터)을 전압 팔로우어(202)의 비반전 입력 터미널에 연결한다. 전압 팔로우어(202)에 의해 버퍼된 기준 전압 출력은 탭(tab)된 저항 스트링(string)(224)에 인가되는 데, 이것은 아날로그 접지 라인 AVSS25에 더 연결된다. 일 실시예에서, 저항 스트링(224)은 디지털적으로 제어되는 멀티플렉서 MUX(212)의 각각의 입력 터미널에 연결된 32 개의 일정한 간격으로 떨어진 탭을 가진다. 디코더(222)는 5 비트를 32의 1 디코딩 함수에 공급해서 32 개의 탭 중의 하나가 5 비트 디지털 입력 워드 QDIN(4:0)에 의해 선택된다. 후자는 바람직한 VCO 드라이브 전압을 정의하는 디지털 제어 신호이다. 일 실시예에서, MUX(212)로 가는 기준 입력 전압은 최상 탭에 있는 1.214 VDC 내지 최하 탭에 있는 0.1539 VDC 영역을 탭 간에 대략 34 mV 의 동등한 스텝으로 입력한 다. 이러한 기준 입력 전압에서 각각 선택된 것들인 MUX(212)은 PMOS 트랜지스터(210)(Q1으로도 표시된)의 게이트에 연결된다. 앞서 언급한 바와 같이, 발진기가 작동할 타겟 전압은 QDIN[4:0] 상에서 5 비트 워드로 암호화되고 디코더(222)를 선택하는 QSO 제어 전압에 인가된다. MUX(212)는 반응하여 선택된 하나의 탭을 저항 스트링(224)로부터 FET Q1(210)의 제어 게이트에 연결한다.
PMOS 트랜지스터 Q1(210)은 MUX(212)의 출력 전압을 NMOS 트랜지스터 Q2(206)의 게이트에 적절한 레벨로 레벨 업-쉬프트하도록 기능한다. NMOS 트랜지스터 Q2(206)는 그것의 게이트 전압을 전압 제어 발진기 링(210)에 적절한 레벨로 레벨 다운-쉬프트하도록 기능한다. 이러한 레벨 쉬프팅은 온도 변화 및 공정 변화에 적합하다. 전류 소스(204)는 Q1(210) 및 Q2(206)에 의해 형성된 레벨 쉬프팅 쌍에 바이어스 전류를 공급한다. Q1(210) 및 Q2(206)는 함께 링 발진기(215)를 MUX(212)로부터 분리하여 링 발진기(216)가 저항 스트링(224)의 상부 저항들을 통해서 바람직하지 않게 전류를 드로우하는 것을 차단한다. 저항으로부터의 이러한 전류의 드로우는 링 발진기 제어 전압에 노이즈를 야기할 수 있을 것이고 링 발진기에서 유도된 발진기의 품질에 나쁜 영향을 미칠 것이다. Q1(210) 및 Q2(206)에 대한 게이트 대 소스 전압은 온도에 대해 서로 추적하여 다양한 온도에서도 QSO 출력 정밀도를 유지하는 것을 돕는다. NMOS 와 PMOS 게이트 대 소스 전압의 작은 차이는 구동하는 디코더(222)에 대한 적절한 QDIN 데이터 신호를 구축하는 QSO의 외부로부터 수행되 는 소프트웨어 보정 작업에 의해 보상된다. 대체할 수 있는 실시예에서, 보정은 적절한 옵셋을 디코더(222)로 인코드할 수 있다. 캐패시터 C1(208)은 Q2(206)의 게이트로부터 아날로그 접지로 연결된다. 캐패시터 C2(214)는 Q2(208)의 소스로부터 아날로그 접지로 연결된다. 이러한 캐패시터들은 노이즈가 접지를 지나가도록 하여 Q2(208)로부터 링 발진기 회로(216)에 인가된 제어 전압에 있는 지터를 줄인다.
도시된 QSO(200)의 중요한 측면은 근본적으로 이러한 모든 주파수 영향 제어 입력들은 두 개의 신호를 제외하고는 신속한 시작 시 일반적으로 정적이라는 것이다. 여기서 두 개의 신호란 (1)링 발진기(216)의 NAND 게이트에 연결되는 이진 START 신호, 및 (2)NMOS 트랜지스터 Q2(206, 전압은 캐패시터 C2(214)를 지나가면서 같아짐)의 소스에 있는 전압을 말한다. 따라서, 휴면 상태로부터 정상 상태 발진 모드로 QSO(200)를 스위치하기 위한 일 실시예에서 필요한 유일한 변경은 START 신호를 스위치하고 링 발진기의 VCO 전압 VVCO을 초기값 VVCO1로부터 정상 상태 VCO 전압 레벨 VVCO2로 가져가는 것이다. START 신호가 로직 로우에 있을 때는 블록(216)의 NAND 게이트는 링 발진기의 양의 피드백 루프를 연결을 끊은 채로 유지하므로 진동이 발생하지 않는다. 일 실시예에서, 블록(216)은 CMOS 로직을 포함하기 때문에, START가 로우동안 근본적으로 전류를 드로우하지 않는다. 결과적으로, NMOS 트랜지스터 Q2(206)는 근본적으로 0인(IDS = 0) 드레인 대 소스 전류 및 이 때에 근본적으로 0인 (VGS = 0) 대응하는 게이트 대 소스 전압을 가진다. 소스에서의 전압은 Q2의 게이트에서의 전압과 같다(다시 말해, VS2 = VG2 = VC1). START가 하이로 스위치되고 링 발진기(216)가 이러한 작용에 의해 섭동(perturb)되어 전류를 드로우하기 시작하면서, Q2의 IDS는 0에서부터 블록(216)에 의해 드로우될 정상 상태 전류로 증가한다. 동시에, Q2의 소스에 있는 전압 VS2는 VGS가 0 일때 초기값에서부터 링 발진기(216)가 정상 상태 발진 모드로 정착하면서 블록(216)의 파워 레일을 통해 인가될 안정 상태 전압 VVCO2로 떨어진다. 링 블록(216)의 주파수는 Q2의 소스에 있는 전압 VS2가 초기 비교적 높은 값 VVCO1로부터 그것의 안정 상태 전압 레벨 VVCO2로 떨어지면서 안정적이지 않을 수 있고, 그 결과로 링 블록(216)의 출력 주파수는 포괄적인 회로 내(예를 들어, 도 13의 시스템(1300))에서 허용된 것보다 순간적으로 높을 수 있다. 이것을 보상하기 위해서, 일 실시예에서 QSO 출력 신호 QSO_OUT의 사용을 아래에 상세히 설명한 바와 같이 GOOD 신호가 하이로 갈 때까지 지연한다(일 실시예에서, GOOD는 시작된 링 발진기가 8 개의 펄스를 출력할 때까지 하이로 가지 않고, 숫자 8은 경험적으로 결정되고 더 크거나 더 작을 수 있는 데, 예를 들면, 2내지 100의 영역일 수 있거나 또는 대체가능하게, 4 내지 16의 영역일 수 있다). 바람직한(타겟) 주파수를 가졌을 때, 링 발진기에 인가된 정상 상태 VCO 전압(VVCO2 = VG2 - VGS2) 보다 큰 VCO 전압(VVCO1 = VS2 = VG2)으로 링 발진기(216)를 시작하는 것은 장점이 있다. 장점이란 섭동 전력의 더 큰 양이 링 발진기(216)로 입력되는 것이다. 전압은 블록(216)에 의해 드로우된 전류가 대략 0에서부터 올라가면서 상대적 으로 높아진다(결과로서, 전압과 전류의 곱의 함수인 드로우된 전력은 블록(216)에 의해 드로우된 전류가 대략 0에서 더 큰 양으로 올라가면서 또한 상대적으로 높아진다). 입력 전력의 이러한 더 높은 초기 드로우는, VCO 전압 VVCO2가 동시에 0에서부터 정상 상태 VCO 전압 VVCO2 까지 구동되어진다면 블록(216)에 의해 드로우된 전류가 0에서부터 또한 올라가는 것보다, 링 발진기가 더 빠르게 시작하는 것을 돕는다. 캐패시터 C2는, 정상 상태 VCO 전압(VVCO2 = VG2 - VGS2)으로 내려가는 초기 VCO 전압(VVCO1 = VS2 = VG2)로부터 그 자체의 방전을 현저하게 줄이는 것에 관하여 C2가 그렇게 크지 않음에도 불구하고 발진기가 그것의 정상 상태 모드로 시동되게 하는 충분한 전하를 저장하는 크기일 수 있다. C2의 주요 목적은, 정상 상태 VCO 전압을 노이즈로부터 확실히 막아주는 노이즈 필터로서 작용하는 것이다.
도시된 링 발진기(216)는 왼쪽의 세 개의 인버터 및 오른쪽의 세 개의 인버터(226 과 228을 구비하는 오른쪽 인버터) 사이의 중간에 개략적으로 위치한 루프 개폐 NAND 게이트를 구비한 7 개 요소의 링 발진기이다. NAND 게이트 또는 동등한 루프 브레이커(breaker)는 1 미만(비발진) 내지 1 초과(발진)의 루프 게인을 선택적으로 스위치하는 홀수 개의 인버터의 체인에서 도시된 바와 같이 위치할 수 있다. 대안적인 실시예에서, 링 발진기는 그것의 양의 피드백 루프를 형성하는 세 개 또는 다섯 개, 또는 도시된 일곱 보다 큰 홀수 개의 인버팅 스테이지를 가질 수 있다. 적어도 다섯 개의 인버팅 스테이지는 도시된 실시예에서 인버터(226, 228)에 의해 수행되는 바와 같이 출력 부하의 균일하게 분리된 분포를 고려하여 사용된다. 발진 주파수는 링 발진기 제어 전압 VVCO에 의해 제어되고, 전압은 Q2의 게이트에 보내진 전압 및 링 발진기에 의해 드로우된 전류에 의해 차례로 제어된다. Q2의 게이트 전압은, DAC(212)에 의해 아날로그 쌍으로 컨버터된 바와 같이 레지스터 저장된 QDIM(4:0) 신호에 의해 차례로 제어된다. 레지스터 저장된 QDIN(4:0) 신호가 타겟 정의된 발진 주파수를 얻는 데 필요한 값이나 그 값에 바로 근접하는 동안 링 발진이 시작되는 경우 타겟 주파수에 도달하는 데 필요한 시간은 작을 수 있다. 이것은, 이러한 단일 주기의 대략 32KHz 클록(C33K, 아래에 설명될)이 주파수 보정으로서 사용되는 경우 30 μS 보다 훨씬 더 적을 수 있다. 입력 터미널 START에 있는 로직 하이의 어서션(assertion)에 의해 보정은 시작될 수 있다. 이러한 어서션은 상기 설명한 바와 같이 LPTC(1000) 및 OR 게이트(1332)에 의해 제공될 수 있고/또는 다른 관련된 로직에 의해 제공될 수 있다. 일 실시예에서, 주어진 LPTC가 로직 하이를 하나의 입력(즉, 1331a)에 어서트하여 미니 제어기를 기상시킨 후 미니 제어기는 제2로직 하이를 플립 프롭(flip flop) 또는 다른 것을 경유하여 OR 게이트(1332)의 다른 입력(즉, 1331c)에 어서트시켜 제1로직 하이(1331a)가 과잉되게한다. 미니 제어기(1355)는 링 발진기(216)(또는 도 13에 도시된 바와 같이 1333)의 발진 손실의 위험 없이 전력을 줄이기 위해 경고 생성 LPTC를 파워 다운 모드(PD =1)로 생성할 수 있다. 도 1에서, 두 개의 링 발진기(216)로부터 나온 상보 출력은 출력 회로(220)를 쉬프트하는 레벨의 입력을 구동한다. 도 1에서, 회로(220)를 쉬 프트하는 도시된 레벨은 VCO 전압 레일을 통해서 구축된 제어 전압으로부터 나온 링 발진기 발진의 전압 스윙(swing)을 라인 DVDD25의 최대 전압, 일 실시예에서, 2.5 V 디지털 공급 레벨까지 증가시키도록 작동한다.
링 발진기 스테이지 5(인버터(226))로부터 나온 출력은 트랜스미션 게이트(218)의 입력에 연결된 후, 레벨 쉬프팅 출력 회로(220)에서 그 트랜스미션 게이트(218)의 출력으로부터 트랜지스터 Q3(230)의 게이트로 연결된다. 링 발진기 스테이지 6(인버터(228))으로부터 나온 상보 출력은 Q4(232)의 게이트에 연결된다. 출력 레벨 쉬프터(220)로 가는 상보 입력들이 인버터(226)를 인버터(228)에 연결하는 노드에 대해 대략 동일하게 지연되어 Q3(230) 및 Q4(232) 각각의 게이트에 도달하도록, 트랜시미션 게이트(218)는 링 발진기 스테이지 5의 출력을 지연시키는 기능을 한다. 인지된 바와 같이, 출력 회로(220)에 있는 PMOS 트랜지스터는 교차 연결되어 쌍안정의 조합을 정의한다. OUPUT 레벨 쉬프터(220)로부터 나온 라인 QSO_OUT는 레벨 쉬프트된 링 발진기 출력 신호를 전달한다. 절연된 게이트 트랜지스터(230, 232)는 버퍼 출력 노드 QSO_OUT에 있는 부하의 가능한 변이로부터 출력 스테이지(226, 228)의 연결을 끊어 부하 변이가 코어 발진기(216)의 작동에 영향을 주지 못하도록 한다. 트랜지스터(230, 232)는 코어 발진기(216) 및 QSO_OUT 출력 노드 사이의 레벨 쉬프팅을 또한 제공한다. FIG. 13의 실시예에서, 버퍼된 QSO_OUT 신호는 블록(1334, 1335)을 포함하는 주파수 설정 로직 루프로 연속하여 들어간다.
도 2를 참조하여, QSO의 아날로그부를 이용하여 부분적 또는 전체적으로 사용될 수 있는 디지털 제어 루프의 포괄적인 관점이 디지털 제어 블록(300)으로 도 시되고, 관련한 상세부는 도 4내지 9에서 도시된다. 이러한 특정한 실시예(300)는 느린 기준 클록(C33K)의 에지 대 에지 한 주기가 적어도 경과하고 QDIN 제어 워드가 업데이트되어 저장될 때까지 아날로그부(도1)를 시작 상태에 머무르게 하는 발진 유지 블록(302)(SYNC 블록으로 표시된)을 포함하지만, 트리거링 LPTC로부터 나온 START 신호가 로우가 될 때 조차도 아날로그부(도1)가 어떻게 계속해서 작동하는 가에 관련하고 QDIN 제어 워드의 재보정을 목적으로 아날로그부(도 1)가 언제 그리고 얼마나 오랫동안 계속해서 발진을 하는 지에 관련한 많은 대안적 변이가 가능하다는 것은 강조되어야 한다. 발진 유지 블록(302) SYNC이 도 2로부터 제거되고 대신에 START가 SYNC-START에 바로 연결된다면, 실시간 클록(1321) 및 미니 제어기(1355)의 하나 또는 둘 다가 START 신호로 오알드되는 제어 신호를 가져서 QSO 발진을 바람직하게 시작하고 유지하게 할 수 있다.
일 실시예에서, 도 1의 QSO_OUT 라인은 도 2의 CLKIN 터미널에 연결된다. 도시된 실시예에서, 약 32 KHz와 같은 훨씬 더 낮은 주파수의 기준 발진이 라인 C33K에 공급되는 동안 CLKIN은 약 62 MHz의 상대적으로 높은 주파수에서 발진한다. 전체 제어 루프(도 1의 200과 조합된 블록(300))는 고주파수 라인 CLKIN로부터 나온 바람직한 수의 클록 틱이 C33K 기준의 상승 대 상승 측정 주기 사이 또는 C33K 기준의 하강 대 하강 에지 측정 주기 사이에 맞도록 구성된다. 이러한 바람직한 수의 고주파수 클록 틱은 TARG(11:0) 타겟 지정 디지털 입력에 의해 지정될 수 있다. 대안적인 실시예에서, C33K는 대칭 구형파가 되도록 제어될 수 있고, 상승하는 것과 인접한 하강하는 에지 사이의 시간 간격은 얼마나 많은 CK62 틱이 이러한 시간 간 격을 채울 수 있는 가를 결정하는 기준 시간 주기로 사용될 수 있다. 관측된 카운트는 디지털 멀티플렉스(316)에 의해 출력된다. GEQ12 회로(318)에 의해 두 개의 값의 상태보다 크거나 같게 구해진다. 다음으로, 디지털 제어 블록(320)은 반응하여 실제 카운트(316의 출력)를 타겟값에 더 가까워지도록 QDIN(4:0) VCO 제어 출력을 적절히 조절한다. 일 실시예에서, 주 메모리(1351) 또는 타겟값 신호TARG(11:0)및 관련된 PRESET(4:0) 값 신호를 저장하는 다른 곳에 스토리지(storage)가 제공된다. 대안적으로, PRESET(4:0) 및 TARG(11:0) 중 어느 하나 또는 둘 다는 PROM 또는 EEPROM과 같은 비휘발성 메모리 수단에 저장될 수 있다. 동적 메모리가 사용된다면, 주 제어기(1350)는 PRESET(4:0) 및 TARG(11:0)값을 정상 시스템 작동 시간동안 조절 가능하게 할 수 있고 이러한 것들을 위한 저장 데이터는 나중에 QSO 시작 및/또는 재보정동안의 사용을 위한 주파수 캘리버레이터(예를 들어, 도 2)에 제공된다. 하기에 인지되는 바와 같이, PRESET(4:0) 값은 얻게 될 평균 QDIN(4:0) 값에 대한 초기, 경험적으로 결정된 추측값을 나타낼 수 있다. 초기 시작 시(이미 설정된 QDIN없이), 보정 시스템이 지정된 타겟 주파수 TARG(11:0)에 집중하면서 보정 시스템은 PRESET(4:0) 값에서 시작하고 그곳으로부터 QDIN(4:0)을 증분 또는 점감한다.
CLKIN 라인이 도 2에서 AND 게이트(326)의 하나의 입력 노드로 계속해서 들어가고 CLKIN의 버퍼된 버전은 CK62 신호처럼 계속해서 SYNC 블록(302) 및 다른 곳으로 들어가는 것은 주목할 만하다. SYNC_START가 하이일 때, AND 게이트(326)은 출력 버퍼(328)를 경유하여 CLKOUT 라인으로 CLKIN 신호를 출력한다. 어떤 노이즈 가 있다면, SYNC_START 로우 상태는 버퍼되지 않은 CLKIN 라인 상에 노이즈가 버퍼된 CLKOUT 라인 상에 바람직하지 않은 펄스를 생산하지 않도록 막아준다.
시작할 때, VCO가 미리특정된 온도 영역에서 작동되는동안 안전하게 정상 상태로 안정화된다고 간주될 수 있기 전에 START가 어서트된 직 후, CLKIN 신호는 그 자체의 약 8 주기를 통해서 진동하도록 허용되어야 한다는 것을 일 실시예에서 확인할 수 있다. 일반적인 실내 온도에서, VCO는 그 자체 두 번정도의 작은 사이클 후 그것의 정상 상태 주기를 얻을 수 있는 것이 확인된다. 그러나, VCO의 안정화되고 정상 상태 발진 모드는 근본적으로 온-타겟(on-target) 출력 주파수를 의미하지는 않는다. 일 실시예에서, 하이 GOODCLK는 8 틱 지연(delay)이 경과했음을 나타낸다. 도시된 디지털 제어 블록(300)은 타겟 주파수에 상당히 근접한 주파수가 얻어지도록 도 2에 도시된 VCO(216)의 전압을 설정하는 적절한 QDIN[4:0] 신호를 출력하도록 QSO의 아날로그부에서 온도, 공정, 및 공급 전압 변화를 보상하는 자동 보정 서브시스템으로 주로 기능한다. 일실시예에서, QSO의 타겟 주파수는 대략 62MHz이다. 21 비트 워드 TARG[11:0]은 도 3에서 GEQ 동등 또는 이상의 블록(318)(도 8)에 타겟 발진기 주기의 디지털 표시로서 제공된다. 쌍 비교 신호는 MUX(316)에서부터 나온다(12 비트에 대한 완전한 스케일은 0FFFh이고, 물론 다른 수의 비트가 바람직한 결정에 따라 사용되어질 수 있다). GEQ 블록(318)으로부터 나온 같거나 큰 신호에 더하여, 5 비트 입력 신호 PRST[4:0]은 DCTRL 블록(320)에 연결되어, 예를 들어, 오프 라인(off line) 또는 기상 시 주 제어기(1350)에 의해 수행될 수 있는 보정 작업에 의해 결정된 바와 같이 QDIN에 대한 초기 디폴트 값을 제공한다(도시 되지는 않았지만, 일 실시예에서, 기상 주 제어기(1350)는 블록(320)의 QDIN 출력 신호에 리드 액세스(read access)하고, PRST(4:0)을 저장하는 레지스터(미도시)에 라이트 액세스(write access)하며, 그리고 기상 주 제어기(1350)는 QSO를 하나 이상의 자가 보정 작동을 통해 작동하도록 할 수 있는 것으로 이해된다).
DCTRL 블록(320)은 QDIN[4:0] 신호를 생성하고 저장하고, 여기서 후자는 QSO(200)의 아날로그부(도1)를 디지털적으로 구동하여 타겟 주파수로 발진하는 데 사용된다. GEQ12 블록(318)은 DCTRL 블록(320)이 현재의 저장되고 출력된 QDIN(4:0) 신호를 증분, 점감할 지 아무것도 하지 않을 지에 대해 지시한다. 도 9에서 인지되겠지만, QDIN(4:0)은 UPDATE가 OR 게이트(324)에 의해 일시적으로 어서트될 때 그것의 새로운 값(영역 제한값)으로 변할 수 있다.
START 터미널이 LPTC 또는 다른 회로에 의해 하이(어서트된)로 상승할 때, 아날로그 QSO부(200)(도 1)가 시작될 뿐만 아니라, 그것의 디지털 제어 블록(300)(도 2) 또한 시작된다. 다른 것들 중, 도시된 디지털 제어 블록(300)은 QDIN 출력 워드를 업데이트하는 카운터(312, 314)로부터 카운트의 하나를 사용하는 것이 가능하도록 VCO가 충분히 긴 시간(예를 들어, C33K 기준 클록의 에지와 에지 주기 사이)동안 작동될 지 어떨 지를 결정한다.
도 3을 참조하여, START가 로우이면, 플립 플롭 FF(30208)는 Q = 0 신호를 OR 게이트(30216)에 출력하고, 다음으로, SYNC_START는 로우가 될 것이고 CLKOUT 펄스는 도 2의 AND 게이트(326)로부터 나오지 않을 것이다. 반면에, LPTC 또는 다른 수단이 START 입력 신호를 하이 상태로 스위치하고, 이어서, SYNC_START가 OR 게이트(30216) 및 CLKIN 라인 상에서 측정된 바와 같이 8 틱 이후의 작동에 의해 하이로 가게 되면, GOOD 입력 신호는 도 4에 도시된 회로의 결과로서 하이로 가게 된다. GOOD이 하이로 스위치되면(그리고, RESETNOT가 시스템이 파워-업 또는 재설정 모드가 아닐 때처럼 또한 하이가 되면), AND 게이트(30212)는 플립플롭들(30206, 30208, 및 30210)을 그것들의 재설정 상태(Q = 0, QN = 1)로부터 해제함으로써 플립플롭들로 구성된 래치업(latchup) 회로를 가능하게 한다. FF의 QN = 1 상태는 OR 게이트(30214)를 통해 퍼져나가고 FF's(30206, 30208)을 통해 리플(ripple)하는데, CK62 고주파수 클록 신호가 또한 이 때까지 작동하기 때문이다. 이러한 과정은 FF(30208)의 출력에서 Q1 = 1을 생성하고, 이것은 START가 로우일 때조차도 SYNC_START를 래치 하이로 유지한다.
UPDATE가 FF(30210)의 클록 입력 및 CK62 클록 경과의 두 개의 틱을 토글(toggle)할 때, 래치업 회로는 QN = 1 상태로 나중에 스위치된다(나중에 인지되겠지만 DCTRL 블록(320)에 있는 QDIN의 새로 업데이트된 값이 도 9의 출력 레지스터에 저장될 시간을 가지는 것을 두 개의 틱 지연은 보장 한다).
도 4를 참조하여, 시스템 사용자 또는 설계자는, 시뮬레이션 또는 벤치(bench) 결과와 같은 것이라도, SYNC_START가 처음으로 하이로 간 후 QSO 출력이 그것의 정상 상태 주파수로 안정화되기전에 요청될 수 있는 CK62 신호의 초기 클록 주기의 어떤 최악의 경우의 수 같은 것을 결정할 수 있다. 일 실시예에서, 정상 상태 VCO 주파수를 확실히 하는 안전 지연은 VCO의 약 8 클록 사이클임을 알 수 있다. 도 2를 참조하여, 모든 Q-bar들은 SYNC_START가 로우인 동안 하이이다. SYNC_START를 하이로 스위치함으로서 GOOD 로직 블록(304)의 리플 카운터는 GOOD 출력 신호를 GOOD 출력 라인(344) 상에서 하이로 래치하기 전에 CK62 클록의 8 사이클의 지연을 카운트 아웃한다. 이러한 GOOD 출력 라인(344)은 GOODCLK 버퍼(330)의 입력에 연결된다. 버퍼된 출력 신호는 GOODCLK로서 지정된다. 일 실시예에서, GOODCLK는 마이크로제어기 칩의 CE(clock enable) 핀에 연결된다.
도 5를 참조하여, GOOD(344)가 하이로 플립되어 CK62 클록 신호가 QDIN의 현재의 레지스터된 값에 대한 정상 상태 주파수에 있는 것을 나타내고, 도 5의 HALFCLK 블록(306)은 이제 느린 기준 클록 C33K의 다음 번 상승 또는 하락하는 에지에 대한 스캔을 시작할 수 있다. 일 실시예에서, C33K는 32.768 KHz 외부 기준 클록 소스에 연결되는 데, 그 소스의 정밀도는 크리스탈에 의해 제공된다. C33K는 CK62 클록에 대해 많이 느리기때문에, 몇몇 실시예에서 고정하거나 C33K의 다음 상승 에지가 다음 C33K 주기의 시작을 마크하기 위해 나타날 때까지 기다리는 것은 바람직하지 못하다. 두 개의 에지는 마커(marker)로서 기능할 것이고 GOOD(344)이 하이로 스위치된 후 다음으로 나타나는 어떤 에지라도 사용 가능하다. 도 5의 HALFCLK 블록(306)은 처음 오는 것으로, 상승하는 에지의 끊어짐 또는 느린 C33K 클록의 하강하는 에지 중 하나로서 기준 C33K 주기의 시작을 나타낸다. 도 5에서, FF(30616)의 Q4출력이 로직 로우에 있게하는 동안 입력 라인 GOOD(344) 상의 로직 로우는 FF(30614)의 출력 노드 QN2및 FF(30608)의 QN3에서 하이 출력을 내게 한다. AND 게이트(30620)로부터 출력 Y0 및 AND 게이트(30610)로부터 출력 Y0는 둘 다 결과적으로 로우이며 재설정모드에서 각각의 D 플립-플롭(30612, 30604)을 유지시킨 다. 재설정 모드에 의해 로우가 된 FF(30612) 및 FF(30604)의 Q 출력을 이용해서, OR 게이트(30618)는 두 개의 로우를 받고 대응하여 출력 라인 HALFCLK(346)를 로우가 되게 한다. FF(30616)의 Q4 출력 상에서 로우는 AND 게이트(30624)에 의해 HALFCLKN(348)이 또한 로우가 되게 한다.
GOOD(344)가 하이일 때, Y0 및 Y1은 하이가 되어 그것들의 private 재설정 모드로부터 FF(30612) 및 FF(30604)를 해제한다. 클록 라인 C33K의 윗 방향이나 아랫 방향 중의 제1에지는 OR(30618)의 출력을 하이가 되게 하여 HALFCLK(346)을 하이가 되게 한다(본 실시예에서, HALFCLK(346)는 상승하거나 하락하는, 하이로 플립하는 어떤 종류의 CK33 에지를 나타내는 것이 아니라 단지 도달한 에지들 중 하나를 나타낸다). HALFCLK(346)이 로우로 가고 HALFCLKN(348)가 하이로 간 후 플립된 HALFCLK 신호(346)는 라인 C33K 상의 정밀 클록 신호의 한 주기동안 하이를 유지한다. HALFCLK(346) 및 HALFCLKN(348)은 GOOD(344)가 로우가 될 때까지 이런식으로 계속해서 스위치할 수 있다.
도 2를 참조하여, 멀티플렉서(316)는 두 개의 리플 카운터(312, 314)의 출력을 받고 이들 출력들 중 하나를 얼마나 많은 CK62 틱이 C33K 기준 클록 신호의 마크된 주기를 채우는 가의 최종 유효 카운트로서 선택한다. 사용되고 그것이 다음 번 상승하는 것에 상승 에지가 되거나 또는 다음 번 하강하는 것에 하강 에지가 될 주기는 HALFCLK 신호(346) 및 그것의 대항 보충물 HALFCLKN(348)에 의해 결정된다. 따라서, 도시된 실시예에서, HALFCLK(346) 및 HALFCLKN(348)의 스위칭 상에 기초하여 리플 카운터들 CNT12(312) 중 첫 번째 것, 그 다음 것(314)은 클록 신호 C33K에 의해 측정된 32.768 kHz 정밀 주기에 맞는 아날로그 소스된 CLKIN 주기(도 2)의 수 카운트를 제공하도록 사용된다. 최종 카운트는 GEQ12 블록(318)에 의해 TARG[11:0]에 있는 타겟 값과 비교된다. 비교 결과(>, =, <)는 로직 블록 DCTRL(320)에 제공되고, 여기서 후자는 대응하여 QSO 제어 전압 디코더(222)에 보내진 디지털 코드 QDIN[4:0]를 증분, 점감, 또는 변하지 않게 한다. 설명된 바와 같이, QDIN[4:0]는 QSO의 아날로그부에 있는 VCO의 제어 전압을 구축하는 아날로그 MUX(212)를 구동한다. 상기 설명된 바와 같이, 카운트를 타겟값 TARG에 또는 타겟값 가까이에 유지하도록 QDIN[4:0]를 증분하거나 점감하는 것은 START가 하이일 때마다 발생할 필요는 없다. 도 3의 래치업 회로는 후자가 도시된 실시예에서 발생하도록 하지만, START가 도 3의 SYNC_START까지 줄어들고 도 3의 모든 로직이 제거된다면, 몇몇 다른 수단은 SYNC_START 신호가 충분히 오랫동안 하이로 남는 지 어떤 지 그리고 언제 남을 지를 결정하는 데 사용되어져서 도 6의 카운트 가능 회로(308, 310)는 그것의 각각의 카운터가 C33K 기준 클록의 완전한 한 주기를 통해 발생하는 CK62 틱의 수를 카운트할 수 있게 한다.
도 6을 참조하여, 카운터 제어기 회로(도 7의 각각의 카운터(312, 314)에 대한 308, 310) 각각은 액티브(active) 로우인 카운터 재설정 출력 신호 CLRN, 액티브 하이인 카운터 가능 출력 신호 CTRE, 언제 QDIN 업데이트 변이가 일어나야하는 지를 나타내는 라인을 생성하는 UPDATE 펄스를 가진다. 도 6에서, GOOD(344)가 로우일 때, FF(30802)의 Q 출력, FF(30804)의 Q 출력, 및 FF(30806)의 Q 출력은 로우로 재설정된다. 동시에, FF(30808, 30812))의 Q-bar 출력은 하이로 재설정된다. 따 라서, 출력 CTRE(352), UPDATE(354), 및 CLRN(350)은 로우로 구동된다. CK62 신호의 제1상승 에지가 GOOD 라인(344)(CK62 클록의 8 틱이 도 4에서 지나가는 것을 나타내는) 상에서 하이 레벨로의 상승을 따를 때 HALFCLK(346)의 논리적 값은 FF(30802)를 통해 그것의 Q 출력으로 클록된다. HALFCLK(346)이 로우라면, CTRE(352)는 로우를 유지하고 CK62 틱의 카운팅은 관련한 카운터에서 개시되지 않는다. HALFCLK(346)이 하이로 스위치되면, CK62 클록 CTRE(352)의 두 개의 틱 후 또한 하이가 되고 HALFCLK(346)가 다음에 로우가 되고 CK62의 두 개의 클록 틱이 경과될 때까지 하이로 머무른다. 다음으로 CTRE는 반응하여 로우가 되고, 따라서, 도 7의 카운터 회로에서 CK62 펄스의 관련한 카운팅을 중지시킨다.
NOR 게이트(30810)는 FF(30806)의 Q 출력의 로직 NOR 및 FF(30808)의 Q-bar로서 UPDATE 펄스를 생성한다. 후자의 두 개는 모두 로우이고, 따라서, UPDATE는 CTRE가 로우인 후 하나의 클록 주기에 대해서 하이이다(도 2에서, 제어기 A(310) 또는 B(308) 중 하나의 어서트된 UPDATEA or UPDATEB 신호는 OR 게이트(324)를 경유해서 SYNC 블록(302) 및 DCTRL 블록(320)에 분배된다). 다음 CK62 클록 주기에서, UPDATE(354)는 다시 로우가 된다. 응하여, CLRN(350)은 62 MHz 클록의 다음의 한 주기 동안 로우가 된 후 하이로 다시 돌아가고 하이로 유지된다. C33K 기준 클록의 하나의 마크된 주기동안 CTRE가 하이이고 나서, CK62 클록의 하나의 틱 동안 UPDATE가 다음으로 하이펄스한 다음, CLRN은 CK62 클록의 하나의 틱 동안 다음 로우펄스를 할 것이다.
로직 블록 CTLR(310)은 FF(30802)로 입력되는 D가 CTLR(308)에 대해 HALFCLK(346)이고 CTLR(310)에 대해 HALFCLKN(348)인 것을 제외하고 CTLR(308)과 똑같은 식으로 작동한다.
도 2 및 7에 도시된 CNT12 카운터 블록(312)은 카운터 가능 입력 CTRE 및 CTLR(308)로부터 카운터 재설정 CLRN이 하이일 때 CK62에 의해 클록된 12 비트 업 카운터이다. 도 7로부터 확인될 수 있는 바와 같이, 도 7의 모든 플립-플랍의 Q 출력이 하이이고, 모든 4 개의 3-입력 NAND 게이트(라인 Y0, Y1, Y2 및 Y3)의 출력이 로우이며, 2-입력 NOR 게이트(라인 Y4 및 Y5)의 출력이 하이일 때 카운트는 0FFFh에 정지하여 AND 게이트(30202)의 입력에 있는 라인 Y6가 로우가 되게 한다. 이런 입력들 중 하나가 로우인 것으로, AND 게이트(30202)는 클록 신호 CK62를 라인 Y7을 통해 FF의 체인의 왼쪽 편으로 계속해서 전파할 수 없다. 이러한 동작은 카운터가 최대 카운트에서 최소 카운트까지 롤오버(랩 어라운드)하는 것을 막는 데, 여기서 이러한 큰 값의 변화로 CK33 주기 당 CK62 틱의 갑자기 다른 카운트로 인한 제어된 VCO에 대한 큰 주파수 변화가 일어날 수 있다. CNT12(314)는 설계 및 작동 상 CNT312와 동일하다. 도시된 카운터가 업 온리(up-only) 카운터이지만, 대신해서 다운 카운터가 있고 TARG가 대신한 바람직한 카운트 다운 결과라면, 유사한 프로비젼(provision)들이 포함되어 모두 0 이하로 언더플로우 랩(underflow wrap)되는 것을 막을 수 있다. 게다가 다른 카운트 캡핑은 모든 것 사이에 걸치고, 모든 0은, 랩 어라운드를 막은 채로, 대안적인 제어 루프 설계에서 유용하다면 제공될 수 있다.
도 2를 다시 참조하여, 카운터 CNT12(312) 및 CNT12(314)의 출력 버스(bus) 들은 입력으로서 MUX(316)에 연결된다. MUX(316)은 출력 신호 HALFCLK(346)이 로직 하이이면 CNT12(312)의 출력을 선택하고, 그렇지 않으면 GEQ 비교기(318)에 보내는 CNT12의 출력을 선택한다. 이것은 라인 GOOD(344)이 로우일 때까지 HALFCLK(306)에 의해 검출된 제1에지(상승하거나 하강하는)로부터 나온 MUX(316)의 출력에 있는 카운트를 제공하는 효과를 가진다. MUX(316)으로부터 나온 출력, 라인 Q[11:0]는 로직 블록(GEQ12)에 의해 TARG[11:0]입력과 비교된다. GEQ12(318)는 선택된 카운터 출력이 (GEQ) 또는 (EQ) 이상인지 또는 타겟 주파수 값 TARG[11:0]보다 작은 지(no express signal)를 나타낸다. 비교 결과는 QDIN[4:0] 워드를 조절하도록 DCTRL(320)에서 사용되어 QSO의 아날로그부에서 링 발진기의 제어 전압을 증분, 점감, 또는 변하지 않게 둔다.
일 실시예에서, 휴면모드전에, 적어도 하나의 주 제어기 및 미니 제어기가 START 라인을 제어하고 RESET이 로우가 된 직후, 제어 로직은 START를 적어도 16 연속 C33K 클록동안 하이가 되게 하여 라인 RESET이 하이로 간 후 상기 재보정이 C33K 클록의 첫번째 16 주기동안 수행되도록 해서 QDIN은 필요하다면 16 스텝 오프(step off)된 PRESET 값만큼 어느 쪽으로든 증분될 수 있다. 연속적인 재보정의 다른 기간은 물론 적절하게 사용될 수 있다.
도 8은 로직 블록 GEQ12(318)에 대한 상세한 개략도이다. GEQ12 블록(318)은 두 개의 12 비트 디지털 값에 대해 비트 와이즈(bit wise) 비교를 수행한다. 각 프론트 엔드 애더(front-end adder)(XAD0 내지 XAD11)는 3 개의 입력 A, B, 및 CI을 가진다. CI는 이전 애더(LSB 애더 XAD0에 대해서 1로 배선된)로부터 나온 캐리 비 트(carry bit)이다. 각 애더는 두 개의 출력, 합 출력 SO 및 캐리(carry) 출력 CO를 가진다. 합 출력 및 캐리 출력은 다음의 표 1에 도시된 규칙에 따라 결정된다.
표 1
In Out
A B CI SO CO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
입력 스트링(string) TARG[11:0] 및 CNT(A 또는 B)[11:0]가 같다면, 출력 라인 EQ는 하이로 설정될 것이고, 그렇지 않으면 로우로 설정될 것이다. TARG[11:0]이 CNT[11:0]과 같거나 더 크다면, 출력 신호 GEQ는 하이로 설정될 것이다. TARG[11:0]이 CNT[11:0]보다 더 적다면, 신호 EQ 및 GEQ는 모두 로우로 설정된다.
도 9는 DCTRL 로직 블록(320)의 일 실시예에 대한 상세한 개략도이다. 이것은 디지털 애더부 및 메모리부(플립 플랍)를 포함하는 데, 여기서 메모리부는 애더에 피드백하고 애더는 현재의 QDIN 출력 워드를 증분, 점감, 또는 변하지 않게 둔다. 그리고, RESET(도시된 바와 같이)으로부터 나온 응급상황 및/또는 휴면 모드(미도시, 그러나 in with RESET 신호 OR일 수)로 들어가기 전에 5 비트 보정 선설정(pre-set)값 PST(4:0)은 메모리부로 로드(load)될 수 있고, 따라서, QSO는 휴면이 시작될 때마다 무작위 수로 시작되는 것이 아니고 LPTC가 나중에 경고 신호(QSO 시작 신호)를 내보내게 된다. 타겟 대 전류 카운트 비교가 하이 설정된 GEQ12(318)로부터 EQ 입력만을 제공한다면 QDIN[4:0] 출력 워드에 변화는 없다. GEQ가 하이이 면, QDIN[4:0]은 점감된다. GEQ 및 EQ 둘 다가 로우이면, QDIN[4:0]는 증분되어 QSO 작동의 아날로그부의 주파수를 바람직한 타겟값으로 보낸다. 단일 스텝, 증분, 점감, 또는 변화없는 제어로 제어 루프가 도시되었음에도 불구하고, 바람직하다면 더 나은 해결책을 가진 다른 제어 루프를 사용할 수 있다. 예를 들면, 디지털 감산기(미도시)는 바람직한 TARGet 카운트와 기준 클록 주기 또는 서브주기를 채우는 C62K 틱의 실재 카운트 사이의 차이를 구하도록 사용되어질 수 있다. 다음으로 그 차이는 전류 QDIN[4:0] 출력 워드를 필요하다면 한 번에 일 비트보다 많이 조절하도록 이용되어질 수 있다. 특정한 제어 루프의 선택은 독립적으로 적용되고 주변 인자가 VCO의 주파수를 경고할 수 있는 속도를 고려해야만 한다.
도 14를 참조하여, 일 실시예(1400)에 대한 로직도가 도시되는 데, 여기서 기상된 QSO(1430)는 직렬 상태의 기계(1456)를 시동한다. 직렬 상태 기계(1456)의 QSO 구동 카운터는 네 개의 상태를 통해서 그 대응하는 로직을 카운트한다. 제 1 상태는 직렬 아날로그 디지털 변환 과정(예를 들어, 도 13의 1325)이 일어나서 외부 입력 인자(예를 들어, Vbatt)가 측정될 수 있도록 시간을 쓴다. 제 2 상태(PFM lookup)에서 A/D 변환의 결과는 선 정의된 룩업(lookup) 표에 적용되고 대응하는 제어값(예를 들어, Ts 및 Tp)을 얻는다. 제 3 상태(펄스 생성)에서, 상기 상태의 기계는 대응하는 제어 값을 이용하여 반응 수단을 가동시킨다(예를 들어, 공급 캐패시터의 원 샷(one shot) 펄스된 리파워링(repowering)). 제 4 상태(추가 지연)에서, 상태 기계는 가동 후 확인 업무를 수행하거나 단순히 가동이 안정되기를 기다리거나 선택적으로 QSO의 온 타임(on-time)을 확장해서 자가 보정이 QSO 제어 루프 내에서 발생되도록 한다. 제 4 상태의 마지막에, 상태 기계는 VCO(QSO 내의)의 발진 루프를 끊어 그 자체를 다시 휴면 상태에 둔다. 도시된 실시예는 QSO를 트리거링하여 기상시키는 두 개의 LPTC 및 어떤 LPTC들이 QSO를 다음에 기상시킬 수 있는 지 선택적으로 결정하는 두 개의 레지스트된 인에이블 신호(Supply_X Enable)를 보여준다. 제어 로직(1455)은 어떤 인에블된 LPTC(AND 게이트 1401 및 1402의)가 기상 신호(경고 신호)를 내보냈는 지를 구해내고 반응하여 앞서 선택된, 직렬 상태 알고리즘 또는 다른 경고 조건에 신속하게 반응하는 다른 알고리즘을 끄집어내는 수단을 포함한다.
아래 UTILITY 1 코드를 참고하여, 개시된 다중 LPTC 시스템을 사용한 보정 방법이 다음과 같은 C 스타일 코드를 이용해서 개시된다.
//////////////////////////////////////////////////////////////////////
//////
//
// Function Prototype : void PwrCalibrateLPTC (U8 powerSupply) ;
//
// Description: void PwrCalibrateLPTC (U8 powerSupply)
// is used to calibrate
// LPTC circuit for Supplies 0 and 2.
//
// Arguments :
// U8 powerSupply: ( 0, 2 ) external CV Buck supplies,
//
// Return value :
// None
//
///////////////////////////////////////////////////////////////////////
//////
// Function Revision History:
//
// VER: DATE : AUTHOR: REASON:
///////////////////////////////////////////////////////////////////////
//////
//
// FS1610 7/8/04 PG Initial release.
//
///////////////////////////////////////////////////////////////////////
//////
void PwrCalibrateLPTC (U8 powerSupply)
{
U8 channel, i;
Ul6 readVal;
Ul6 *SuppPtr;
i= powerSupply ≫ 1 ;
// Enable analog circuit for this LPTC circuit
*SysAnalogCtl I = ( l≪i ) ;
// Enable calibration mode
REG_CAL_TEST_CTL I = ( l≪i) ;
// DAC_OFFSET = 314?> 800mV/2.54
// DAS_lsb=1.34 DAC_lsb= 2.54 ?> 2.54/1.34=1.8955 -2.00
// (assume ratio of two-to-one )
if (powerSupply==0 )
{
SuppPtr=RegSupOLpDbLo;
channel= ADC_LPTC0;
}
else // Must be supply 2
{
SuppPtr=RegSup2LpDbLo;
channel= ADC_LPTC1;
}
// Write target voltage to RegSup [0 or 2] LpDbLo;
*SuppPtr= (supplyVtarStby [i] ≫D - LPTC_DAC_OFFSET;
// read the voltage
readVal = ReadVoltage (channel ) ;
// check if readval is within acceptable range
if (abs (readVal- supplyVtarStby [i] ) <= LPTC_CALIBRATION_TARGET__COUNT)
{
// LPTC is calibrated:
// Disable calibration for this LPTC
REG_CAL_TEST_CTL &= ~ (l≪i);
// Disable analog circuit
*SysAnalogCtl &= ~ ( l≪i);
return;
}
else
{
// Do a coarse adjustment
if (readVal> supplyVtarStby[i] )
{
// Adjust for Over, seldom (glitches ) or never happens
*SuppPtr -= (readVal-supplyVtarStby fi] ) ≫ 1;
}
else
{
// Adjust for Under . This condition happens more often *SuppPtr += (readVal-supplyVtarStby fi] ) ≫ 1;
}
}
// And do the fine tunning here
while (TRUE)
{
// read the voltage
readVal = ReadVoltage (channel);
if (abs (readVal- supplyVtarStby [i] ) <= LPTC_CALIBRATION_TARGET_COUNT)
{
// LPTC calibrated:
// Disable calibration for this LPTC
REG_CAL_TEST_CTL &= ~ {l≪i);
// Disable analog circuit for this LPTC
*SysAnalogCtl &= ~ (l≪i);
return;
}
else
{
if (readVal > supplyVtarStby [i] )
*SuppPtr -=1;
else
*SuppPtr +=1;
}
}
} //End of PwrCalibrateLPTC ( )
본 발명은 다른 것들을 제외한 LPTC 경고 신호 및/또는 QSO 클록을 위한 어떤 특정한 이용에만 한정되지 않는다. LPTC 및 QSO 중 하나 또는 둘 다는 다양한 저전력 시스템을 가질 수 있다. 인용된 특허 번호 11/030,688과 관련한 일 실시예에서, QSO 클록은 소위 REG 미니 제어기가 특허 번호 11/030,688에서 개시된 PFM 기술과 같은 레귤레이션(regulation) 알고리즘을 돌릴 수 있도록 REG 미니 제어기를 클록하도록 사용된다. 이러한 환경에서 LPTC 및 QSO를 조합해서 사용함으로써, 주기적이고 전력 소비적인 아날로그 디지털변환(ADC)에 이은 주기적인 아날로그 측정이 필요 없어진다. 주어진 LPTC에 의한 기상 시, REG 미니제어기는 주어진 문턱 전압이 최근 교차되었다는 것을 LPTC의 확인을 통해서 알게된다. REG 미니 제어기는 현재의 배터리 전압(도 13의 Vbatt)이 어떤 것인 지를 정확히 알지 못해서 그것의 하나의 ADC에 기초한 측정(도 13의 ADC(1325)를 이용)을 하여야 하고, 다음으로 방전된 캐패시터의 적절한 재활성화를 위해 적절한 Tp 및 Ts 값을 신속하게 찾거나 계산할 수 있다. 이러한 작업으로 시스템은 주어진 바이탈 전압이 소정의 최소값에 도달할 때까지 저전력 모드로 머무르게 되고, 다음으로, 쉽게 기상하여 대량의 전력 소모없이 단순히 하나의 바이탈 전압을 다시 채운다. 이러한 식으로, 올바른 반응을 계산하고 적절한 레귤레이션 반응에 영향을 주는 데 필요한 간헐적인 전력량은, 상황에 독립적인 기상 스케쥴을 따르기보다는 필요할 때만 기상 시킴으로써 전 체 휴면 모드에 걸쳐서 점진 상각된다.
본 개시된 내용은 아래 청구된 것들의 범위, 특성, 또는 사상을 제한하기보다는 단순한 예에 불과하다. 개시된 내용을 습득한 후 여기서 설명한 요소에 대한 동등한 기능상 및/또는 구조상 대체물의 사용, 여기서 설명된 조합물에 대한 동등한 기능상 조합물의 사용, 및/또는 여기서 설명된 단계에 대한 동등한 기능상 단계의 사용을 포함해서 다양한 수정이나 변경은 해당 기술 분야의 당업자에게는 명백할 것이다. 이러한 가상의 변경들은 여기서 고찰된 것의 범위 내에 있는 걸로 간주되어야 한다. 더욱이, 본 개시된 내용의 견지에서 특정한 수단 또는 단계에 대한 복수개의 예가 주어지고, 이러한 주어진 예들 사이 및/또는 예들 외에 외삽(extrapolation)이 명백하다면, 본 개시된 내용은 효과적으로 개시되는 것으로 간주하고, 따라서, 적어도 이러한 외삽을 포함한다.
본 개시된 내용에 따른 다른 변경을 예를 들자면, LPTC에 공급된 기준 전압은 밴드갭 전압 소스 또는 전압을 설정하는 다른 정확한 수단에 의해 제공될 수 있다. 모니터된 상태는 소정의 문턱값 미만보다는 모니터된 물리적 측면의 한 방향 교차에 의해 또는 앞서 정의된 영역으로부터 벗어남에 의해 경고할 필요가 있는 것으로 간주될 수 있다. 적절한 방향성을 가진 아날로그 비교기는 이러한 검출을 위해 사용될 수 있다. 모니터된 상태는 전압에 한정되지 않고 주어진 환경 내에 있는 전류 매그니튜드, 온도, 압력, 전력 소비, 또는 다른 적절한 속성을 포함할 수 있다. QSO의 상대적으로 높은 타겟 주파수 및 CK33 기준의 상대적으로 낮은 기준 주파수가 QSO에 의해 클록되는 주어진 시스템의 필요에 의해 선택될 수 있다. 일반적 으로 QSO 주파수는 저기준 주파수의 대략 10 배 이상일 것이다. 도 13에서 하나의 주 제어기(1350)가 제공되었지만, 본 개시된 내용에 따른 시스템은 미니 제어기(1355)가 기상하여 긴급한 환경에서 간단히 반응하는 동안 휴면을 유지하는 다수의 다른 로직부(지능부)를 포함할 수 있다. 주어진 타겟 전압 또는 타겟 주파수의 레절루션(resolution)을 나타내는 어느 정도의 비트는 적절히 사용되어질 수 있다. 시스템은 다만 하나의 QSO보다는, 다른 상황에서 바람직할 수 있는 바와 같이 LPTC의 다른 부분집합에 의해 기상되고 다른 작동 주파수로 쉬프트되는 복수개의 이러한 QSO를 가질 수 있다. 나아가, QSO 클록은 주 클록에 대한 PLL 정밀도가 필요하지 않은 경우 주 제어기(1350) 또는 그것의 동등물에 바로 제공될 수 있다.
본 개시된 내용에 따른 변경의 다른 예를 들자면, QSO는 디지털 링 발진기를 포함하는 것에 한정되지 않는다. 다른 전압 제어된 발진기 설계는 발진을 유도하기 위해 루프 게인이 양의 값을 초과하여 효과적으로 증가하도록 수단이 제공되는 곳 및 제어 전압으로 주파수를 제어하도록 수단이 제공되는 곳에 사용되어질 수 있다. 일 군의 실시예의 요점은, VCO는 타겟 주파수에서 또는 타겟 주파수에 매우 근접해서, 그러나 루프 게인의 스위칭 및 타겟 주파수에 대응하는 매그니튜드로 제어 전압을 미세하게 튜닝하는 동안에 근본적으로 발진할 준비가 되어 있다는 것이다.
다른 예를 들어, 다른 LPTC(1310a, 1310b 등)로부터의 기상에 적절하게 반응하는 미니 제어기(1355)(도13)의 구성은 휴면 모드기로 들어가기 전에 미니 제어기를 프로그램하는 외부 컴퓨터의 사용을 포함할 수 있는 것으로 이해된다. 따라서, 컴퓨터 읽기가능한 매개체 또는 다른 형식의 소프트웨어 제품 또는 기계 명령 수 단(포함하지만 한정되지는 않는 하드 디스크, 플래쉬 메모리 스틱, 네트워크에 걸쳐 제조된 명령 신호의 다운로드 및/또는 기타 소프트 웨어 제품)은 각각의 LPTC에 의해 사용되는 문턱값을 정의하고/또는 주어진 LPTC로부터 나온 경고에 반응하여 주어진 QSO에 의해 얻어지는 각각의 타겟 주파수를 정의하고/또는 하나 이상의 QSO 중 시작되는 것에 의해 기상되는 것에 반응하여 QSO 기상 지능형 수단(예를 들어, 1355)에 의해 수행되는 각각의 반응 작동을 정의하는 명령가능한 기계를 명령하도록 사용되어질 수 있다. 이와 같이, 명령가능한 기계를 수행하도록 하는 것 및 명령가능한 기계가 LPTC 및 미니 제어기의 이러한 프로그래밍들을 수행하도록 맞추어진 소프트웨어 제품을 제공하는 것은 본 발명의 범위 내에 있다.
잔여 특허권의 유보, 분쟁의 결정, 및 용어의 해석
본 개시된 내용이 법적으로 공개된 후, 본 특허 출원의 소유자는 여기 포함된 다른 사람들의 원문이나 그림의 재생이 본 발명의 본 개시된 내용을 이해하여 유용한 기술 및 과학을 증진할려는 한정된 목적이라면 여기 포함된 다른 사람들의 원문이나 그림의 재생에 대한 반대가 없다. 그러나, 상기 소유자는 어떤 컴퓨터 프로그램 목록의 판권 또는 여기에 제공된 도면 또는 다른 작업물, 및 상표 또는 만들어 낸 용어 또는 여기 제공된 도면과 관련될 수 있는 트레이드 드레스 권한(trade dress rights) 및 여기 포함된 또는 여기에서부터 유도된 다른 것들을 포함하는 그 외 다른 보호가능한 주제물을 포함하지만 한정하지는 않는 본 개시된 자료와 법적으로 관련된 어떤 다른 권한도 거부한다.
어떤 개시 내용이 여기에서 참조로 포함되고 이러한 포함된 개시내용이 본 개시내용과 부분적 또는 전체적으로 분재의 소지가 있다면, 본 개시된 내용은 분쟁의 한도 및/또는 더 넓은 개시 내용 및/또는 더 넓은 용어의 정의까지 제어한다.
본 개시된 내용에서 다른 것들을 명확히 언급하지 않는다면, 일반적인 용어는 각각의 문맥에서 그 대응하는 일반적인 의미를 가지고 기술과 관련한 일반적인 용어는 관련한 기술 및 여기 제시된 각각의 문맥 내에서 그 대응하는 일반적인 의미를 가진다.
주어진 일반적인 개념 및 특정한 실시예의 상기 개시된 내용과 관련하여, 보호받고자 하는 범위는 여기에 첨부된 청구항들에 의해 정의될 것이다. 발행된 청구항들은 출원인이, 개시되었지만 문자 그대로 아직 청구되지는 않은 요지를 35 U.S.C §120 및/또는 35 U.S.C §251에 준하여 출원된 것들을 포함한 하나 이상의 다른 출원으로서 청구할 권리를 제한하지 않는다.
[주: 굵게 이중 꺽쇠 괄호 친 상호 참조 문자(예를 들어, [[100]])는 본 명세서를 뒷받침하는 대응하는(제한하지는 않는) 예들을 읽고 찾기 용이하도록 아래 청구항에서 제공된다. 이렇게 괄호 친 글자는 청구항에 대한 어떤 것을 한정하고자 하는 것은 아니며 청구 범위의 법적 해석에서는 제외되어야 하고, 청구항의 최종 공개판에서는 삭제되어야만 한다.]

Claims (74)

  1. 더 일반적인 비교적 높은 전력 모드와 비교해서 일시적이고 상대적으로 낮은 전력 모드에 있는 시스템[[1300]]의 하나 이상의 상황을 모니터한 후 하나 이상의 모니터된 상황의 하나 이상의 감지된 변화에 대한 지능형 반응을 하기 위한 모니터 방법[[도 13]]에 있어서, 상기 방법은:
    (a)상기 하나 이상의 상황을 모니터하여 경고할만한 변화로 미리정의된 상황 변화를 각각 감지하는 한 세트(set)의 하나 이상의 저전력 아날로그 비교기[[1315a, b]]를 사용하는 단계;
    (b)경고할만한 상황 변화를 감지하는 상기 아날로그 비교기 중 어느 하나에 반응하여, 상기 경고할만한 상황 변화를 감지하는 단계의 1000분의 1초 이하에서 신속하게 발진기[[1333]]를 시작하는 단계; 및
    (c)제1로지컬 반응부[[1355]]를 클록하여 상기 제1로지컬 반응부가 상기 하나 이상의 저전력 아날로그 비교기에 의해 경고할만한 상황 변화를 감지하는 단계에 반응할 수 있도록 상기 신속하게 시작되는 발진기를 이용하는 단계를 포함하는 것을 특징으로 하는 모니터링하는 방법.
  2. 제1항에 있어서,
    (a.1)상기 하나 이상의 경고할만한 상황 변화는 각각의 모니터된 아날로그 신호[[INN]]를 대응해서 공급하는 기준 신호[[INP]]와 비교함으로써 감지되는 것을 특징으로 하는 모니터링하는 방법.
  3. 제2항에 있어서,
    상기 시스템이 상대적으로 낮은 전력 모드 보다는 더 일반적인 일반 고 전력 모드에 있는 동안, 상기 저전력 아날로그 비교기의 하나 이상의 주어진 것에 각각 공급된 적어도 하나의 상기 기준 신호를 조절하는 단계[[1316]]를 더 포함하고, 상기 조절하는 단계는 상기 주어진 저전력 아날로그 비교기[[1315a, b]]의 각각의 시그널링 패스웨이(signalling pathway)들에서 하나 이상의 에러를 카운터(counter) 보상하고, 상기 카운터 보상된 에러는 적어도 하나의 비교기 옵셋(offset) 에러 및 DAC[[1317]] 옵셋 에러를 포함하는 것을 특징으로 하는 모니터링하는 방법.
  4. 제1항에 있어서,
    (a.1)상기 하나 이상의 경고할만한 상황 변화는 미리정의된 문턱을 초과하거나 미만인 각각의 모니터된 상황의 한 방향 교차(crossing)로서 정의되는 것을 특징으로 하는 모니터링하는 방법.
  5. 제4항에 있어서,
    (a.2)상기 모니터하는 단계를 수행하기 전 및 상기 시스템이 그것의 상대적으로 저전력 모드에 있지 않을 때 상기 미리정의된 문턱을 프로그램가능하게 정의하는 단계[[1316]]를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  6. 제1항에 있어서,
    (a.1)상기 하나 이상의 경고할만한 상황 변화는 미리정의된 억제 영역으로부터 모니터된 상황이 벗어나는 것으로서 정의되는 것을 특징으로 하는 모니터링하는 방법.
  7. 제6항에 있어서,
    (a.2)상기 모니터하는 단계를 수행하기 전 및 상기 시스템이 그것의 상대적으로 저전력 모드에 있지 않을 때 상기 미리정의된 문턱을 프로그램가능하게 정의하는 단계[[1316]]를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  8. 제1항에 있어서,
    (d)상기 제1로지컬 반응부를, 즉시 또는 상기 신속하게 시작하는 발진기가 시작되고 그 발진기의 100 이하의 몇 개의 시작 틱(tick) 사이에 기상되는 상태로 두는 동안 상기 제1로지컬 반응부로 가는 클록 신호[[CLKOUT]]의 공급을 중지함으로써 상기 저전력 모니터링을 수행하기 전에 상기 제1로지컬 반응부[[1355]]의 파워 드로우(draw)를 줄이는 단계를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  9. 제8항에 있어서,
    상기 몇 개의 수는 8 이하인 것을 특징으로 하는 모니터링하는 방법.
  10. 제8항에 있어서,
    상기 몇 개의 수는 2 내지 100 인 것을 특징으로 하는 모니터링하는 방법.
  11. 제8항에 있어서,
    상기 시스템은 상기 제1로지컬 반응부에 더하여 하나 이상의 다른 로지컬부[[1350]]를 포함하고, 상기 방법은:
    (e)하나 이상의 다른 로지컬 반응부를 이것들 각각의 정지된 클록 신호의 시작에 의해 기상될 수 있는 각각의 상태로 두는 동안 상기 다른 로지컬부로 가는 클록 신호[[1352]]의 공급을 중지함으로써 상기 저전력 모니터링을 수행하기 전에 상기 하나 이상의 다른 로지컬부의 파워 드로우를 줄이는 단계; 및
    (f)상기 제1로지컬 반응부[[1355]]가 기상하여 하나 이상의 상기 저전력 아날로그 비교기에 의해 경고할만한 상황 변화의 감지에 반응하는 동안 상기 하나 이상의 다른 로지컬부를 그것들 각각의 클록되지 않은 휴면 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 모니터링하는 방법.
  12. 제1항에 있어서,
    (c.1)상기 제1로지컬 반응부[[1355]]를 클록하는 상기 발진기의 사용 시, 있다면, 어떤[[1356]] 저전력 아날로그 비교기가 상기 발진기의 시작을 야기하는 경 고할만한 상황 변화를 신호했는 지를 상기 제1로지컬 반응부가 구하게도 하는 단계를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  13. 제1항에 있어서,
    상기 신속하게 시작되는 발진기는 가변 주파수 발진기[[1333]]이고, 상기 방법은:
    (b.1)상기 가변 주파수 발진기의 출력 주파수를 미리정의된 타겟값과 비교하고, 주파수 비교에서 오프(off) 타겟 상태가 나타난다면, 상기 가변 주파수 발진기의 출력 주파수를 타겟값으로 수렴하도록 조절하는 단계를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  14. 제13항에 있어서,
    상기 타겟값은 공급된 기준 클록 신호의 기준 주파수보다 적어도 10배 크고 상기 타겟값은 프로그램가능하게 설정되는 것을 특징으로 하는 모니터링하는 방법.
  15. 제13항에 있어서,
    (b.2)다음 번 경고할만한 상황 변화를 감지하는 상기 아날로그 비교기 중 하나에 반응하여 다시시작할 때, 기록된 데이터[[QDIN]]에 의해 정의된 상태에서 가변 주파수 발진기가 다시시작할 수 있기 위하여, 상기 출력 주파수를 조절하는 단계 후 상기 가변 주파수 발진기의 상태를 나타내는 데이터[[도 13]]를 기록하는 단 계를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  16. 제1항에 있어서,
    상기 신속하게 시작되는 발진기는 가변 주파수 발진기[[1333]]이고, 상기 방법은:
    (c.1)상기 신속하게 시작되는 발진기가 미리정의된 최대 주파수 미만의 주파수를 가질 때까지 상기 신속하게 시작되는 발진기가 상기 제1로지컬 반응부를 클록하지 못하게 하는 단계[[326]]를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  17. 제16항에 있어서,
    (c.2)상기 신속하게 시작되는 발진기의 출력 주파수가 상기 미리정의된 최대 주파수보다 더 크질 수 있는 상태[[206]]에서 상기 신속하게 시작되는 발진기를 시작하는 단계를 더 포함하는 것을 특징으로 하는 모니터링하는 방법.
  18. 상대적 저전력 모드와 휴면 모드를 가지며, 상기 저전력 모드로 들어가기 전의 디벨럽(develop) 작동 상태[[1351]]가 손실없이 기상될 수 있도록 휴면모드동안 모니터링을 요구할 수 있는 하나 이상의 시스템 바이탈 상태를 가지는 시스템[[도 13]]에 있어서, 더 높은 전력 모드를 더 가지는 상기 시스템은:
    (a)각각 미리정의된, 경고할만한 상황 변화에 대한 상기 하나 이상의 시스템 바이탈 상태를 모니터하도록 연결된 하나 이상의 저전력 아날로그 비교기[[1315a,b]];
    (b)하나 이상의 상기 아날로그 비교기에 유효하게 각각 연결되어 상기 대응하는 아날로그 비교기에 의해 경고할만한 상황 변화의 감지에 반응하여 1000 분의 1초 이하에서 신속하게 시작되는 하나 이상의 퀵 스타트(quick-start) 발진기[[1333]]; 및
    (c)적어도 하나의 상기 퀵 스타트 발진기의 활동에 의해 각각의 제1저전력 상태로부터 시작될 수 있고 하나 이상의 상기 저전력 아날로그 비교기에 의해 경고할만한 상황 변화에 대한 검출에 반응하며 그 반응을 가능하게 하는 클록킹을 가지는 제1로직부[[1351a,b]]를 포함하는 것을 특징으로 하는 시스템.
  19. 제18항에 있어서,
    (a.1)상기 저전력 아날로그 비교기[[1315a,b]] 중 적어도 주어진 하나는 각각의 모니터된 아날로그 신호[[INN]] 및 대응하는 기준 신호[[INP]]를 수신하도록 연결되고 각각의 모니터된 아날로그 신호는 상기 주어진 아날로그 비교기에서 상기 기준 신호와 비교되는 것을 특징으로 하는 시스템.
  20. 제19항에 있어서,
    (a.2)유효하게 연결되어 상기 대응하는 기준 신호[[INP]]를 생성하는 디지털 아날로그 변환기(DAC)[[1317]]를 더 포함하는 것을 특징으로 하는 시스템.
  21. 제20항에 있어서,
    (a.3)유효하게 연결되어 상기 DAC에 디지털 입력 워드를 공급하여 대응하는 기준 신호를 생성하는 DAC 제어 메모리[[1317]], 및
    (a.4)주어진 디지털 입력 워드가 상기 DAC에 공급되어 상기 대응하는 기준 신호를 생성할 때 상기 주어진 아날로그 비교기의 출력을 측정하는 상기 주어진 아날로그 비교기에 유효하게 연결된 아날로그 디지털 변환기(ADC)[[1325]]를 더 포함하는 것을 특징으로 하는 시스템.
  22. 제21항에 있어서,
    (a.5)상기 주어진 아날로그 비교기에 유효하게 연결되어 그것의 입력으로 가는 상기 주어진 아날로그 비교기의 ADC 측정 출력을 일시적으로 줄여서 상기 주어진 아날로그 비교기가 실제적으로 1 게인 증폭기로 작동하도록 하는 입력 단축 수단[[1351]]을 더 포함하는 것을 특징으로 하는 시스템.
  23. 제21항에 있어서,
    (a.5)상기 아날로그 디지털 변환기(ADC)에 유효하게 연결되어 상기 ADC가 공급전압[[Vbatt]]을 측정하고 그 측정 데이터를 상기 제1로직부[[1355]]에 릴레이하도록 사용되어질 수 있는 멀티플렉서[[1324]]를 더 포함하는 것을 특징으로 하는 시스템.
  24. 제23항에 있어서,
    상기 ADC는 유효하게 연결되어 적어도 하나의 기상된 퀵 스타트 발진기에 의해 출력된 클록 신호[[CLKOUT]]를 받는 것을 특징으로 하는 시스템.
  25. 제18항에 있어서,
    (a.1)상기 저전력 아날로그 비교기[[1351a,b]]의 적어도 주어진 하나는 미리정의된 문턱을 지나 각각의 모니터된 상황의 반대편 제2한방향 교차(crossing)에 반응하는 것보다 상기 미리정의된 문턱을 지나 각각의 모니터된 조건의 제1한방향 교차에 더 강하게 반응하도록 구성되어 상기 제1한방향 교차가 경고가 필요할만한 상황 변화로서 기능하게 하는 것을 특징으로 하는 시스템.
  26. 제18항에 있어서,
    (d)하나 이상의 저전력 아날로그 비교기[[1315a,b]]를 각각의 파워 다운 모드에 두는 파워 다운 수단[[PD]]을 더 포함하는 것을 특징으로 하는 시스템.
  27. 제18항에 있어서,
    (d)각각의 제1저전력 상태로부터 상기 제1로직부[[1355]]를 시작시키는 상기 퀵 스타트 발진기의 적어도 하나의 활성화에 의해 각각의 제2저전력 상태로부터 기상되지 않은 제2로직부[[1350]]를 더 포함하는 것을 특징으로 하는 시스템.
  28. 제18항에 있어서,
    (d)상기 제1로직부에 유효하게 연결되어, 있다면, 상기 저전력 아날로그 비교기들 중 어떤 것이 상기 퀵 스타트 발진기의 적어도 하나의 시작 및 그에 따른 상기 제1로직부의 시작을 야기하는 경고할만한 상황 변화 신호를 보냈는 지를 상기 제1로직부가 알아내도록 하는 경고 소스 확인 로직[[1350]]을 더 포함하는 것을 특징으로 하는 시스템.
  29. 제18항에 있어서,
    적어도 주어진 하나의 퀵 스타트 발진기(QSO)는 가변 주파수 발진기[[1333]]를 포함하고 상기 주어진 QSO는:
    (b.1)가변 주파수 발진기의 출력 주파수를 미리정의된 타겟값과 비교하도록 구성되고, 상기 주파수 비교가 오프 타겟 상태를 나타낸다면, 상기 가변 주파수 발진기의 출력 주파수를 상기 타겟값으로 수렴하게 조절하도록 구성된 주파수 캘리버레이터(calibrator)[[1335]]를 더 포함하는 것을 특징으로 하는 시스템.
  30. 제29항에 있어서,
    상기 주어진 QSO는:
    (b.2)상기 주파수 캘리버레이터에 의해 선행 주파수 조절을 나타내는 데이터를 저장하는 조절 메모리[[도 9]]를 더 포함하고 상기 조절 메모리는 상기 주어진 QSO가 재시작할 때 또는 더 보정될 때, 상기 선행 주파수 조절의 결과가 다음 주파수 조절을 위해 사용될 수 있도록 상기 가변 주파수 발진기에 유효하게 연결되는 것을 특징으로 하는 시스템.
  31. 제29항에 있어서,
    (d)상기 주파수 캘리버레이터가 상기 가변 주파수 발진기의 출력 주파수를 기준 클록 신호의 기준 주파수와 비교하도록 상기 주어진 QSO의 주파수 캘리버레이터에 유효하게 연결되고, 상기 타겟값은 상기 기준 주파수보다 적어도 10배 이상 큰 주파수를 나타내고 상기 기준 클록 신호의 기준 주파수를 생성하는 저주파수 기준 클록[[1321]]을 더 포함하는 것을 특징으로 하는 시스템.
  32. 제31항에 있어서,
    (e)프로그램가능한 설정 데이터 신호로서 타겟값을 저장하는 타겟 스토리지(storage)를 더 포함하는 것을 특징으로 하는 시스템.
  33. 제32항에 있어서,
    (f)상기 가변 주파수 발진기의 초기 상태를 나타내는 선설정 데이터를 저장하는 선설정 스토리지를 더 포함하고, 상기 가변 주파수 발진기는 상기 선설정 스토리지로부터 상기 타겟값에 의해 제공된 타겟 주파수를 얻도록 보정되는 것을 특징으로 하는 시스템.
  34. 제18항에 있어서,
    (a.1)각각의 상기 저전력 아날로그 비교기에 의해 감지되는 상기 경고할만한 상황 변화를 프로그램 가능하게 정의하는 하나 이상의 프로그램 가능한 스토리지부[[1316]]를 더 포함하는 것을 특징으로 하는 시스템.
  35. 제34항에 있어서,
    (a.2)상기 하나 이상의 프로그램 가능한 스토리지부[[1316]]는 상기 경고할만한 상황 변화의 프로그램 가능한 정의를 조절하여 옵셋 에러 및/또는 각각의 모니터된 상황[[INN]]을 모니터하는 상기 아날로그 비교기[[1315a,b]] 및 경고할만한 상황 변화의 프로그램 가능한 정의를 아날로그 쌍으로 변환하는 디지털 아날로그 컨버터(DAC)[[1317]]의 하나 또는 둘 다와 관련한 다른 에러를 카운터 보상하는 에러 보상 수단[[1350, 1325]]에 유효하게 연결되는 것을 특징으로 하는 시스템.
  36. 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]]에 있어서, 상기 방법은:
    (a)제1미분 증폭기[[Q12/Q13]]의 제1입력 터미널에서 제1전압 신호[[1011]]를 받는 단계;
    (b)출력 노드를 포함하는 출력 버퍼[[Q10/Q17]]에 유효하게 연결되는 상기 제1미분 증폭기의 제2입력 터미널에서 제2전압 신호[[1012]]를 받는 단계;
    (c)상기 제1전압 신호[[INP]] 미만으로 떨어지는 상기 제2전압 신호[[INN]]에 반응하여 출력 버퍼의 상기 출력 노드가, 제1전압 신호[[INP]]보다 큰 제2전압 신호[[INN]]를 나타내는 제1출력 상태로부터 제1전압 신호 이하인 제2전압 신호[[INN]]를 나타내는 제2출력 상태로, 부스트 효과때문에 빠르게 구동되도록 출력 부스터 효과[[Q11]]를 사용하여 상기 출력 버퍼를 스위치하는 단계에 있어서, 상기 부스트 효과는 상기 출력 노드를 상기 제1출력 상태로 구동하도록 제공되지 않고, 상기 제1출력 상태 및 제2출력 상태는 메타 상태에 의해 서로 분리되고, 상기 메타 상태의 교차는 상기 출력 버퍼의 출력 노드가 계속해서 제1출력 상태 및 제2출력 상태의 메타 상태의 교차후측(post-crossing side)에 있는 상태로 향하도록[[INV1]]하는 상기 출력 버퍼를 스위치하는 단계; 및
    (d)상기 출력 버퍼의 출력 노드에 의한 상기 메타 상태의 교차에 반응하여 상기 부스터 효과[[INV1]]를 중지하여 상기 출력 버퍼에 의해 전력 드로우를 줄이는 단계를 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  37. 제36항에 있어서,
    (e)상기 제2출력 상태[[INN≤INP]]로 가는 상기 출력 버퍼의 출력 노드에 의한 메타 상태의 상기 교차에 반응하여, 출력 히스테리시스 효과[[Q5-Q6-Q7]]를 활성화시켜 상기 출력 버퍼의 출력 노드가 상기 제2출력 상태로 계속 향하도록 하는 단계를 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  38. 제37항에 있어서,
    (f)상기 제1출력 상태[[INN≥INP]]에 있는 출력 버퍼의 상기출력 노드에 반응하여, 상기 입력 히스테리시스 효과를 비활성화 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  39. 제38항에 있어서,
    (b.1)상기 출력 버퍼[[Q10/Q17]]는 전류 소싱부[[Q10]] 및 전류 싱킹부[[Q17]] 둘 다를 상기 출력 노드에 연결시키고,
    (c.1)상기 제1전압 신호[[INP]] 미만으로 떨어지는 상기 제2전압 신호[[INN]]에 대한 상기 반응은 출력 버퍼의 상기 전류 소싱부에 인가된 부스트 효과[[Q11]]를 이용하여 출력 버퍼의 상기 전류 소싱부를 스위치하는 단계를 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  40. 제36항에 있어서,
    (e)상기 제1전압 신호 이하인 상기 제2전압 신호를 나타내는[[INN≤INP]] 상기 제2출력 상태로 스위치하는 출력 버퍼의 상기 출력 노드에 반응하여, 발진 기[[1330]]를 시작하는 단계를 더 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  41. 제40항에 있어서,
    (f)상기 발진기를 시작하는 단계 후, 상기 제1미분 증폭기[[Q12/Q13]] 및 상기 출력 버퍼[[Q10/Q17]]를 파워다운 모드[[PD=1]]로 일시적으로 스위치하는 단계를 더 포함하는 것을 특징으로 하는 상대적으로 낮은 전력 상태를 유지하는 동안 전압을 모니터하는 방법[[도 13]].
  42. 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기[[1000]]에 있어서, 상기 비교기는:
    (a)각각의 제1입력 전압 신호[[1011]]를 수신하는 제1입력 터미널, 각각의 제2입력 전압 신호[[1012]]를 수신하는 제2입력 터미널, 상기 제1입력 터미널 및 제2입력 터미널에 각각 유효하게 연결된 각각의 제1게이트 및 제2게이트를 가지고 적어도 제1전류 싱킹 트랜지스터 및 제2전류 싱킹 트랜지스터[[Q22/Q23]] 각각에 연결된 각각의 제1드레인 및 제2드레인을 가지는 제1절연 게이트 입력 트랜지스터 및 제2절연 게이트 입력 트랜지스터[[Q12/Q13]]를 가지는 제1미분 증폭기[[Q12/Q13]];
    (b)상기 제1미분 증폭기에 의해 구동되도록 유효하게 연결되고 출력 노드[[1031]] 및 상기 출력 노드로 가는 소스 전하 및 상기 출력 노드로부터 나온 싱 크 전하에 각각 연결된 제1출력 트랜지스터와 제2출력 트랜지스터[[Q10/Q17]]를 가지는 출력 버퍼[[Q10/Q17]], 여기서
    (b.1)부스트 전하를 상기 출력 노드에 소스하도록 연결된 제3출력 트랜지스터[[Q11]]를 더 포함하는 상기 출력 버퍼, 및
    (b.2)상기 제3출력 트랜지스터 및 상기 출력 노드의 전압이 미리정의된 메타 레벨 미만일 때 상기 부스트 전하를 상기 출력 노드에 공급하기위해 상기 제3출력 트랜지스터를 선택적으로 활성화하고 상기 출력 노드의 전압이 미리정의된 메타 레벨을 초과할 때 상기 제3출력 트랜지스터를 선택적으로 비활성화하는 상기 출력 노드에 유효하게 연결된 비대칭 액티베이터(activator)[[INV1]]를 더 포함하는 상기 출력 버퍼; 및
    (c)상기 비대칭 액티베이터[[INV1]] 및 상기 제1절연 게이트 입력 트랜지스터[[Q12]]의 제1게이트에 유효하게 연결되고 상기 제1절연 게이트 입력 트랜지스터를 차단하여 입력 노이즈로 가는 상기 제1미분 증폭기의 감도를 줄이도록 구성된 히스테리시스 회로[[Q7/R1/Q6]]를 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  43. 제42항에 있어서,
    (c.1)상기 히스테리시스 회로는 상기 제1절연 게이트 입력 트랜지스터의 제1게이트와 상기 제1입력터미널 사이에 위치한 전압 강하 저항[[R1]]을 포함하는 것 을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  44. 제43항에 있어서,
    (c.2)상기 히스테리시스 회로는 상기 전압 강하 저항을 통해서 소정 매그니튜드의 전류를 흐르게 하도록 유효하게 연결된 전류 소스[[Q7]]를 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  45. 제42항에 있어서,
    (d)상기 제1전류 싱킹 트랜지스터 및 제2전류 싱킹 트랜지스터[[Q22/Q23]]에 유효하게 연결되어 상기 제1전류 싱킹 트랜지스터 및 제2전류 싱킹 트랜지스터를 그것들 각각의 작동 특성의 포화부에서 작동하게 하는 공용 모드 피드백 메카니즘[[Q14/Q15]]을 더 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  46. 제42항에 있어서,
    (d)상기 제1미분 증폭기[[Q12/Q13]], 상기 출력 버퍼[[Q10/Q17]], 및 상기 히스테리시스 회로[[Q7/R1/Q6]] 중 적어도 하나에 유효하게 연결되어 상기 회로들 중 적어도 하나를 통해 전류 흐름을 선택적으로 차단하고, 상기 비교기가 파워 다 운 모드로 스위치될 때 유효하게 연결되는 파워 다운 회로[[PD1-PD8]]를 더 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  47. 제42항에 있어서,
    (d)상기 비교기가 전압 팔로우어 모드로 스위치될 때 상기 출력 노드[[1031]]를 상기 제1절연 게이트 입력 트랜지스터 및 제2절연 게이트 입력 트랜지스터[[Q12/Q13]]중 하나를 제공하는 인버젼(inversion) 함수에 선택적으로 연결하는 보정 모드 회로[[T4]]를 더 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  48. 제47항에 있어서,
    (d.1)상기 보정 모드 회로[[T1-T2]]는 상기 비교기가 상기 전압 팔로우어 모드로 스위치될 때 활성화되어 상기 비교기의 진동 작용을 줄이는 선택적으로 활성화되는 필터[[C1]]를 포함하는 것을 특징으로 하는 입력 신호 중 하나와 다른 아날로그 입력 신호 중 하나에 대해 비대칭 응답을 가지는 아날로그 디지털 비교기.
  49. 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법에 있어서, 상 기 방법은:
    (a)시작 신호의 수신에 반응하여, 가변 주파수 링 발진기[[216]]의 피드백 루프를 닫는 단계;
    (b)가변 디지털 제어 신호[[QDIN]]의 수신에 반응하여, 대응하는 아날로그 제어 신호[[212-206]]를 생성하고 상기 아날로그 제어 신호를 상기 가변 주파수 링 발진기에 적용하여 상기 링 발진기의 정상 상태 발진 주파수를 가변적으로 설정하는 단계;
    (c)상기 시작 신호의 수신에 반응하여, 공급된 디지털 타겟 신호[[TARG]]에 의해 정의된 타겟 주파수와 상기 링 발진기의 설정된 정상 상태 발진 주파수의 비교[[318]]를 시작하는 단계; 및
    (d)상기 타겟 주파수와 설정된 정상 상태 발진 주파수 사이에 존재하는 에러를 상기 비교 단계(c)에서 감지하는 것에 반응하여, 상기 타겟 주파수와 설정된 정상 상태 발진 주파수 사이의 에러의 양을 줄이도록 상기 디지털 제어 신호[[QDIN]]를 업데이트하는 단계를 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  50. 제49항에 있어서,
    (c.1) 상기 타겟 주파수에 대해 상기 링 발진기의 설정된 정상 상태 발진 주파수의 비교를 시작하는 단계는 상기 가변 주파수 링 발진기의 피드백 루프가 닫힌 후 링 발진기의 소정의 0 아닌 수의 사이클이 발생한 이후에 수행되는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  51. 제50항에 있어서,
    (c.1a)상기 0 아닌 수의 사이클은 적어도 4 인 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  52. 제49항에 있어서,
    (c.1)상기 링 발진기의 설정된 정상 상태 발진 주파수의 비교를 시작하는 단계는:
    (c.1a)상기 타겟 주파수보다 현저하게 낮은 주파수의 기준 클록 신호[[C33K]]를 수신하는 단계;
    (c.1b)상기 링 발진기의 설정된 정상 상태 발진 주파수의 얼마나 많은 사이클이 상기 기준 클록 신호 주기 사이 또는 상기 기준 클록 신호의 미리정의되고 정확하게 마크된 서브주기 사이에 맞는 지를 카운팅하는 단계;및
    (c.1c)상기 단계(c.1b)에서 얻어진 카운트를 상기 타겟 주파수를 나타내는 제2카운트값[[TARG]]과 비교하는 단계를 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주 파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  53. 제49항에 있어서,
    (d.1)상기 디지털 제어 신호[[QDIN]]를 업데이트하는 단계는:
    (d.1a)상기 디지털 제어 신호의 전류 버전을 애더(adder)에 공급하는 단계;
    (d.1b)상기 설정된 발진 주파수가 상기 타겟 주파수 이상인지 아닌지를 나타내는 신호에 반응하여, 상응하게 상기 애더가 상기 디지털 제어 신호의 공급된 전류 버전으로부터 나온 각각의 미리정의된 양을 빼거나 더하도록 하는 단계; 및
    (d.1c)상기 애더에 의해 출력된 결과를 상기 디지털 제어 신호의 새로운 전류 버전으로서 기록하는 단계를 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  54. 제49항에 있어서,
    (e)각각의 제1탭(tab)된 신호 및 제2탭된 신호를 얻도록 상보하는 각각의 제1지연 포인트 및 제2지연 포인트[[228]]를 상기 링 발진기 내에서 탭하는 단계;
    (f)상기 탭된 신호 중 하나를 지연하여 상기 지연되고 탭된 신호를 페이스 얼라인(phase align)이지만 상기 탭된 다른 신호와 반대된 극성을 이루는 단계[[228]]; 및
    (g)상기 지연되고 탭된 신호 및 다른 탭된 신호를 미분 출력 버퍼[[220]]의 반대 입력 노드에 적용하는 단계를 더 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  55. 제49항에 있어서,
    (e)상기 가변 디지털 제어 신호[[QDIN]]를 상기 단계(b)에 의해 액세스된 메모리[[도 9]]에 저장하는 단계를 더 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 발진하게 하는 방법.
  56. 제49항에 있어서,
    (e)상기 대응하는 아날로그 제어 신호[[212-206]]를 생성함에 있어서, 상기 대응하는 디지털 제어 신호가 미리 정의된 허용가능한 영역의 값의 하나 이상의 경계를 넘어서 증분 또는 점감하는 랩 어라운드(wrap-around) 스타일이 되는 것을 막는 단계를 더 포함하는 것을 특징으로 하는 디지털 발진기[[200-300]]를 신속하게 시작하고 특정한 타겟 주파수에서 또는 특정한 타겟 주파수에 현저히 가까운 곳에서 진동하게 하는 방법.
  57. 특정한 타겟 주파수이거나 특정한 타겟 주파수에 현저하게 가까운 곳에 있는 정상 상태 모드에서 발진하고 제어 가능한 루프 게인을 가지는 VCO(voltage controlled oscillator)[[216]]를 시작하고 시작 후 그것을 정상 상태 발진 모드에 더 빠르게 도달하게 하는 방법에 있어서, 상기 방법은:
    (a)상기 제어가능한 루프 게인을 제어하여 상기 VCO에서 양의 피드백 루프[[도 1, NAND]]를 구축하여 상기 VCO 내에서 발진을 시작하는 단계;
    (b)상기 양의 피드백 루프를 구축하는 단계(a)에서, 제1제어 전압 매그니튜드(magnitude)[[VVCO1 ]]의 제어 전압을 상기 VCO에 먼저 인가하는 단계[[206]]에 있어서, 상기 먼저 인가된 제어 전압은 제2제어 전압 매그니튜드[[VVCO2 ]]보다 크고 상기 VCO는 상기 제2제어 전압 매그니튜드가 여기에 인가될 때 상기 정상 상태 모드 또는 상기 특정한 타겟 주파수에 현저하게 근접한 곳에서 발진할, 먼저 인가하는 단계[[206]];
    (c)상기 VCO에 인가된 제어 전압이 상기 제1제어 전압 매그니튜드[[VVCO1 ]]로부터 상기 제2제어 전압 매그니튜드[[VVCO2 ]]로 감소하도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
  58. 제57항에 있어서,
    (d)상기 양의 피드백 루프를 구축하는 단계(a) 및 상기 제어 전압이 제1제어 전압 매그니튜드[[VVCO1 ]]로부터 제2제어 전압 매그니튜드[[VVCO2 ]]로 감소하도록 하 는 단계(c)를 제외하고, 상기 VCO의 본질적으로 모든 다른 주파수 영향 파라미터들을 근본적으로 정상 또는 고정 상태로 유지해서 상기 특정 타겟 주파수에 있는 또는 상기 특정 타겟 주파수에 현저하게 근접한 상기 정상 상태 모드 달성 시간이 근본적으로 상기 양의 피드백 루프를 구축하는 단계(a) 및 상기 제어 전압의 매그니튜드를 변하게 하는 단계(b)에만 의존하게 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  59. 제57항에 있어서,
    (a.1)상기 제어가능한 루프 게인을 제어하는 단계는 디지털 게이트를 제1상태에서부터 상기 양의 피드백 루프를 구축하는 제2상태로 스위칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  60. 제57항에 있어서,
    (a.1)상기 제어가능한 루프 게인을 제어하는 단계는 오픈 루프 링 발진기[[216]]를 닫는 단계를 포함하는 것을 특징으로 하는 방법.
  61. 제57항에 있어서,
    (b.1)상기 제1제어 전압 매그니튜드[[VVCO1 ]]의 VCO 인가 단계 및 상기 제어 전압을 상기 제2매그니튜드로 줄이는 단계는 증가하는 매그니튜드의 전류를 VCO에 공급하는 NMOS 트랜지스터[[206]]를 이용하는 단계를 포함하고 상기 공급된 전류는 상기 제어 전압이 상기 제2매그니튜드를 향해 줄어듦에 따라 매그니튜드가 증가하는 것을 특징으로 하는 방법.
  62. 제57항에 있어서,
    (b.1)상기 제1제어 전압 매그니튜드[[VVCO1 ]]의 VCO 인가 단계 및 상기 제어 전압을 상기 제2매그니튜드로 줄이는 단계는 상기 VCO에 전하를 공급하기 위하여 캐패시터[[216]]를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  63. 제57항에 있어서,
    (b.1)상기 제1제어 전압 매그니튜드[[VVCO1 ]]의 VCO 인가 단계는 DAC(digital-to-analog converter)[[212]] 및 상기 제1제어 전압 매그니튜드를 설정하는 상기 DAC의 출력에 연결된 절연 게이트를 가지는 절연 게이트 트랜지스터[[210]]를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  64. 제57항에 있어서,
    (d)상기 시작된 VCO의 하나 이상의 출력 스테이지[[226, 228]]를 출력 로딩[[QSO_OUT]]의 가능한 변이로부터 분리하기 위해 하나 이상의 절연 게이트 트랜지스터[[230, 232]]를 이용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  65. (a)1 게인 상태 미만으로부터 1 게인 상태를 초과하여 디지털적으로 스위치되고, 이것으로 양의 피드백 효과[[도 1, NAND]]를 구축하여 발진을 시작할 수 있는 제어가능한 게인 루프[[216]]를 가지는 VCO(voltage controlled oscillator circuit)[[216]];
    (b)상기 VCO에 유효하게 연결되고 상기 제어가능한 게인 루프[[216]]가 그것의 1 미만 게인 상태에서 그것의 1 초과 게인 상태로 디지털적으로 스위치되는 시점에서 제1제어 전압 매그니튜드[[VVCO1 ]]의 제어 전압을 상기 VCO에 먼저 인가하도록 구성되고 인가된 제어 전압[[VVCO1 ]]을 상기 제1제어 전압 매그니튜드[[VVCO1 ]]로부터 상기 VCO를 특정 타겟 주파수에 있거나 특정 타겟 주파수에 현저하게 가까운 정상 상태 모드에서 발진하도록 할 제2제어 전압 매그니튜드[[VVCO2 ]]로 변경하도록 더 구성된 제어 전압 인가 회로[[206]]; 및
    (c)상기 제어가능한 게인 루프[[216]]가 그것의 1 초과 게인 상태로 디지털적으로 스위치되는 시점에서 상기 제어 전압 인가 회로가 상기 VCO에 인가하는 상기 제1제어 전압 매그니튜드[[VVCO1 ]]를 디지털적으로 정의하는 상기 제어 전압 인가 회로[[212]]에 유효하게 연결되는 DAC(digital to analog converter)[[212]]를 포함하는 것을 특징으로 하는 QSO(quick start oscillator)[[200]].
  66. 제65항에 있어서,
    (a.1)상기 VCO는 적어도 다섯 개의 인버터 스테이지를 가지는 링 발진기를 포함하는 것을 특징으로 하는 QSO[[200]].
  67. 제66항에 있어서,
    (a.2)상기 VCO는 상기 적어도 다섯 개의 인버터 스테이지 중에 분배된 출력 노드에 각각 연결된 두 개 이상의 절연 게이트 트랜지스터를 가지는 출력 버퍼[[220]]를 포함하는 것을 특징으로 하는 QSO[[200]].
  68. 제65항에 있어서,
    (b.1)상기 제어 전압 인가 회로는 상기 DAC[[212]]에 유효하게 연결된 게이트를 가진 상기 제어 전압 인가 회로의 제1절연 게이트 트랜지스터[[210]] 및 상기 VCO에 유효하게 연결된 소스를 가진 상기 제어 전압 인가 회로의 제2절연 게이트 트랜지스터[[206]]를 포함하는 것을 특징으로 하는 QSO[[200]].
  69. 제68항에 있어서,
    (b.2)상기 제어 전압 인가 회로는 상기 제2절연 게이트 트랜지스터의 절연 게이트에 연결되는 제1캐패시터[[208]] 및 상기 제2절연 게이트 트랜지스터의 소스에 연결되는 제2캐패시터[[214]]를 더 포함하는 것을 특징으로 하는 QSO[[200]].
  70. 제 65항에 있어서,
    상기 QSO는 추가로 (d) 상기 제어 가능한 이득 루프[[216]] 가 디지탈 방식으로 그 이상의 유일 이득 상태로 스위칭되기 전에 상기 DAC가 대응 아날로그 제어 신호를 제어 전압 공급 회로[[206]]에 공급할 수 있도록, 상기 제어가능한 이득 루프[[216]]가 디지탈 방식으로 그 유일 이득 상태로 스위칭되기 전에, 미리 결정된 디지탈 제어 신호 [[ QDIN ]]를 상기 DAC에 공급하기 위한, 상기 DAC [[212]]에 작동적으로 연결되는 디지탈 메모리를 포함하는, QSO.
  71. 공급된 디지털 입력 신호를 아날로그 출력 신호[[5003]]로 변환하기 위한 디지털-아날로그 컨버터(DAC)[[도 12]]로서, 상기 DAC는,
    (a)제 1 및 제2 전류 콜렉팅 라인[[5008,5009]]
    (b)다수개의 제 1 전류 소스[[401]]
    (c)다수개의 제 2 디지털 방식으로 제어된, 세그먼트 스위치[[402]]로서, 각각이 상기 제 2 전류 소스 중 대응되는 하나로부터 소스 전류를 수용하기 위한 제 1 터미널, 상기 제1 전류 수집 라인으로 상기 세그먼트 스위치의 제 1 모드에서 상기 수신된 소스 전류의 적어도 제 1 부분을 출력하기 위한 제 2 터미널, [[5008]], 및 상기 제 2 전류 콜렉팅 라인[[5008]]으로 상기 세그먼트 스위치의 주어진 제 2ㅣ 모드에서의 상기 수신된 소스 전류의 적어도 제 2 부분을 출력하기 위한 제 3 터미널;
    (d) 상기 제 1 및 제 2 전류 콜렉팅 라인[[5008,5009]]에 작동적으로 연결되며, 상기 제 1 및 제 2 전류 콜렉팅 라인이 본질적으로 그들에게 동일한 전압을 갖도록 형성되는 전압 이퀄라이징 회로[[5004]]
    를 포함하는 디지털-아날로그 컨버터(DAC).
  72. 제71항에 있어서,
    (e)상기 제1전류 콜렉팅(collecting) 라인[[5008]]에 유효하게 연결되어 상기 제1전류 콜렉팅 라인에 의해 전달된 전류와 같거나 또는 스케일(scale)된 미러(mirror)복제 전류를 생성하는 제1전류 미러[[5006]]를 포함하는 것을 특징으로 하는 DAC.
  73. 제72항에 있어서,
    (f)상기 제1전류 미러[[5006]]에 유효하게 연결되어 상기 미러 복제 전류를 저항 정의된 출력 전압[[5003]]으로 변환하는 전류 전압 컨버터[[5002]]를 더 포함하는 것을 특징으로 하는 DAC.
  74. 제73항에 있어서,
    (g)상기 미러 복제 전류가 근본적으로 0일 때 상기 저항 정의된 출력 전압에 대해 베이스 매그니튜드(base magnitude)[[0.8V]]를 구축하는 전류 전압 컨버터에 유효하게 연결된 기준 전압 공급기[[5080]]를 더 포함하는 것을 특징으로 하는 DAC.
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