KR20070111334A - 오실레이터 회로 및 반도체 기억 장치 - Google Patents

오실레이터 회로 및 반도체 기억 장치 Download PDF

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KR20070111334A
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Abstract

본 발명은, 임계값 전압 Vth의 변동에 의한 용량 특성의 변동에 영향받지 않고, 소정의 주기의 발진 신호를 생성 가능한 오실레이터 회로를 제공하는 것을 목적으로 한다. 오실레이터 회로는, 용량과, 용량의 일단에 전기적으로 결합 가능한 제1 정전류원과, 용량의 상기 일단에 전기적으로 결합 가능한 제2 정전류원과, 용량의 상기 일단과 제1 및 제2 기준 전위에 결합되고, 용량의 상기 일단의 전위와 제1 및 제2 기준 전위와의 비교 결과에 따라, 제1 정전류원을 용량의 상기 일단에 전기적으로 결합하여 용량을 충전하는 제1 동작과 제2 정전류원을 용량의 상기 일단에 전기적으로 결합하여 용량을 방전하는 제2 동작을 절환하는 제어 회로와, 제1 동작과 제2 동작의 절환 타이밍에 따라 펄스 신호를 생성하는 회로를 포함한다.
오실레이터 회로, 정전류원, 펄스 신호, 용량

Description

오실레이터 회로 및 반도체 기억 장치{OSCILLATOR CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 오실레이터의 구성의 일례를 도시하는 도면.
도 2는 MOS 트랜지스터의 임계값 전압이 변동된 경우의 용량 특성을 도시하는 도면.
도 3은 임계값 전압의 변동에 의한 용량 소자의 전하 축적 노드의 전위 변동을 도시하는 도면．
도 4는 본 발명에 따른 오실레이터 회로의 제1 실시예의 구성을 도시하는 도면．
도 5는 전하 축적 노드의 전위, 펄스 신호 출력, 및 카운터 출력의 신호 파형을 도시하는 도면．
도 6은 테스터에 의해 주기 측정하는 구성에 대하여 설명하기 위한 도면.
도 7은 테스터에 의해 오실레이터 회로의 주기를 측정하는 방법을 설명하기 위한 도면.
도 8은 본 발명에 따른 오실레이터 회로의 제2 실시예의 구성을 도시하는 도면．
도 9는 컴퍼레이터의 회로 구성의 일례를 도시하는 도면.
도 10은 피드백 기능을 갖는 컴퍼레이터의 회로 구성의 일례를 도시하는 도면.
도 11은 로직 회로의 입출력을 도시하는 진리값 표.
도 12는 도 8의 오실레이터 회로의 주기를 측정하는 방법에 대하여 설명하기 위한 도면．
도 13은 지연 회로의 회로 구성의 일례를 도시하는 도면.
도 14는 카운터의 회로 구성의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
30 : 오실레이터 회로
31, 32 : 컴퍼레이터
33, 34 : 정전류원
35 : 용량 소자
36 : 지연 회로
37 : 카운터
38, 39 : PMOS 트랜지스터
40 내지 42 : NMOS 트랜지스터
43 내지 45 : 인버터
46 : AND 회로
50 : 피드백 기능을 갖는 컴퍼레이터
51 : 로직 회로
[특허 문헌1] 일본 특개평08-171795호 공보
[특허 문헌2] 일본 특개평11-168358호 공보
[특허 문헌3] 일본 특개평8-279733호 공보
[특허 문헌4] 일본 특개평10-289573호 공보
[특허 문헌5] 일본 특개평7-220473호 공보
본 발명은, 일반적으로 오실레이터 회로에 관한 것으로, 자세하게는 용량의 충방전 동작에 따른 주기의 신호를 생성하는 오실레이터 회로에 관한 것이다．
메모리 캐패시터에 데이터를 기억하는 DRAM에서는, 셀의 기억 정보를 유지해 두기 위해, 워드 선택선을 순차적으로 상승시켜 셀 데이터를 판독하고, 센스 앰프에 의해 데이터 전압을 증폭하고, 증폭한 데이터를 셀에 다시 기입한다고 하는 재기입 동작(리프레시 동작)을 실행할 필요가 있다． 리프레시 동작은, 소정의 리프레시 대상의 메모리 어레이 또는 블록에 대하여, 소정의 리프레시 주기로 정기적으로 실행된다. 이러한 리프레시 동작에 의해 소비되는 전류는 이하의 식으로 표현할 수 있다.
IREF=qREF·NREF/tREF
여기서, qREF는 1회의 리프레시(1회의 워드선 활성화에 의한 리프레시 동작)에서 소비하는 전하량, NREF는 1사이클(1리프레시 주기)에서 행해지는 리프레시의 횟수(1회의 워드선 활성화에 의한 리프레시 동작을 몇 회 실행할지의 횟수), tREF는 리프레시 주기이다.
소비 전류 IREF를 적게 하기 위해서는, DRAM 셀의 데이터 유지 가능 시간 내이고, 가능한 한 리프레시 주기 tREF를 길게 설정하는 것이 바람직하다. 그러나 리프레시 주기 tREF에는 회로마다 어느 정도의 변동이 있어, 확실하게 데이터 유지 가능 기간 내에 리프레시 주기 tREF가 들어가도록 하기 위해서는, 변동을 고려한 마진을 설정하여 리프레시 주기 tREF를 설정할 필요가 있다． 따라서, 리프레시 주기 tREF를 가능한 한 길게 설정하여 소비 전류 IREF를 삭감하기 위해서는, 리프레시 주기 tREF의 변동을 억제하여, 정확한 주기로 리프레시 동작을 실행할 수 있도록 할 필요가 있다．
특히, 메모리 용량을 크게 하면，qREF·NREF가 커지므로, 리프레시에 필요한 전류량이 증대한다. 또한 리프레시 주기 tREF의 변동에 대한 소비 전류 IREF의 변화량도 커진다. 이 경우, 리프레시 주기 tREF의 변동에 의한 소비 전류 IREF의 변동의 영향이 커서, 가능한 한 소비 전류의 증대를 억제하기 위해, 리프레시 주기 tREF를 고정밀도로 설정할 필요가 있다．
DRAM의 셀프 리프레시 모드에서는, 외부로부터 입력한 리프레시 커맨드에 따라 리프레시 동작을 실행하는 것은 아니고, DRAM 내부의 오실레이터에서 발생한 신호의 주기에 따라 리프레시 동작을 실행한다. 도 1은, 그러한 오실레이터의 구성의 일례를 도시하는 도면이다(특허 문헌1 내지 4).
도 1의 오실레이터 회로는, 컴퍼레이터(11), 정전류원(12), 용량 소자(13), 지연 회로(14), PMOS 트랜지스터(15), NMOS 트랜지스터(16), 및 NAND 회로(17)를 포함한다. 용량 소자(13)(용량C)에 전하가 축적되지 않은 상태에서는, 용량 소자(13)의 전하 축적 노드의 전위 vosc는 기준 전위 vref보다도 낮다. 따라서, 용량 소자(13)의 전하 축적 노드를 반전 입력으로 하고 기준 전위 vref를 비반전 입력으로 하는 컴퍼레이터(11)의 출력은 HIGH이며, 오실레이터 회로의 출력인 pulsex도 HIGH이다. 이 상태에서 기동 신호 startz를 HIGH로 하면，NAND 회로(17)의 출력은 LOW로 되고, NMOS 트랜지스터(16)가 비도통 상태로 된다. 이에 따라, 정전류원(12)의 전류량 Icmp의 전류가 용량 소자(13)에 유입되어, 용량 소자(13)에 전하가 축적되어 간다.
용량 소자(13)의 전하 축적 노드의 전위 vosc가 기준 전위 vref를 초과하면, 컴퍼레이터(11)의 출력이 HIGH로부터 LOW로 변화된다. 상기 후, 지연 회로(14)에 의한 지연 시간 후에 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화된다. 이에 응답하여, NAND 회로(17)의 출력이 HIGH로 되어 NMOS 트랜지스터(16)가 도통하고, 용량 소자(13)가 방전되어, 전하가 축적되지 않은 상태로 되돌아간다. 이에 따라, 컴퍼레이터(11)의 출력은 HIGH로 되돌아간다.
또한 상기 동작에서, 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화되었을 때, PMOS 트랜지스터(15)가 도통하고, 컴퍼레이터(11)의 출력을 HIGH로 설정하도록 동작한다. 이에 의해, 컴퍼레이터(11)의 응답 속도에 상관없이, 지연 회로(14)의 지연 시간에 따른 소정의 시간만큼 LOW 상태가 지속되는 펄스 신호를 오실레이터 출력 pulsex로서 생성할 수 있다．
상기 동작이 반복됨으로써, 도 1의 오실레이터 회로는, 일정한 시간 간격으로 펄스를 출력한다. 이 펄스의 주기는 이론적으로 C·Vref/Icmp이다.
이러한 오실레이터에서 생성하는 주기에는, 전류원, 용량, 기준 전위, 컴퍼레이터의 오프셋 등이 변동됨으로써, 변동이 발생한다. 상기 때문에, 오실레이터를 내장한 회로(예를 들면 DRAM 등)의 시험 공정에서 오실레이터의 발진 주기를 테스터에 의해 측정하여, 원하는 주기로 되도록 오실레이터의 발진 주기를 조정할 필요가 있다(특허 문헌5). 발진 주기의 조정은, 예를 들면 전류원의 전류량을 퓨즈의 절단·비절단에 의해 조정 가능으로 해 두고, 테스터에 의한 주기 측정 결과에 따라, 원하는 주기로 되도록 퓨즈를 적절하게 절단하면 된다．
도 1의 오실레이터 회로를 반도체 장치로 하여 구성하는 경우, 용량 소자(13)로서는, MOS 트랜지스터를 이용하는 것이 일반적이다. 이 때, MOS 트랜지스터의 게이트단과 소스/드레인단 사이의 용량은, MOS 트랜지스터의 임계값 전압 Vth에 의존한다.
도 2는, MOS 트랜지스터의 임계값 전압 Vth가 변동된 경우의 용량 특성을 도 시하는 도면이다. 도 2에서, 횡축은 게이트·소스간 전압 Vgs이며, 종축은 MOS 용량 Cgg이다. 도 2에 도시된 바와 같이, 게이트단에 인가하는 전압(게이트·소스간 전압 Vgs)이 낮을 때는, 채널이 형성되지 않으므로, 용량값 Cgg은 비교적 작은 값이다. 전압 Vgs가 충분히 커지면 채널이 형성되고, 게이트 길이와 게이트 막 두께에 따른 비교적 큰 값으로 하여 용량값 Cgg가 나타난다.
도 1의 오실레이터 회로에서는, 용량 소자(13)에 인가하는 전압이 0부터 vref 이상의 전압 범위에서 변화된다. 즉, 오실레이터 회로의 발진 동작 시의 전압 Vgs는, 도 2에 도시한 바와 같이, 용량값 Cgg가 크게 변화되는 범위를 포함하여 변화되게 된다.
MOS 용량의 임계값 전압 Vth가 변동되면, 도 2의 실선으로 나타낸 바와 같은 전압 Vgs에 대한 용량 변화가, 점선으로 나타낸 바와 같이 변동한다. 즉, 임계값 전압 Vth가 비교적 낮은 경우에는, 비교적 낮은 전압 Vgs에서 큰 용량값이 출현하는 용량 특성(21)으로 되고, 임계값 전압 Vth가 비교적 높은 경우에는, 비교적 높은 전압 Vgs에서 큰 용량값이 출현하는 용량 특성(22)으로 된다.
이 결과, 용량 소자(13)의 전하 축적 노드의 전위 vosc가 임의의 전위에 도달할 때까지 필요한 전하량이 변동되는 것으로 되고, 용량 소자(13)의 전하 축적 노드의 전위 vosc는, 도 3에 도시한 바와 같은 변동을 나타내는 것으로 된다. 도 2에 도시하는 용량 특성(21)의 경우, 주기는 비교적 길어져, 전압 파형(23)이 얻어진다. 또한 도 2에 도시하는 용량 특성(22)의 경우, 주기는 비교적 짧아져, 전압 파형(24)이 얻어진다.
전술한 바와 같이, 테스터 측정 결과에 따라 주기를 조정하면, 임계값 전압 Vth의 변동에 의한 주기의 변동을 어느 정도는 해소할 수 있다． 그러나 조정 가능한 범위는 한정되므로, 변동은 작은 쪽이 좋다. 또한, 임계값 전압 Vth는 프로세스에 의존할 뿐만 아니라, 온도에도 의존하여 변화되므로, 주기도 또한 온도에 의존하여 변화되는 것으로 된다. 이러한 온도 변화에 의한 주기의 변동을 조정하기 위해서는, 복수의 조정 수단을 준비하고, 복수의 온도에서 측정하는 것이 필요하게 되므로, 시험 코스트가 증가한다.
이상을 감안하여, 본 발명은, 임계값 전압 Vth의 변동에 의한 용량 특성의 변동에 영향받지 않고, 소정의 주기의 발진 신호를 생성하는 것이 가능한 오실레이터 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 오실레이터 회로는, 용량과, 상기 용량의 일단에 전기적으로 결합 가능한 제1 정전류원과, 상기 용량의 상기 일단에 전기적으로 결합 가능한 제2 정전류원과, 상기 용량의 상기 일단과 제1 및 제2 기준 전위에 결합되고, 상기 용량의 상기 일단의 전위와 상기 제1 및 제2 기준 전위와의 비교 결과에 따라서, 상기 제1 정전류원을 상기 용량의 상기 일단에 전기적으로 결합하여 상기 용량을 충전하는 제1 동작과 상기 제2 정전류원을 상기 용량의 상기 일단에 전기적으로 결합하여 상기 용량을 방전하는 제2 동작을 절환하는 제어 회로와, 상기 제1 동작과 상기 제2 동작과의 절환 타이밍에 따라 펄스 신호를 생성하는 회로를 포함하는 것 을 특징으로 한다.
또한 본 발명에 따른 반도체 기억 장치는, 상기 오실레이터 회로를 내장한 것을 특징으로 한다.
이하에서, 본 발명의 실시예를 첨부의 도면을 이용하여 상세하게 설명한다.
도 4는, 본 발명에 따른 오실레이터 회로의 제1 실시예의 구성을 도시하는 도면이다． 이 오실레이터 회로는, 예를 들면 반도체 기억 장치의 리프레시 동작을 제어하기 위해 사용할 수 있다． 도 4의 오실레이터 회로(30)는, 컴퍼레이터(31), 컴퍼레이터(32), 정전류원(33), 정전류원(34), 용량 소자(35), 지연 회로(36), 카운터(37), PMOS 트랜지스터(38 및 39), NMOS 트랜지스터(40 내지 42), 인버터(43 내지 45), 및 AND 회로(46)를 포함한다.
우선 기동 신호 startz를 HIGH로 하면，NMOS 트랜지스터(42)가 비도통으로 되어, 용량 소자(35)에 대한 정전류원(33)(전류량 Icmp)으로부터의 충전 혹은 정전류원(34)(전류량 Icmn)에의 방전 동작이 개시된다. 용량 소자(35)(용량C)에 소정량의 전하가 축적되어 있으며, 용량 소자(35)의 전하 축적 노드의 전위 vosc가, 기준 전위 vrefh보다 낮고, 기준 전위 vrefl보다도 높은 상태를 우선 상정한다. 또한 용량 소자(35)의 반대측의 노드는 접지 전위에 접속되어 있다. 이 상태에서는, 용량 소자(35)의 전하 축적 노드를 반전 입력으로 하고 기준 전위 vrefh를 비반전 입력으로 하는 컴퍼레이터(31)의 출력 out1은 HIGH이다. 또한 용량 소자(35)의 전하 축적 노드를 반전 입력으로 하고 기준 전위 vrefl을 비반전 입력으로 하는 컴퍼레이터(32)의 출력 out2는 LOW이다. 이 때, AND 회로(46)의 2개의 입력은 모두 HIGH이며, 오실레이터 회로의 출력인 pulsex는 HIGH이다.
이 때 카운터(37)의 출력 sroscz가 HIGH로 한다. PMOS 트랜지스터(39) 및 NMOS 트랜지스터(40)는, 각각 비도통 및 도통으로 되어, 용량 소자(35)로부터 정전류원(34)에의 방전이 행해진다. 이에 따라 용량 소자(35)의 전하가 감소하여 가다가, 전하 축적 노드의 전위 vosc가 기준 전위 vrefl보다도 낮아지면, 컴퍼레이터(32)의 출력 out2가 LOW로부터 HIGH로 변화된다. 이에 의해，AND 회로(46)의 출력이 HIGH로부터 LOW로 변화되고, 또한 지연 회로(36)에 의한 지연 시간 후에 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화된다.
이에 응답하여, 카운터(37)의 출력 sroscz가 LOW로 된다. 인버터(45)의 출력이 LOW로부터 HIGH로 변화되고, 컴퍼레이터(31)의 출력 out1을 HIGH로 클램프하였던 상태로부터, 컴퍼레이터(32)의 출력 out2를 LOW로 클램프하는 상태로 변화된다. 이에 응답하여, AND 회로(46)의 출력이 LOW로부터 HIGH로 되돌아간다. 이 때 카운터(37)의 출력 sroscz는 변화없이 LOW 상태 그대로이다.
카운터(37)의 출력 sroscz가 LOW이므로, PMOS 트랜지스터(39) 및 NMOS 트랜지스터(40)는, 각각 도통 및 비도통으로 되어, 정전류원(33)으로부터 용량 소자(35)에의 충전이 행해진다. 이에 따라 용량 소자(35)의 전하가 증대하여 가다가, 전하 축적 노드의 전위 vosc가 기준 전위 vrefh보다도 높아지면, 컴퍼레이터(31)의 출력 out1이 HIGH로부터 LOW로 변화된다. 이에 의해，AND 회로(46)의 출력이 HIGH로부터 LOW로 변화되고, 또한 지연 회로(36)에 의한 지연 시간 후에 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화된다.
이에 응답하여, 카운터(37)의 출력 sroscz가 HIGH로 된다. 인버터(45)의 출력이 HIGH로부터 LOW로 변화되고, 컴퍼레이터(32)의 출력 out2를 LOW로 클램프 하였던 상태로부터, 컴퍼레이터(31)의 출력 out1을 HIGH로 클램프하는 상태로 변화된다. 이에 응답하여, AND 회로(46)의 출력이 LOW로부터 HIGH로 되돌아간다. 이 때 카운터(37)의 출력 sroscz는 변화없이 HIGH 상태 그대로이다.
또한 컴퍼레이터(31)는, 상기 출력 out1이 HIGH로 클램프되어 있는 동안에는, 활성화 신호인 sz 입력을 LOW로 함으로써 동작을 정지한다． 또한 컴퍼레이터(32)는, 상기 출력 out2가 LOW로 클램프되어 있는 동안에는, 부논리의 활성화 신호인 sx 입력을 HIGH로 함으로써 동작을 정지한다．
상기 동작이 반복됨으로써, 용량 소자(35)의 전하 축적 노드의 전위 vosc가 vrefl과 vrefh 사이에서 상승 및 하강을 반복하고, 이 반복 동작에 따른 펄스 신호출력 pulsex가 생성된다. 도 5는, 전하 축적 노드의 전위 vosc, 펄스 신호 출력 pulsex, 및 카운터(37)의 출력 sroscz의 신호 파형을 도시하는 도면이다． 도 5에 도시한 바와 같이, 카운터 출력 sroscz가 HIGH인 기간에 용량 소자(35)의 전하 축적 노드의 전위 vosc가 감소하고, 카운터 출력 sroscz가 LOW인 기간에 용량 소자(35)의 전하 축적 노드의 전위 vosc가 상승한다. 전위 vosc의 상승 및 하강의 절환 타이밍에서, 펄스 신호 출력 pulsex가, 지연 회로(36)의 지연 시간에 따른 소정의 기간 LOW로 된다. 이 LOW 펄스의 주기 tOSC는 이론적으로 C·(Vrefh-vrefl)·(1/Icmn+1/Icmp)이다.
용량 소자(35)의 전하 축적 노드의 전위 vosc는 vrefl과 vrefh 사이(엄밀하 게는 vrefl보다 약간 낮은 전위와 vrefh보다 약간 높은 전위 사이)의 전압 범위에서 동작하므로, 기준 전위 vrefl을 용량 소자(35)의 MOS 트랜지스터의 임계값 전압 Vth 이상의 전위로 설정하면, 주기 tOSC는 임계값 전압 Vth의 변동의 영향을 받지 않는다. 이렇게 본 발명에 따르면, 용량 소자에 대하여 충전과 방전을 행하는 2개의 전류원을 설치하고, 소자의 양단의 단자간 전압이 충방전에 의해 변동하는 전압범위가, 용량 소자를 구성하는 MOS 트랜지스터의 임계값 전압 이상의 위치에 있는 전압 범위로 되도록 구성한다. 바꾸어 말하면, 용량 소자의 양단의 단자간 전압이 충방전에 의해 변동하는 전압 범위가, 용량 소자를 구성하는 MOS 트랜지스터의 임계값 전압을 포함하지 않도록 하는 전압 범위로 되도록 구성한다. 즉 예를 들면 도 2에서, 용량 특성(22)의 임계값 전압 Vth보다도 우측에 vrefl이 위치하도록 구성한다. 이에 의해, 임계값 전압 Vth의 변동의 영향을 받지 않은 주기 신호를 생성할 수 있다.
이하에, 본 발명에 따른 오실레이터 회로의 제2 실시예에 대하여 설명한다. 본원 발명에 의해 임계값 전압 Vth의 변동의 영향을 받지 않은 오실레이터 회로를 구성했다고 해도, 용량값에는 임계값 전압 Vth 이외에 기인하는 변동이 있고, 또한 전술한 바와 같이, 전류원, 기준 전위, 컴퍼레이터의 오프셋 등의 변동도 있다. 상기 때문에, 오실레이터를 내장한 회로(예를 들면 DRAM 등)의 시험 공정에서 오실레이터의 발진 주기를 테스터에 의해 측정하고, 원하는 주기로 되도록 오실레이터의 발진 주기를 조정할 필요가 있다． 발진 주기의 조정은, 예를 들면 전류원의 전류량을 퓨즈의 절단·비절단에 의해 조정 가능하게 해 놓고, 테스터에 의한 주기 측정 결과에 따라, 원하는 주기로 되도록 퓨즈를 적절하게 절단하면 된다．
도 6은, 테스터에 의해 주기 측정하는 구성에 대하여 설명하기 위한 도면이다. 도 6에 도시한 바와 같이, 오실레이터 회로(30)를 포함하는, 예를 들면 반도체 기억 장치인 반도체 칩(40)의 패드(41 및 42)에 테스터(43)를 접속한다. 패드(41)는 오실레이터 회로(30)의 구동·비구동을 제어하기 위한 기동 신호 startz를 입력받는 단자에 결합되어 있고, 패드(42)는 오실레이터 회로(30)의 카운터(37)의 출력 sroscz에 결합되어 있다.
도 7은, 도 6의 구성에 의해 테스터(43)에 의해 오실레이터 회로(30)의 주기를 측정하는 방법을 설명하기 위한 도면이다. 우선 테스터(43)로부터 패드(41)에 LOW로부터 HIGH로 변화되는 기동 신호 startz를 인가하여, startz의 LOW로부터 HIGH로의 변화 타이밍에서 오실레이터 회로(30)를 기동하여 동작 개시시킨다. 초기 상태에서는 전위 vosc(용량 소자(35)의 전하 축적 노드의 전위)는 제로이다. 오실레이터 회로(30)가 동작 개시하면, 전위 vosc가 vrcfh까지 상승하고, 상기 후 vrefl과 vrefh 사이에서의 상승·하강을 반복한다. 이 전위 vosc의 변화에 대응하여, 패드(42)에 나타나는 출력 sroscz는 도 7에 도시한 바와 같이 변화한다.
또한 도 7에서는, 출력 sroscz가 HIGH일 때에 전위 vosc가 상승하고, 출력 sroscz가 LOW일 때에 전위 vosc가 하강하는 구성으로 되어 있고, 출력 sroscz와 전위 vosc의 대응 관계가 도 5와는 다르다． 이것은, 도 4의 회로에서, 어느 하나의 신호를 sroscz로 할 지의 정의의 문제에 불과하다. 인버터(45)의 출력을 sroscz라고 하면, 도 7과 같은 출력 sroscz와 전위 vosc와의 대응 관계로 된다.
도 7로부터 알 수 있듯이, 오실레이터 회로(30)의 동작 개시에 수반하여 전위 vosc가 제로부터 상승을 시작하므로, 가장 최초의 주기 tOSC1은, 상기 후의 정상 상태에서의 주기 tOSC와는 상이한 길이로 된다. 테스터(43)는, 기동 신호 startz를 LOW로부터 HIGH로 변화시키는 타이밍을 기준으로 하여, 출력 sroscz의 변화 타이밍(예를 들면 최초의 상승 타이밍)을 기준점으로부터의 시간으로서 계측한다. 따라서, 최초의 주기 tOSC1이 정상 상태에서의 주기와 상이하다고 하면, 정확한 주기 측정을 행할 수 없다. 테스터(43)의 구성을 바꾸거나 복잡한 제어 동작을 하거나 하지 않고 올바르게 주기 측정하기 위해서는, 최초의 주기로부터 정상 상태에서의 주기 tOSC와 동등하게 되는 것이 바람직하다.
도 8은, 본 발명에 따른 오실레이터 회로의 제2 실시예의 구성을 도시하는 도면이다． 도 8에서, 도 4와 동일한 구성 요소는 동일한 번호로 참조하고, 상기 설명은 생략한다.
도 8의 오실레이터 회로(30A)는, 컴퍼레이터(31), 정전류원(33), 정전류원(34), 용량 소자(35), 지연 회로(36), 카운터(37), PMOS 트랜지스터(38 및 39), NMOS 트랜지스터(40 및 42), AND 회로(46), 피드백 기능을 갖는 컴퍼레이터(50), 및 로직 회로(51)를 포함한다. 도 4의 오실레이터 회로(30)와 비교하면, 컴퍼레이터(32) 대신에 피드백 기능을 갖는 컴퍼레이터(50)가 설치되고, 또한 인버터(43 내지 45)가 삭제되어 로직 회로(51)가 설치되어 있다. 피드백 기능을 갖는 컴퍼레이터(50)는, 동작 개시 시에 컴퍼레이터를 이용한 피드백 제어를 실행하고, 전위 vosc를 기준 전위 vrefl로 설정하는 기능을 갖는다. 로직 회로(51)는, 각 부를 제 어하는 제어 신호 a1 내지 a5를 생성하는 회로이다.
도 9는, 컴퍼레이터(31)의 회로 구성의 일례를 도시하는 도면이다. 도 9에 도시된 바와 같이, 컴퍼레이터(31)는 차동 증폭기로서 실현되며, PMOS 트랜지스터(61 및 62), NMOS 트랜지스터(63 내지 65), 및 정전류원(66)을 포함한다. NMOS 트랜지스터(65)를 신호 sz에 의해 온·오프함으로써, 컴퍼레이터(31)의 활성·비활성이 제어된다.
도 10은, 피드백 기능을 갖는 컴퍼레이터(50)의 회로 구성의 일례를 도시하는 도면이다. 도 10에 도시하는 피드백 기능을 갖는 컴퍼레이터(50)는, 차동 증폭기를 이용한 비교 기능과 피드백 제어 기능을 실현하는 것으로, 정전류원(71), PMOS 트랜지스터(72 내지 78), NMOS 트랜지스터(79 내지 87), 인버터(88), 및 NOR 회로(89)를 포함한다. 정전류원(71), PMOS 트랜지스터(72 내지 74), 및 NMOS 트랜지스터(79 및 80)로 이루어지는 부분이, 전위 vosc과 기준 전위 vrefl을 비교하는 차동 증폭기 부분이다. 또한 노드 n2에 게이트가 접속된 NMOS 트랜지스터(82)로부터, NMOS 트랜지스터(83)를 통하여 PMOS 트랜지스터(74)의 게이트에 연결되는 경로가, 전위 vosc 설정용의 피드백 경로이다.
도 11은, 로직 회로(51)의 입출력을 도시하는 진리값 표이다. 이 진리값 표에 따라, 로직 회로(51)가 제어 신호 a1 내지 a5를 생성함으로써, 동작 개시 시점에서 전위 vosc를 기준 전위 vrefl로 설정해 두는 동작, 및 정상 동작 시에 전위 vosc를 상승·하강시키는 동작을 실행한다.
우선 동작 개시 시점에서 전위 vosc를 기준 전위 vrefl로 설정해 두는 동작 에 대하여 설명한다. 전위 vosc를 기준 전위 vrefl로 설정하기 위해, 기동 신호 startz를 HIGH로 하기 전에, 기동 신호 startz 및 준비 신호 readyz를 각각 LOW 및 HIGH로 설정한다. 이 때 도 11의 진리값 표에 나타낸 바와 같이, 로직 회로(51)는 제어 신호 a3 및 a4를 각각 LOW 및 HIGH로 설정한다.
도 10에서, 제어 신호 a3 및 a4가 각각 LOW 및 HIGH로 되면, 아래와 같이 회로가 동작한다. 제어 신호 a4가 HIGH로 되므로, PMOS 트랜지스터(77) 및 NMOS 트랜지스터(87)로 이루어지는 스위치 sw1이 비도통으로 되고, PMOS 트랜지스터(78) 및 NMOS 트랜지스터(86)로 이루어지는 스위치 sw2가 도통으로 된다. 이에 의해, 노드 n1이 노드 n3에 접속되고, 노드 n2가 차동 증폭기의 출력측으로서 동작한다. 이 때 기준 전위 vrefl이 반전 입력측, 전위 vosc가 비반전 입력측으로 된다. 이 때 NMOS 트랜지스터(83)가 도통하고 있으므로, PMOS 트랜지스터(74)의 게이트단을 입력으로 하고, 노드 n2를 출력으로 하는 피드백 경로가 형성된다. 입력단의 전위 vosc가 상승하면, 차동 증폭기의 동작에 의해 노드 n2의 전위가 상승하고, NMOS 트랜지스터(82)의 도통의 정도가 증가한다. NMOS 트랜지스터(82)의 도통의 정도가 증가하면, 전위 vosc를 끌어내리도록 작용한다. 이 피드백 제어에 의해, 전위 vosc가 기준 전위 vrefl과 동등하게 되도록 제어된다. 또한 이 때 제어 신호 a3이 LOW이므로, PMOS 트랜지스터(76)가 도통하여, 피드백 기능을 갖는 컴퍼레이터(50)의 출력 out2는 HIGH로 클램프되어 있다.
상기한 피드백 제어 동작에 의해, 전위 vosc가 기준 전위 vrefl과 동등하게 되도록 제어되므로, 이 후, 기동 신호 startz를 HIGH로 하여 오실레이터 회로(30A) 의 동작을 개시하면, 최초의 사이클로부터 주기 tOSC의 신호가 얻어지게 된다.
도 12는, 도 8의 오실레이터 회로(30A)의 주기를 측정하는 방법에 대하여 설명하기 위한 도면이다. 오실레이터 회로(30A)를 포함하는 반도체 칩의 3개의 패드에 테스터(43)를 접속한다. 3개의 패드는 각각 준비 신호 readyz 입력용, 기동 신호 startz 입력용, 및 출력 신호 sroscz 출력용이다. 우선 테스터(43)로부터, LOW의 기동 신호 startz와 HIGH의 준비 신호 readyz를 대응하는 패드에 인가한다. 이에 응답하여, 오실레이터 회로(30A)에서는 상기 피드백 제어가 실행되어, 도 12에 도시한 바와 같이, 전위 vosc(용량 소자(35)의 전하 축적 노드의 전위)가 제로부터 vrefl까지 상승한다.
그 후, 기동 신호 startz를 LOW로부터 HIGH로 변화시키면, 오실레이터 회로(30A)가 발진 동작을 개시하고, 초기 전위 vrefl부터 개시하는 전위 vosc가 vrefl과 vrefh 사이에서의 상승·하강을 반복한다. 이 전위 vosc의 변화에 대응하여, 출력 sroscz는 도 12에 도시한 바와 같이 변화한다.
도 12로부터 알 수 있듯이, 오실레이터 회로(30A)의 동작 개시에 수반하여 전위 vosc가 vrefl부터 상승을 시작하므로, 한번 최초의 주기 tOSC1은, 상기 후의 정상 상태에서의 주기 tOSC와 동일한 길이로 된다. 테스터는, 기동 신호 startz를 LOW로부터 HIGH로 변화시키는 타이밍을 기준으로 하여, 출력 sroscz의 변화 타이밍(예를 들면 최초의 상승 타이밍)을 기준점으로부터의 시간으로서 계측한다. 제2 실시예의 오실레이터 회로(30A)에서는, 최초의 주기 tOSC1이 정상 상태에서의 주기와 동일하므로, 정확한 주기 측정을 행할 수 있다．
기동 신호 startz를 HIGH로 설정한 후의 오실레이터 회로(30A)의 발진 동작에 대하여 이하에 상세하게 설명한다. 기동 신호 startz를 HIGH로 설정하면, 도 11의 진리값 표에 나타낸 바와 같이, 로직 회로(51)는 제어 신호 a4를 LOW로 설정한다.
도 10에서, 제어 신호 a4가 LOW로 되면, PMOS 트랜지스터(77) 및 NMOS 트랜지스터(87)로 이루어지는 스위치 sw1이 도통으로 되고, PMOS 트랜지스터(78) 및 NMOS 트랜지스터(86)로 이루어지는 스위치 sw2가 비도통으로 된다. 이에 의해, 노드 n2가 노드 n3에 접속되고, 노드 n1이 차동 증폭기의 출력측으로서 동작한다. 이 때 기준 전위 vrefl이 비반전 입력측, 전위 vosc가 반전 입력측으로 된다. 차동 증폭기의 출력인 노드 n1의 전위를 PMOS 트랜지스터(75) 및 NMOS 트랜지스터(85)로 이루어지는 인버터에서 반전하여, 컴퍼레이터(50)의 반전 출력 out2로서 출력한다. 따라서, 도 10의 반전 출력 out2는, 도 4의 제1 실시예의 out2를 반전하는 인버터(44)의 출력과 논리적으로 등가로 된다. 이 도 10의 반전 출력 out2는, 제어 신호 a3가 HIGH일 때에 유효하게 되고, 제어 신호 a3이 LOW일 때에 HIGH로 클램프된다.
도 8을 참조하면, 용량 소자(35)의 전하 축적 노드의 전위 vosc가, 기준 전위 vrefh보다 낮고 기준 전위 vrefl보다도 높은 상태를 상정하면, 이 상태에서는, 용량 소자(35)의 전하 축적 노드를 반전 입력으로 하고 기준 전위 vrefh를 비반전 입력으로 하는 컴퍼레이터(31)의 출력 out1은 HIGH이다. 또한 용량 소자(35)의 전하 축적 노드를 반전 입력으로 하고 기준 전위 vrefl을 비반전 입력으로 하는 컴퍼 레이터(50)의 반전 출력 out2는 HIGH이다. 이 때, AND 회로(46)의 2개의 입력은 모두 HIGH이며, 오실레이터 회로의 펄스 출력인 pulsex는 HIGH이다.
이 때 카운터(37)의 출력 sroscz가 LOW라고 하자. 기동 신호 startz가 HIGH, 카운터 출력 sroscz가 LOW이므로, 도 11의 진리값 표에 나타낸 바와 같이, 로직 회로(51)가 a2 및 a3을 HIGH로 한다. 이에 의해 PMOS 트랜지스터(39) 및 NMOS 트랜지스터(40)는, 각각 비도통 및 도통으로 되어, 용량 소자(35)로부터 정전류원(34)에의 방전이 행해진다. 이에 따라 용량 소자(35)의 전하가 감소하여 가다가, 전하 축적 노드의 전위 vosc가 기준 전위 vrefl보다도 낮아지면, 컴퍼레이터(50)의 반전 출력 out2가 HIGH로부터 LOW로 변화된다. 이에 의해，AND 회로(46)의 출력이 HIGH로부터 LOW로 변화되고, 또한 지연 회로(36)에 의한 지연 시간 후에 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화된다.
이에 응답하여, 카운터(37)의 출력 sroscz가 HIGH로 된다. 도 11의 진리값 표에 나타낸 바와 같이, 제어 신호 a1이 LOW로부터 HIGH로 변화되고, 컴퍼레이터(31)의 출력 out1을 HIGH로 클램프되었던 상태로부터, 클램프되지 않은 상태로 변화시킨다. 또한 제어 신호 a3이 HIGH로부터 LOW로 변화되고, 컴퍼레이터(50)의 반전 출력 out2를 클램프되지 않은 상태로부터, HIGH로 클램프되는 상태로 변화시킨다. 이에 응답하여, AND 회로(46)의 출력이 LOW로부터 HIGH로 되돌아간다. 이 때 카운터(37)의 출력 sroscz는 변화없이 HIGH 상태 그대로이다.
카운터(37)의 출력 sroscz가 HIGH이므로, 도 11의 진리값 표에 나타낸 바와 같이, 로직 회로(51)가 a2 및 a3을 LOW로 한다. 이에 의해 PMOS 트랜지스터(39) 및 NMOS 트랜지스터(40)는, 각각 도통 및 비도통으로 되어, 정전류원(33)으로부터 용량 소자(35)에의 충전이 행해진다. 이에 따라 용량 소자(35)의 전하가 증대하여 가다가, 전하 축적 노드의 전위 vosc가 기준 전위 vrefh보다도 높아지면, 컴퍼레이터(31)의 출력 out1이 HIGH로부터 LOW로 변화된다. 이에 의해，AND 회로(46)의 출력이 HIGH로부터 LOW로 변화되고, 또한 지연 회로(36)에 의한 지연 시간 후에 오실레이터 출력 pulsex가 HIGH로부터 LOW로 변화된다.
이에 응답하여, 카운터(37)의 출력 sroscz가 LOW로 된다. 도 11의 진리값 표에 나타낸 바와 같이, 제어 신호 a1이 HIGH로부터 LOW로 변화되고, 컴퍼레이터(31)의 출력 out1을 클램프되지 않은 상태로부터 HIGH로 클램프되는 상태로 변화시킨다. 또한 제어 신호 a3이 LOW로부터 HIGH로 변화되고, 컴퍼레이터(50)의 반전 출력 out2를 HIGH로 클램프되는 상태로부터 클램프되지 않은 상태로 변화시킨다. 이에 응답하여, AND 회로(46)의 출력이 LOW로부터 HIGH로 되돌아간다. 이 때 카운터(37)의 출력 sroscz는 변화없이 LOW 상태 그대로이다.
또한 컴퍼레이터(31)는, 상기 출력 out1이 HIGH로 클램프되어 있는 동안에는, 활성화 신호인 sz 입력을 LOW로 함으로써 동작을 정지하고 있다． 또한 컴퍼레이터(50)는, 상기 반전 출력 out2가 HIGH로 클램프되어 있는 동안에는, 제어 신호 a3 및 a4가 모두 LOW이며, NOR 회로(89)의 출력이 HIGH로 되고 PMOS 트랜지스터(72)가 비도통으로 됨으로써 동작을 정지한다．
상기 동작이 반복됨으로써, 용량 소자(35)의 전하 축적 노드의 전위 vosc가 vrefl과 vrefh 사이에서 상승 및 하강을 반복하고, 이 반복 동작에 따른 펄스 신호 출력 pulsex가 생성된다. 이 펄스의 주기 tOSC는 이론적으로 C·(Vrefh-vrefl)·(1/Icmn+1/Icmp)이다.
용량 소자(35)의 전하 축적 노드의 전위 vosc는 vrefl과 vrefh 사이(엄밀하게는 vrefl보다 약간 낮은 전위와 vrefh보다 약간 높은 전위 사이)의 전압 범위에서 동작하므로, 기준 전위 vrefl을 용량 소자(35)의 MOS 트랜지스터의 임계값 전압 Vth 이상의 전위로 설정하면, 주기 tOSC는 임계값 전압 Vth의 변동의 영향을 받지 않는다.
상기 제1 및 제2 실시예에서, 각 전류원(정전류원(33, 34, 66, 71) 등)으로서는, 소정의 바이어스 전압을 게이트단에 인가한 NMOS 또는 PMOS 트랜지스터를 이용하면 된다. 또한 지연 회로(36)로서는, 인버터와 용량 소자를 교대로 접속한 구성을 이용할 수 있다.
도 13은, 지연 회로(36)의 회로 구성의 일례를 도시하는 도면이다. 도 13의 지연 회로(36)는, 인버터(91 및 92)와 용량 소자(93 및 94)를 포함한다. 인버터(91 및 92)의 출력에는 용량 소자(93 및 94)가 각각 접속된다. 각 용량값 및 인버터의 구동 능력(출력 전류량)을 적절하게 조절함으로써, 원하는 지연 시간을 갖는 지연 회로를 구성할 수 있다．
도 14는, 카운터(37)의 회로 구성의 일례를 도시하는 도면이다. 도 14의 카운터는, 펄스 신호를 분주하는 분주 회로이며, NAND 회로(101 및 102), NOR 회로(103), 인버터(104 내지 108), PMOS 트랜지스터(109 및 110), 및 NMOS 트랜지스터(111 및 112)를 포함한다.
기동 신호 startz가 LOW인 경우에는, NOR 회로(103)의 출력이 LOW 고정으로 되고, 출력 sroscz는 HIGH 고정이다. 기동 신호 startz가 HIGH인 경우, NAND 회로(101 및 102) 및 NOR 회로(103)는 각각이 인버터로서 동작한다. NAND 회로(101)와 인버터(106)로 제1 래치를 구성하고, NOR 회로(103)와 인버터(107)로 제2 래치를 구성한다. PMOS 트랜지스터(109)와 NMOS 트랜지스터(111)로 제1 트랜스퍼 게이트를 구성하고, PMOS 트랜지스터(110)와 NMOS 트랜지스터(112)로 제2 트랜스퍼 게이트를 구성한다.
출력 sroscz가 초기 상태에서 HIGH라고 하자. 기동 신호 startz가 HIGH인 상태에서 펄스 신호 pulsex가 HIGH일 때에는, 제1 트랜스퍼 게이트가 열린 상태이며, 출력 sroscz의 HIGH가 제1 래치에 저장되어 있다. 이 때 제2 트랜스퍼 게이트는 닫혀 있다.
그 후 기동 신호 startz가 HIGH인 상태에서 펄스 신호 pulsex가 LOW로 되면, 제2 트랜스퍼 게이트가 열리고, HIGH를 저장하고 있는 제1 래치의 LOW 출력이 제2 래치에 저장된다. 제2 래치가 LOW를 저장함으로써 LOW 출력이 출력 sroscz로서 송출된다.
펄스 신호 pulsex가 HIGH로 되돌아가면, 제1 트랜스퍼 게이트가 열린 상태로 되고, 출력 sroscz의 LOW가 제1 래치에 저장된다. 이 때 제2 트랜스퍼 게이트는 닫혀 있다.
그 후 펄스 신호 pulsex가 LOW로 되면, 제2 트랜스퍼 게이트가 열리고, LOW를 저장하고 있는 제1 래치의 HIGH 출력이 제2 래치에 저장된다. 제2 래치가 HIGH 를 저장함으로써 HIGH 출력이 출력 sroscz로서 송출된다.
이렇게 하여 펄스 신호 pulsex가 LOW로 될 때마다, 출력 sroscz는 HIGH로부터 LOW 또는 LOW로부터 HIGH로 변화된다. 이에 의해, 도 5에 도시한 바와 같은 펄스 신호 pulsex 입력에 대한 카운터 출력 sroscz를 생성할 수 있다．
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 범위 내에서 다양한 변형이 가능하다.
본 발명 중 적어도 1개의 실시예에 따른 오실레이터 회로에서는, 용량에 대하여 충전과 방전을 행하는 2개의 전류원을 설치하고, 제1 및 제2 기준 전위와 상기 용량의 전압과의 비교 결과에 따라 충방전을 제어함으로써, 용량의 양단의 단자간 전압이 충방전에 의해 변동하는 전압 범위가, MOS 용량의 임계값 전압보다 높은 위치에 존재하는 전압 범위로 되도록 구성할 수 있다． 바꾸어 말하면, 용량의 양단의 단자간 전압이 충방전에 의해 변동하는 전압 범위가, MOS 용량의 임계값 전압을 포함하지 않도록 하는 전압 범위로 되도록 구성할 수 있다． 이에 의해, 임계값 전압의 변동의 영향을 받지 않은 주기 신호를 생성할 수 있다．

Claims (10)

  1. 용량과,
    상기 용량의 일단에 전기적으로 결합 가능한 제1 정전류원과,
    상기 용량의 상기 일단에 전기적으로 결합 가능한 제2 정전류원과,
    상기 용량의 상기 일단과 제1 및 제2 기준 전위에 결합되고, 상기 용량의 상기 일단의 전위와 상기 제1 및 제2 기준 전위의 비교 결과에 따라, 상기 제1 정전류원을 상기 용량의 상기 일단에 전기적으로 결합하여 상기 용량을 충전하는 제1 동작과 상기 제2 정전류원을 상기 용량의 상기 일단에 전기적으로 결합하여 상기 용량을 방전하는 제2 동작을 절환하는 제어 회로와,
    상기 제1 동작과 상기 제2 동작의 절환 타이밍에 따라 출력을 천이시키는 회로
    를 포함하는 것을 특징으로 하는 오실레이터 회로.
  2. 제1항에 있어서,
    상기 용량은 MOS 트랜지스터로 구성되는 것을 특징으로 하는 오실레이터 회로.
  3. 제2항에 있어서,
    상기 MOS 트랜지스터의 임계값 전압이 상기 제1 및 제2 기준 전위의 사이에 포함되지 않도록, 상기 제1 및 제2 기준 전위가 설정되는 것을 특징으로 하는 오실레이터 회로.
  4. 제1항에 있어서,
    상기 제어 회로는, 상기 용량의 상기 일단의 전위와 상기 제1 기준 전위와의 비교 결과에 따라 상기 제1 동작으로부터 상기 제2 동작으로 절환하고, 상기 용량의 상기 일단의 전위와 상기 제2 기준 전위의 비교 결과에 따라 상기 제2 동작으로부터 상기 제1 동작으로 절환하는 것을 특징으로 하는 오실레이터 회로.
  5. 제4항에 있어서,
    상기 제어 회로는,
    상기 용량의 상기 일단의 전위와 상기 제1 기준 전위를 비교하는 제1 컴퍼레이터와,
    상기 용량의 상기 일단의 전위와 상기 제2 기준 전위를 비교하는 제2 컴퍼레이터와,
    상기 용량의 상기 일단과 상기 제1 정전류원 사이를 결합하는 제1 스위치와,
    상기 용량의 상기 일단과 상기 제2 정전류원 사이를 결합하는 제2 스위치와,
    상기 제1 및 제2 컴퍼레이터의 출력에 따라 상기 제1 및 제2 스위치의 개폐를 제어하는 논리 회로
    를 포함하는 것을 특징으로 하는 오실레이터 회로.
  6. 제5항에 있어서,
    상기 제1 동작 중에는 상기 제1 컴퍼레이터가 활성 상태 또한 상기 제2 컴퍼레이터가 비활성 상태로 되고, 상기 제2 동작 중에는 상기 제1 컴퍼레이터가 비활성 상태 또한 상기 제2 컴퍼레이터가 활성 상태로 되도록 상기 제1 및 제2 컴퍼레이터를 상기 논리 회로가 제어하는 것을 특징으로 하는 오실레이터 회로.
  7. 제4항에 있어서,
    상기 제어 회로는 소정의 신호를 외부로부터 수취하고 상기 소정의 신호의 어서트 상태로의 변화에 응답하여 상기 제1 동작 및 상기 제2 동작의 실행을 개시하도록 구성됨과 함께, 상기 제1 동작 및 상기 제2 동작을 실행하지 않은 상태에서 상기 용량의 상기 일단의 전위를 상기 제2 기준 전위와 동일한 전위로 설정 가능하도록 구성되는 것을 특징으로 하는 오실레이터 회로.
  8. 제7항에 있어서,
    상기 제어 회로는,
    상기 용량의 상기 일단과 상기 제1 기준 전위에 입력단이 결합된 제1 컴퍼레이터와,
    상기 용량의 상기 일단과 상기 제2 기준 전위에 입력단이 결합된 제2 컴퍼레이터와,
    상기 용량의 상기 일단과 상기 제1 정전류원 사이를 결합하는 제1 스위치와,
    상기 용량의 상기 일단과 상기 제2 정전류원 사이를 결합하는 제2 스위치와,
    상기 제1 및 제2 컴퍼레이터의 출력에 따라 상기 제1 및 제2 스위치의 개폐를 제어하는 논리 회로와,
    상기 제2 컴퍼레이터의 출력에 기초하여 상기 제2 컴퍼레이터의 입력단에 결합된 상기 용량의 상기 일단의 전위를 조정하는 피드백 경로
    를 포함하는 것을 특징으로 하는 오실레이터 회로.
  9. 제8항에 있어서,
    상기 제2 컴퍼레이터는 제1 입력단과 제2 입력단을 갖고, 상기 제1 입력단과 상기 제2 입력단이 각각 반전 입력단 및 비반전 입력단으로서 기능하는 제1 상태와, 상기 제1 입력단과 상기 제2 입력단이 각각 비반전 입력단 및 반전 입력단으로서 기능하는 제2 상태를 절환 가능하게 구성되는 것을 특징으로 하는 오실레이터 회로.
  10. 제1항의 오실레이터 회로를 내장한 것을 특징으로 하는 반도체 기억 장치.
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