KR20070108018A - Method of manufacturing semiconductor device with recess gate - Google Patents

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Abstract

A method for manufacturing a semiconductor device having a recess gate is provided to minimize step difference between an N-type and a P-type polysilicon layers by performing CMP before forming the P-type polysilicon layer. A cell region and a peripheral region are defined on a semiconductor substrate(31). An isolation layer(32) defining an active region is formed on the substrate. A P-type and an N-type well are formed by implanting ions. A groove is formed by etching a region for forming a recess gate. A gate insulating layer is formed on the entire structure including the groove. An N-type polysilicon layer having a first concentration is formed on the gate insulating layer to fill the groove. The N-type polysilicon layer having a second concentration(36) is formed by implanting selectively N-type dopant on the N-type polysilicon layer having the first concentration on the P-type well. The CMP is performed to the N-type polysilicon layer having the first and the second concentration. The N-type polysilicon layer having the first concentration is transformed to a P-type polysilicon layer by implanting selectively P-type dopant on the N-type polysilicon layer having the first concentration on the N-type well. A recess gate(44) is formed on the groove on which the N-type and the P-type polysilicon having the second concentrations are formed.

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}A method of manufacturing a semiconductor device having a recess gate {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1a 내지 도 1d는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device having a recess gate according to the related art.

도 2는 종래의 문제점을 설명하기 위한 도면.2 is a view for explaining a conventional problem.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views illustrating processes of manufacturing a semiconductor device having a recess gate according to an embodiment of the present invention.

도 4는 종래기술과 본 발명의 실시예에서의 P형 및 N형 폴리실리콘막 단차를 비교하는 그래프.Figure 4 is a graph comparing the P-type and N-type polysilicon film step in the prior art and the embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

H´: 홈 33 : 게이트절연막H´: Groove 33: Gate insulating film

34 : 제1농도를 갖는 N형 폴리실리콘막 35 : 제1마스크패턴34: N-type polysilicon film having a first concentration 35: First mask pattern

36 : 제2농도를 갖는 N형 폴리실리콘막 37 : 제2마스크패턴36: n-type polysilicon film having a second concentration 37: second mask pattern

38 : P형 폴리시리코막 39 : 금속계막38 P-type polysilicon film 39 Metal-based film

40 : 하드마스크막 41 : 리세스 게이트40: hard mask film 41: recess gate

42 : 스페이서 43 : 소오스/드레인 영역42 spacer 43 source / drain region

본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 소자의 신뢰성을 향상시켜 반도체 소자의 특성을 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a recess gate, and more particularly, to a method of manufacturing a semiconductor device having a recess gate capable of improving the reliability of the device and improving the characteristics of the semiconductor device.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations into junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.As a result, a so-called short channel effect is generated in which interference between the source / drain regions increases, control of the gate decreases, and the threshold voltage Vt rapidly decreases. In addition, a problem arises in that the refresh characteristic is deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming the problems associated with the high integration.

이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.As a result, researches on ideas and actual process development researches on how to implement a MOSFET device having various types of recess channels capable of securing an effective channel length have been actively conducted.

이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device having a recess gate according to the related art will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 기판(11)에 액티브 영역을 한정하는 소자분리막(12)을 형성한 다음, 상기 소자분리막(12)이 형성된 기판(11) 내에 이온주입을 수행하여 P형 및 N형 웰(Well)을 형성한다.Referring to FIG. 1A, an isolation layer 12 defining an active region is formed on a semiconductor substrate 11 having a cell region and a peripheral circuit region, and then ion implantation is performed in the substrate 11 on which the isolation layer 12 is formed. To form P-type and N-type wells.

도 1b를 참조하면, 상기 P형 및 N형 웰이 형성된 기판(11)의 리세스 게이트 형성 영역을 식각하여 리세스 게이트용 홈(H)을 형성한 다음, 상기 홈(H)의 표면에 게이트절연막(13)을 형성한다.Referring to FIG. 1B, a recess gate forming region of the substrate 11 having the P-type and N-type wells is etched to form a recess gate groove H, and then a gate is formed on the surface of the groove H. The insulating film 13 is formed.

계속해서, 상기 게이트절연막(13)을 포함한 홈(H)을 매립하도록, 상기 게이트절연막(13) 상에 게이트도전막으로서 폴리실리콘막(14)을 증착한다. 여기서, 상기 홈(H)은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막(13)은 통상 열산화 공정에 의한 산화막으로 형성한다.Subsequently, a polysilicon film 14 is deposited on the gate insulating film 13 as a gate conductive film so as to fill the groove H including the gate insulating film 13. The groove H is formed through a dry etching process, and the gate insulating layer 13 is formed of an oxide film by a thermal oxidation process.

이때, 상기 폴리실리콘막(14)의 표면에는 상기 홈(H)의 매립으로 인하여 홈(H) 상에 굴곡이 진 부분(A)이 존재하게 되며, 상기 굴곡이 진 부분(A)은 후속으로 진행되는 리세스 게이트 형성 공정시 상기 리세스 게이트 패턴의 기울어짐을 유발한다. 따라서, 상기 폴리실리콘막(14) 표면의 굴곡이 진 부분(A)은 이후, CMP(Chemical Mechanical Polishing) 공정을 통해 제거되어야 한다.At this time, the curved portion A is present on the surface of the polysilicon film 14 due to the filling of the groove H, and the curved portion A is subsequently During the recess gate forming process, the recess gate pattern is tilted. Therefore, the curved portion A of the surface of the polysilicon film 14 should be removed through a chemical mechanical polishing (CMP) process.

도 1c를 참조하면, 상기 폴리실리콘막(14) 상에 상기 P형 웰을 노출시키는 제1마스크패턴(15)을 형성한다. 그다음, 상기 제1마스크패턴(15)에 의해 노출된 폴리실리콘막(14)에 N형 불순물을 이온주입하여, 상기 P형 웰 상의 폴리실리콘막을 N형 폴리실리콘막(16)으로 전환한다.Referring to FIG. 1C, a first mask pattern 15 exposing the P-type well is formed on the polysilicon layer 14. Next, N-type impurities are ion-implanted into the polysilicon film 14 exposed by the first mask pattern 15 to convert the polysilicon film on the P-type well into the N-type polysilicon film 16.

도 1d를 참조하면, 상기 N형 폴리실리콘막(16) 상에 상기 N형 웰을 노출시키는 제2마스크패턴(17)을 형성한다. 이어서, 상기 제2마스크패턴(17)에 의해 노출된 폴리실리콘막에 P형 불순물을 이온주입하여, 상기 N형 웰 상의 폴리실리콘막을 P형 폴리실리콘막(18)으로 전환한다.Referring to FIG. 1D, a second mask pattern 17 exposing the N-type well is formed on the N-type polysilicon layer 16. Subsequently, P-type impurities are ion-implanted into the polysilicon film exposed by the second mask pattern 17 to convert the polysilicon film on the N-type well into the P-type polysilicon film 18.

이후, 도시하지는 않았지만, 상기 N형 및 P형 폴리실리콘막을 CMP하여 상기 홈 상의 굴곡이 진 부분을 제거한 다음, 공지된 후속 공정을 차례로 수행하여 상기 홈 상에 리세스 게이트를 형성하여 리세스 게이트를 갖는 반도체 소자를 제조한다.Thereafter, although not shown, CMP of the N-type and P-type polysilicon films is removed to remove the bent portion on the groove, and subsequent recessed processes are sequentially performed to form a recess gate on the groove to form a recess gate. The semiconductor element which has is manufactured.

그러나, 종래기술에 따른 리세스 게이트의 제조시 다음과 같은 문제점들이 있다. 전술한 종래기술에서는 상기 N형 및 P형 폴리실리콘막 표면의 굴곡을 제거하기 위하여 CMP 공정을 수행하는데, 상기 CMP 공정시 N형 및 P형 폴리실리콘막의 식각속도 차이로 인하여, 도 2에 도시된 바와 같이, 상기 N형 및 P형 폴리실리콘막 간의 단차가 발생하게 된다.However, the manufacturing of the recess gate according to the prior art has the following problems. In the above-described prior art, a CMP process is performed to remove the curvature of the N-type and P-type polysilicon films, and due to the difference in etching rates of the N-type and P-type polysilicon films during the CMP process, it is illustrated in FIG. As described above, a step between the N-type and P-type polysilicon films occurs.

상기 단차는 후속으로 진행되는 리세스 게이트 패터닝 공정시, 피모스 트랜지스터 형성 지역에서 소자 간의 단락(Short)을 유발하거나, 엔모스 트랜지스터 형성 지역에서 소자의 신뢰성 저하를 유발한다는 문제점이 있다.The step may cause short circuits between devices in the PMOS transistor formation region or deterioration of the reliability of the device in the NMOS transistor formation region in a subsequent recess gate patterning process.

이하에서는, 상기 단차로 인해 유발되는 엔모스 및 피모스 트랜지스터 형성 지역에서의 문제점을 자세하게 설명하도록 한다.Hereinafter, the problem in the NMOS and PMOS transistor formation region caused by the step will be described in detail.

먼저, 상기 리세스 게이트를 패터닝하기 위한 식각 공정시 상기 N형 폴리실리콘막의 두께를 기준으로 식각하게 되면, N형 폴리실리콘막보다 두껍게 형성되어 있는 P형 폴리실리콘막은 원하는 두께만큼 완전히 식각되지 못하므로 리세스 게이 트를 형성한 후에도 P형 폴리실리콘이 잔류하게 된다. 이는, 소자간의 단락을 유발하여, 반도체 소자의 특성을 저하시키는 문제점이 있다.First, when an etching process is performed based on the thickness of the N-type polysilicon film during an etching process for patterning the recess gate, the P-type polysilicon film formed thicker than the N-type polysilicon film may not be fully etched to a desired thickness. P-type polysilicon remains even after the recess gate is formed. This causes a short circuit between the devices, thereby degrading the characteristics of the semiconductor device.

또한, 상기 리세스 게이트를 패터닝하기 위한 식각 공정시 상기 P형 폴리실리콘막의 두께를 기준으로 식각하게 되면, P형 폴리실리콘막보다 얇게 형성되어 있는 N형 폴리실리콘막은 원하는 두께보다 더 많이 식각되어 게이트절연막 및 기판 부분의 손실이 발생하게 된다. 이는, 소자의 신뢰성 저하를 유발하여, 반도체 소자의 특성을 저하시키는 문제점이 있다.In addition, when the etching process is performed based on the thickness of the P-type polysilicon layer during the etching process for patterning the recess gate, the N-type polysilicon layer formed thinner than the P-type polysilicon layer is etched more than the desired thickness to form the gate. Loss of the insulating film and the substrate portion occurs. This causes a decrease in the reliability of the device, which causes a problem of lowering the characteristics of the semiconductor device.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트를 갖는 반도체 소자의 제조시 P형 및 N형 폴리실리콘막 간의 단차를 최소화하여 소자의 신뢰성을 향상시킴으로써 반도체 소자의 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the conventional problems as described above, the semiconductor device by improving the reliability of the device by minimizing the step between the P-type and N-type polysilicon film during the manufacturing of the semiconductor device having a recess gate An object of the present invention is to provide a method of manufacturing a semiconductor device having a recess gate that can effectively improve the characteristics of the.

상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 셀 영역과 주변회로 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 내에 이온주입을 수행하여 P형 및 N형 웰을 형성하는 단계; 상기 P형 및 N형 웰이 형성된 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트절연막을 형성하는 단 계; 상기 게이트절연막 상에 제1농도를 갖는 N형 폴리실리콘막을 형성하는 단계; 상기 P형 웰 상의 제1농도를 갖는 N형 폴리실리콘막 부분에만 선택적으로 N형 불순물을 이온주입하여 제2농도를 갖는 N형 폴리실리콘막을 형성하는 단계; 상기 제1 및 제2농도를 갖는 N형 폴리실리콘막을 CMP하는 단계; 상기 N형 웰 상의 제1농도를 갖는 N형 폴리실리콘막 부분에만 선택적으로 P형 불순물을 이온주입하여 상기 제1농도를 갖는 N형 폴리실리콘막을 P형 폴리실리콘막으로 전환하는 단계; 및 상기 제2농도를 갖는 N형 폴리실리콘막과 P형 폴리실리콘막이 형성된 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device having a recess gate of the present invention for achieving the above object comprises the steps of: providing a semiconductor substrate having a cell region and a peripheral circuit region; Forming an isolation layer defining an active region in the substrate; Performing ion implantation into the substrate on which the device isolation film is formed to form P-type and N-type wells; Etching a recess gate formation region of the substrate on which the P-type and N-type wells are formed to form a groove; Forming a gate insulating film on an entire surface of the substrate including the grooves; Forming an N-type polysilicon film having a first concentration on the gate insulating film; Selectively implanting N-type impurities into only the N-type polysilicon film portion having a first concentration on the P-type well to form an N-type polysilicon film having a second concentration; CMPing the N-type polysilicon films having the first and second concentrations; Selectively ionizing a P-type impurity into only an N-type polysilicon film portion having a first concentration on the N-type well to convert the N-type polysilicon film having the first concentration into a P-type polysilicon film; And forming a recess gate on the groove in which the N-type polysilicon film and the P-type polysilicon film having the second concentration are formed.

여기서, 상기 제1농도를 갖는 N형 폴리실리콘막은 800∼1200Å의 두께로 형성한다.Here, the N-type polysilicon film having the first concentration is formed to a thickness of 800 to 1200 GPa.

상기 제1농도를 갖는 N형 폴리실리콘막은 75As, 또는, 31P와 같은 5가 이온을 사용하여 형성한다.The N-type polysilicon film having the first concentration is formed using 75As or pentavalent ions such as 31P.

상기 제1농도를 갖는 N형 폴리실리콘막의 제1농도는 상기 제2농도를 갖는 N형 폴리실리콘막의 제2농도의 절반 정도로서, 상기 제1농도는 1.5×1020∼2.5×1020/cm3 이다.The first concentration of the N-type polysilicon film having the first concentration is about half of the second concentration of the N-type polysilicon film having the second concentration, and the first concentration is 1.5 × 10 20 to 2.5 × 10 20 / cm 3 to be.

상기 제2농도를 갖는 N형 폴리실리콘막은 75As, 또는, 31P와 같은 5가 이온을 사용하여 형성한다.The N-type polysilicon film having the second concentration is formed using 75As or pentavalent ions such as 31P.

상기 제2농도를 갖는 N형 폴리실리콘막은 상기 제1농도를 갖는 N형 폴리실리콘막에 N형 불순물을 2.0×1015∼6.0×1015/cm2의 도우즈로 이온주입하여 형성한다.The N-type polysilicon film having the second concentration is formed by ion implanting N-type impurities into a dose of 2.0 × 10 15 to 6.0 × 10 15 / cm 2 to the N-type polysilicon film having the first concentration.

상기 P형 폴리실리콘막은 11B, 또는, 49B와 같은 3가 이온을 사용하여 형성한다.The P-type polysilicon film is formed using trivalent ions such as 11B or 49B.

상기 P형 폴리실리콘막은 상기 제1농도를 갖는 N형 폴리실리콘막에 P형 불순물을 1.0×1016∼1.5×1016/cm2의 도우즈로 이온주입하여 형성한다.The P-type polysilicon film is formed by ion implanting P-type impurities into a dose of 1.0 × 10 16 to 1.5 × 10 16 / cm 2 to the N-type polysilicon film having the first concentration.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 P형 웰 상에 N형 폴리실리콘막을 형성한 다음, 상기 N형 폴리실리콘막 표면의 굴곡을 제거하기 위한 CMP 공정을 수행하고, 이어서, N형 웰 상에 P형 폴리실리콘막을 형성한다.First, the technical principle of the present invention will be briefly described. The present invention forms an N-type polysilicon film on a P-type well, and then performs a CMP process for removing the curvature of the N-type polysilicon film surface. A P-type polysilicon film is formed on the N-type well.

이렇게 하면, 상기 CMP 공정시 막의 단차가 감소하므로 소자 간의 단락 및 소자의 신뢰성 저하를 방지할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.In this case, since the step difference of the film is reduced during the CMP process, it is possible to prevent a short circuit between devices and a decrease in reliability of the device, thereby effectively improving the characteristics of the semiconductor device.

자세하게, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.3A to 3F are cross-sectional views illustrating processes for manufacturing a semiconductor device having a recess gate according to an embodiment of the present invention.

도 3a를 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 기판(31)에 액티브 영역을 한정하는 소자분리막(32)을 형성한 다음, 상기 소자분리막(32)이 형성된 기판(31) 내에 이온주입을 수행하여 P형 및 N형 웰(Well)을 형성한다.Referring to FIG. 3A, an isolation layer 32 defining an active region is formed on a semiconductor substrate 31 having a cell region and a peripheral circuit region, and then ion implantation is performed in the substrate 31 on which the isolation layer 32 is formed. To form P-type and N-type wells.

도 3b를 참조하면, 상기 P형 및 N형 웰이 형성된 기판(31) 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크(도시안됨)을 형성하고, 상기 리세스 마스크에 의해 노출된 기판(31) 부분을 식각하여 리세스 게이트용 홈(H´)을 형성한 다음, 리세스 마스크를 제거한다.Referring to FIG. 3B, a recess mask (not shown) that exposes a recess gate formation region is formed on the substrate 31 on which the P-type and N-type wells are formed, and the substrate exposed by the recess mask ( 31) The portion is etched to form the recess gate groove H ', and then the recess mask is removed.

이어서, 상기 홈(H´)의 표면에 게이트절연막(33)을 형성하고, 상기 게이트절연막(33)을 포함한 홈(H´)을 매립하도록 상기 게이트절연막(33) 상에 게이트도전막으로서 제1농도를 갖는 N형 폴리실리콘막(34)을 증착한다. 여기서, 상기 홈(H´)은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막(33)은 통상 열산화 공정에 의한 산화막으로 형성한다.Subsequently, a gate insulating film 33 is formed on the surface of the groove H ', and a first gate conductive film is formed on the gate insulating film 33 so as to fill the groove H' including the gate insulating film 33. An N-type polysilicon film 34 having a concentration is deposited. The groove H 'is formed through a dry etching process, and the gate insulating layer 33 is formed of an oxide film through a thermal oxidation process.

또한, 상기 제1농도를 갖는 N형 폴리실리콘막(34)은 75As, 또는, 31P와 같은 5가 이온을 사용하여 800∼1200Å 정도의 두께로 형성하며, 상기 제1농도는 1.5×1020∼2.5×1020/cm3 정도이다.In addition, the N-type polysilicon film 34 having the first concentration is formed to a thickness of about 800 to 1200 Pa using 75As or pentavalent ions such as 31P, and the first concentration is 1.5 × 10 20 to It is about 2.5 × 10 20 / cm 3 .

이때, 상기 제1농도를 갖는 N형 폴리실리콘막(34)의 표면에는 상기 홈(H´)의 매립으로 인하여 상기 홈(H´) 상에 굴곡이 진 부분(B)이 존재하게 되며, 상기 굴곡이 진 부분(B)은 후속으로 진행되는 리세스 게이트 형성 공정시 상기 리세스 게이트 패턴의 기울어짐을 유발한다. 따라서, 상기 제1농도를 갖는 N형 폴리실리콘막(34) 표면의 굴곡이 진 부분(B)은 이후, CMP 공정을 통해 제거되어야 한다.At this time, a curved portion B exists on the groove H 'due to the filling of the groove H' on the surface of the N-type polysilicon film 34 having the first concentration. The curved portion B causes the recess gate pattern to tilt during the subsequent recess gate formation process. Therefore, the curved portion B of the surface of the N-type polysilicon film 34 having the first concentration should then be removed through a CMP process.

도 3c를 참조하면, 상기 제1농도를 갖는 N형 폴리실리콘막(34) 상에 상기 P형 웰을 노출시키는 제1마스크패턴(35)을 형성한다. 그다음, 상기 제1마스크패 턴(35)에 의해 노출된 제1농도를 갖는 N형 폴리실리콘막(34)에만 선택적으로 N형 불순물을 이온주입하여, 상기 P형 웰 상의 제1농도를 갖는 N형 폴리실리콘막을 제2농도를 갖는 N형 폴리실리콘막(36)으로 전환한다.Referring to FIG. 3C, a first mask pattern 35 exposing the P-type well is formed on the N-type polysilicon film 34 having the first concentration. Next, N-type impurities are selectively implanted into only the N-type polysilicon film 34 having the first concentration exposed by the first mask pattern 35 to form N-containing impurities having the first concentration on the P-type well. The polysilicon film is switched to the N-type polysilicon film 36 having the second concentration.

여기서, 상기 제2농도를 갖는 N형 폴리실리콘막(36)은 75As, 또는, 31P와 같은 5가 이온을 사용하여, 상기 P형 웰 상의 제1농도를 갖는 N형 폴리실리콘막에 N형 불순물을 2.0×1015∼6.0×1015/cm2의 도우즈로 이온주입하여 형성한다. 이때, 상기 N형 불순물 이온주입을 통해 형성된 제2농도를 갖는 N형 폴리실리콘막(36)의 제2농도는 상기 제1농도의 약 2배 정도이다.Here, the N-type polysilicon film 36 having the second concentration is N-type impurity in the N-type polysilicon film having the first concentration on the P-type well using 75As or pentavalent ions such as 31P. Is formed by ion implantation with a dose of 2.0 × 10 15 to 6.0 × 10 15 / cm 2 . At this time, the second concentration of the N-type polysilicon film 36 having the second concentration formed through the N-type impurity ion implantation is about twice the first concentration.

도 3d를 참조하면, 상기 제1 및 제2농도를 갖는 N형 폴리실리콘막(34,36) 표면의 굴곡을 제거하기 위하여, 상기 막들(34,36)을 CMP 한다. 이때, 상기 막들(34,36)은 농도는 서로 다르지만, 같은 N형 폴리실리콘막으로서 상기 CMP 공정시 식각속도 차가 크지 않으므로, 상기 제1 및 제2농도를 갖는 N형 폴리실리콘막(34,36) 간의 단차의 발생을 최소화할 수 있다.Referring to FIG. 3D, the films 34 and 36 are CMPed to remove the curvature of the surfaces of the N-type polysilicon films 34 and 36 having the first and second concentrations. At this time, the films 34 and 36 have different concentrations, but the same N-type polysilicon film does not have a large etching rate difference in the CMP process, and thus, the N-type polysilicon films 34 and 36 having the first and second concentrations are different. It is possible to minimize the occurrence of the step between the).

도 3e를 참조하면, 상기 N형 웰 상의 제1농도를 갖는 N형 폴리실리콘막 상에 상기 N형 웰을 노출시키는 제2마스크패턴(37)을 형성한다. 이어서, 상기 제2마스크패턴(37)에 의해 노출된 제1농도를 갖는 폴리실리콘막에만 선택적으로 P형 불순물을 이온주입하여, 상기 N형 웰 상의 제1농도를 갖는 폴리실리콘막을 P형 폴리실리콘막(38)으로 전환한다.Referring to FIG. 3E, a second mask pattern 37 exposing the N-type well is formed on an N-type polysilicon film having a first concentration on the N-type well. Subsequently, P-type impurities are selectively implanted into only the polysilicon film having the first concentration exposed by the second mask pattern 37 so that the polysilicon film having the first concentration on the N-type well is made of P-type polysilicon. Switch to membrane 38.

이때, 상기 P형 폴리실리콘막(38)은 11B, 또는, 49B와 같은 3가 이온을 사용하여, 상기 N형 웰 상의 상기 제1농도를 갖는 N형 폴리실리콘막에 P형 불순물을 1.0×1016∼1.5×1016/cm2의 도우즈로 이온주입하여 형성한다. 여기서, 상기 P형 불순물 이온주입 후, 상기 기판의 P형 웰 상에는 제2농도를 갖는 N형 폴리실리콘막(36)이 형성되어 있고, 상기 N형 웰 상에는 P형 폴리실리콘막(38)이 형성되어 있으며, 상기 막들(36,38)은 단차의 발생없이 평탄화를 이루고 있다.At this time, the P-type polysilicon film 38 uses 11B or trivalent ions such as 49B, so that P-type impurities are 1.0 × 10 in the N-type polysilicon film having the first concentration on the N-type well. It is formed by ion implantation with a dose of 16-1.5 × 10 16 / cm 2 . Here, after the P-type impurity ion implantation, an N-type polysilicon film 36 having a second concentration is formed on the P-type well of the substrate, and a P-type polysilicon film 38 is formed on the N-type well. The films 36 and 38 are planarized without generating a step.

도 3f를 참조하면, 상기 제2농도를 갖는 N형 폴리실리콘막(36)과 P형 폴리실리콘막(38) 상에 금속계막(39) 및 하드마스크막(40)을 차례로 형성한다. 이때, 상기 금속계막(39)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(40)은 통상 질화막으로 형성한다.Referring to FIG. 3F, the metal based film 39 and the hard mask film 40 are sequentially formed on the N-type polysilicon film 36 having the second concentration and the P-type polysilicon film 38. In this case, the metal layer 39 is usually formed of a tungsten film or a tungsten silicide film, and the hard mask film 40 is usually formed of a nitride film.

다음으로, 상기 막들(40,39,36,33)을 차례로 식각하여 상기 홈(H´) 상에 리세스 게이트(41)를 형성한다. 이어서, 상기 리세스 게이트(41)의 양측벽에 스페이서(42)를 형성한 다음, 상기 리세스 게이트(41)의 양측 기판(31) 내에 이온주입을 통해 소오스/드레인 영역(43)을 형성한다.Next, the layers 40, 39, 36, and 33 are sequentially etched to form a recess gate 41 on the groove H '. Subsequently, spacers 42 are formed on both sidewalls of the recess gate 41, and then source / drain regions 43 are formed through ion implantation in both substrates 31 of the recess gate 41. .

이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.Subsequently, although not shown, a subsequent known step is sequentially performed to manufacture a semiconductor device having a recess gate.

여기서, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 P형 폴리실리콘막을 형성하기 전에 CMP 공정을 수행함으로써, 서로 다른 종류의 막의 CMP 공정시 유발되는 막들 간의 단차를 줄일 수 있다.Here, the present invention can reduce the step difference between the films caused during the CMP process of the different types of films by performing the CMP process before forming the P-type polysilicon film in the manufacturing of the semiconductor device having the recess gate.

자세하게, 도 4를 참조하면, 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조시, P형 및 N형 웰에서의 폴리실리콘막 단차(D)가 종래의 단차(C)보다 감소하였음을 알 수 있다. 따라서, 상기 단차로 인한 피모스 트랜지스터 형성 지역에서 소자 간의 단락(Short) 및 엔모스 트랜지스터 형성 지역에서 소자의 신뢰성 저하를 방지할 수 있으므로 반도체 소자의 신뢰성을 효과적으로 개선할 수 있다.In detail, referring to FIG. 4, in the manufacture of a semiconductor device having a recess gate according to an embodiment of the present invention, the polysilicon film step D in P-type and N-type wells is reduced than the conventional step C. It can be seen that. Accordingly, short circuit between devices in the PMOS transistor formation region due to the step and deterioration of the reliability of the device in the NMOS transistor formation region can be prevented, so that the reliability of the semiconductor device can be effectively improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시, P형 폴리실리콘막을 형성하기 전에 CMP 공정을 수행함으로써 N형 및 P형 폴리실리콘막 간의 단차를 최소화할 수 있다.As described above, the present invention can minimize the step between the N-type and P-type polysilicon film by performing the CMP process before forming the P-type polysilicon film in the manufacture of a semiconductor device having a recess gate.

따라서, 본 발명은 상기 단차로 인해 유발되는 소자 간의 단락 및 소자의 신뢰성 저하를 방지할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.Therefore, the present invention can prevent the short circuit between the devices caused by the step and the deterioration of the reliability of the device, thereby effectively improving the characteristics of the semiconductor device.

Claims (8)

셀 영역과 주변회로 영역을 갖는 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a cell region and a peripheral circuit region; 상기 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;Forming an isolation layer defining an active region in the substrate; 상기 소자분리막이 형성된 기판 내에 이온주입을 수행하여 P형 및 N형 웰을 형성하는 단계;Performing ion implantation into the substrate on which the device isolation film is formed to form P-type and N-type wells; 상기 P형 및 N형 웰이 형성된 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;Etching a recess gate formation region of the substrate on which the P-type and N-type wells are formed to form a groove; 상기 홈을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on an entire surface of the substrate including the grooves; 상기 게이트절연막 상에 상기 홈을 매립하도록 제1농도를 갖는 N형 폴리실리콘막을 형성하는 단계;Forming an N-type polysilicon film having a first concentration to fill the groove on the gate insulating film; 상기 P형 웰 상의 제1농도를 갖는 N형 폴리실리콘막 부분에만 선택적으로 N형 불순물을 이온주입하여 제2농도를 갖는 N형 폴리실리콘막을 형성하는 단계;Selectively implanting N-type impurities into only the N-type polysilicon film portion having a first concentration on the P-type well to form an N-type polysilicon film having a second concentration; 상기 제1 및 제2농도를 갖는 N형 폴리실리콘막을 CMP하는 단계;CMPing the N-type polysilicon films having the first and second concentrations; 상기 N형 웰 상의 제1농도를 갖는 N형 폴리실리콘막 부분에만 선택적으로 P형 불순물을 이온주입하여 상기 제1농도를 갖는 N형 폴리실리콘막을 P형 폴리실리콘막으로 전환하는 단계; 및Selectively ionizing a P-type impurity into only an N-type polysilicon film portion having a first concentration on the N-type well to convert the N-type polysilicon film having the first concentration into a P-type polysilicon film; And 상기 제2농도를 갖는 N형 폴리실리콘막과 P형 폴리실리콘막이 형성된 홈 상에 리세스 게이트를 형성하는 단계;Forming a recess gate on the groove in which the N-type polysilicon film and the P-type polysilicon film having the second concentration are formed; 를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device having a recess gate, characterized in that it comprises a. 제 1 항에 있어서,The method of claim 1, 상기 제1농도를 갖는 N형 폴리실리콘막은 800∼1200Å의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The N-type polysilicon film having the first concentration is formed in a thickness of 800 to 1200 GPa. 제 1 항에 있어서,The method of claim 1, 상기 제1농도를 갖는 N형 폴리실리콘막은 75As, 또는, 31P와 같은 5가 이온을 사용하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The N-type polysilicon film having the first concentration is formed using a pentavalent ion such as 75As or 31P. 제 1 항에 있어서,The method of claim 1, 상기 제1농도를 갖는 N형 폴리실리콘막의 제1농도는 상기 제2농도를 갖는 N형 폴리실리콘막의 제2농도의 절반 정도로서, 상기 제1농도는 1.5×1020∼2.5×1020/cm3 인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The first concentration of the N-type polysilicon film having the first concentration is about half of the second concentration of the N-type polysilicon film having the second concentration, and the first concentration is 1.5 × 10 20 to 2.5 × 10 20 / cm 3 The manufacturing method of the semiconductor element which has a recess gate characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 제2농도를 갖는 N형 폴리실리콘막은 75As, 또는, 31P와 같은 5가 이온을 사용하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제 조방법.The N-type polysilicon film having the second concentration is formed using a pentavalent ion such as 75As or 31P. 제 1 항에 있어서,The method of claim 1, 상기 제2농도를 갖는 N형 폴리실리콘막은 상기 제1농도를 갖는 N형 폴리실리콘막에 N형 불순물을 2.0×1015∼6.0×1015/cm2의 도우즈로 이온주입하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The N-type polysilicon film having the second concentration is formed by ion implanting N-type impurities with a dose of 2.0 × 10 15 to 6.0 × 10 15 / cm 2 to the N-type polysilicon film having the first concentration. A method of manufacturing a semiconductor device having a recess gate. 제 1 항에 있어서,The method of claim 1, 상기 P형 폴리실리콘막은 11B, 또는, 49B와 같은 3가 이온을 사용하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.And the p-type polysilicon film is formed using trivalent ions such as 11B or 49B. 제 1 항에 있어서,The method of claim 1, 상기 P형 폴리실리콘막은 상기 제1농도를 갖는 N형 폴리실리콘막에 P형 불순물을 1.0×1016∼1.5×1016/cm2의 도우즈로 이온주입하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The p-type polysilicon film is a recess gate formed by ion implanting P-type impurities into a dose of 1.0 × 10 16 to 1.5 × 10 16 / cm 2 to the N-type polysilicon film having the first concentration. Method for manufacturing a semiconductor device having a.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910230B1 (en) * 2007-11-14 2009-07-31 주식회사 하이닉스반도체 Dual gate of semiconductor device and method for forming the same
US7790588B2 (en) 2007-11-14 2010-09-07 Hynix Semiconductor Inc. Dual gate of semiconductor device capable of forming a layer doped in high concentration over a recessed portion of substrate for forming dual gate with recess channel structure and method for manufacturing the same
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