KR100734259B1 - Method for fabricating semiconductor devices - Google Patents
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Abstract
반도체 소자의 제조 방법에 대해 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성한다. 활성 영역 내에 트렌치를 형성한 다음, 트렌치의 내벽 상에 스페이서를 형성한다. 스페이서가 형성된 트렌치의 바닥에 게이트 산화막을 형성하고, 게이트 산화막이 형성된 트렌치를 일부만 매립하는 게이트 도전층을 형성한다. 스페이서를 제거한 다음, 게이트 도전층 양측에 트렌치의 바닥과 내벽 및 반도체 기판 상면으로 연장하는 제1 농도의 제1 불순물 영역을 형성한다. 이어서, 제1 불순물 영역 일부에 제1 농도보다 고농도인 제2 농도의 제2 불순물 영역을 형성한다. The manufacturing method of a semiconductor element is disclosed. In the method for manufacturing a semiconductor device according to the present invention, an isolation layer for defining an active region is formed on a semiconductor substrate. A trench is formed in the active region and then a spacer is formed on the inner wall of the trench. A gate oxide film is formed at the bottom of the trench in which the spacer is formed, and a gate conductive layer is formed to partially fill the trench in which the gate oxide film is formed. After removing the spacers, first impurity regions having a first concentration extending to the bottom and inner walls of the trench and the upper surface of the semiconductor substrate are formed on both sides of the gate conductive layer. Subsequently, a second impurity region having a higher concentration than the first concentration is formed in a portion of the first impurity region.
Description
도 1a 내지 도 1c는 종래 LDD 구조를 갖는 n 채널 MOSFET의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing an n-channel MOSFET having a conventional LDD structure.
도 2 내지 도 9는 본 발명의 실시예에 따른 n 채널 MOSFET의 제조 방법을 설명하기 위한 단면도들이다.2 to 9 are cross-sectional views illustrating a method of manufacturing an n-channel MOSFET according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
200 : 반도체 기판, T2 : 트렌치, 210a : 스페이서, 215 : 게이트 산화막, 220a : 게이트 도전층, 225 : 버퍼 산화막, 230 : 제1 불순물 영역, 240 : 제2 불순물 영역, 260 : 실리사이드, 270 : 층간절연막, 275a : 제1 콘택 플러그, 275b : 제2 콘택 플러그, 280a : 제1 금속 배선, 280b : 제2 금속 배선200: semiconductor substrate, T 2 : trench, 210a: spacer, 215: gate oxide film, 220a: gate conductive layer, 225: buffer oxide film, 230: first impurity region, 240: second impurity region, 260: silicide, 270: Interlayer insulating film, 275a: first contact plug, 275b: second contact plug, 280a: first metal wiring, 280b: second metal wiring
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE
반도체 소자의 집적도가 높아짐에 따라, 반도체 소자 내에 존재하는 각각의 개별 소자들의 크기가 점점 줄어들고 있으며, 그 개별 소자들 사이의 간격도 또한 줄어들고 있다. 특히 트랜지스터의 경우 채널 길이가 작아지게 되면서, 채널에 강한 수평 전계가 걸리게 된다. 강한 전계 내의 전자들은 높은 에너지를 갖게 되며, 이와 같이 높은 에너지를 갖는 전자를 핫 캐리어라 하고 있다. 이러한 핫 캐리어들은 게이트 산화막내로 진입하여 문턱 전압을 불안정하게 하고, 심각한 펀치-스루(punch-through) 문제를 야기시켜 반도체 소자에 치명적인 손상을 입히게 된다. 이러한 핫 캐리어의 발생을 방지하기 위하여, 고농도의 불순물 영역을 형성하기 전에 저농도 불순물 영역을 형성하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 기술이 제안된 바 있다.As the degree of integration of semiconductor devices increases, the size of each individual device present in the semiconductor device is gradually decreasing, and the spacing between the individual devices is also decreasing. In particular, in the case of transistors, as the channel length becomes smaller, a strong horizontal electric field is applied to the channel. The electrons in the strong electric field have high energy, and the electrons having such high energy are called hot carriers. These hot carriers enter into the gate oxide layer, make the threshold voltage unstable, and cause severe punch-through problems, which can cause serious damage to the semiconductor device. In order to prevent the occurrence of such hot carriers, a technique of forming a source / drain region having a lightly doped drain (LDD) structure by forming a low concentration impurity region before forming a high concentration impurity region has been proposed.
도 1a 내지 도 1c는 종래 LDD 구조를 갖는 n 채널 MOSFET의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing an n-channel MOSFET having a conventional LDD structure.
도 1a를 참조하면, p형 반도체 기판(100)에 활성 영역을 한정하는 소자분리막(105)을 형성한다. 상기 활성 영역 상에 게이트 산화막(110), 게이트 도전층(115) 및 게이트 보호막(120)을 포함하는 게이트(125)를 형성한다. 상기 게이트(125)를 이온 주입 마스크로 하여 상기 반도체 기판(100)에 저농도의 n형 불순물(I1)을 주입하여, 상기 게이트(125) 양측의 활성 영역에 제1 불순물 영역(130)을 형성한다. Referring to FIG. 1A, an
도 1b를 참조하면, 상기 게이트(125)의 측벽 상에 게이트 스페이서(135)를 형성한다. 상기 게이트 스페이서(135)로 포위된 게이트(125)를 이온 주입 마스크로 하여 상기 반도체 기판(100)에 고농도의 n형 불순물(I2)을 주입하여, 상기 제1 불순물 영역(130)의 일부에 제2 불순물 영역(140)을 형성한다. 이로써, 상기 제1 불순물 영역(130)과 제2 불순물 영역(140)으로 구성되는 LDD 구조의 소오스/드레인 영역(150)이 형성된다.Referring to FIG. 1B, a
도 1c를 참조하면, 도 1b의 결과물 상에 평탄화된 상면을 갖는 층간절연막(160)을 형성한다. 다음, 상기 층간절연막(160)을 관통하여 상기 소오스/드레인 영역(150)의 상면에 각각 접하는 제1 및 제2 콘택 플러그(165a, 165b)를 형성한다. 상기 층간절연막(160) 상에 상기 제1 및 제2 콘택 플러그(165a, 165b)의 상면에 각각 접하는 제1 및 제2 금속 배선(170a, 170b)을 형성한다.Referring to FIG. 1C, an
상기 제1 및 제2 콘택 플러그(165a, 165b)는 상기 게이트 도전층(115)과의 단락 결함을 방지하기 위하여, 상호 일정 간격을 유지하도록 형성되어야 한다. 따라서, 상기 제1 및 제2 콘택 플러그(165a, 165b)와 게이트 도전층(115)간의 디자인 룰이 필요하다. 이는, 반도체 소자의 집적도 향상에 제한 요인으로서 작용하게 된다.The first and
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 소오스/드레인 영역에 연결되는 콘택 플러그와 게이트 도전층간의 디자인 룰을 고려하지 않고서도 단락 결함을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a semiconductor device capable of preventing a short circuit defect without considering design rules between a contact plug and a gate conductive layer connected to a source / drain region of the semiconductor device.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성한다. 상기 활성 영역 내에 트렌치를 형성한 다음, 상기 트렌치의 내벽 상에 스페이서를 형성한다. 상기 스페이서가 형성된 트렌치의 바닥에 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 트렌치를 일부만 매립하는 게이트 도전층을 형성한다. 상기 스페이서를 제거한 다음, 상기 게이트 도전층 양측에 상기 트렌치의 바닥과 내벽 및 상기 반도체 기판 상면으로 연장하는 제1 농도의 제1 불순물 영역을 형성한다. 이어서, 상기 제1 불순물 영역 일부에 상기 제1 농도보다 고농도인 제2 농도의 제2 불순물 영역을 형성한다.In order to achieve the above technical problem, in the method of manufacturing a semiconductor device according to the present invention, an isolation layer for defining an active region is formed on a semiconductor substrate. A trench is formed in the active region, and then a spacer is formed on the inner wall of the trench. A gate oxide film is formed on the bottom of the trench in which the spacer is formed, and a gate conductive layer is formed to partially fill the trench in which the gate oxide film is formed. After removing the spacers, first impurity regions having a first concentration extending to the bottom and inner walls of the trench and the upper surface of the semiconductor substrate are formed on both sides of the gate conductive layer. Subsequently, a second impurity region having a higher concentration than the first concentration is formed in a portion of the first impurity region.
본 발명에 있어서, 상기 스페이서를 형성하는 단계는 상기 반도체 기판 상에 상기 트렌치를 완전히 매립하지 않는 정도 두께의 산화막을 형성하는 단계, 및 상기 반도체 기판의 상면과 상기 트렌치의 바닥이 드러나도록 상기 산화막을 이방성 식각하는 단계를 포함할 수 있다. The forming of the spacer may include forming an oxide layer having a thickness such that the trench is not completely buried on the semiconductor substrate, and forming the oxide layer so that the top surface of the semiconductor substrate and the bottom of the trench are exposed. Anisotropic etching may include the step of etching.
본 발명에 있어서, 상기 게이트 도전층을 형성하는 단계는 상기 반도체 기판 상에 상기 트렌치를 완전히 매립하는 폴리실리콘막을 형성하는 단계, 및 상기 트렌치를 일부만 매립하는 폴리실리콘막 패턴이 형성되도록 상기 폴리실리콘막을 식각하는 단계를 포함할 수 있다.The forming of the gate conductive layer may include forming a polysilicon film completely filling the trench on the semiconductor substrate, and forming the polysilicon film so that a polysilicon film pattern partially filling the trench is formed. Etching may be included.
본 발명에 있어서, 상기 스페이서를 제거하는 단계 이후에 상기 게이트 도전층의 표면 상에 이온 주입 손상(damage)을 억제하기 위한 버퍼 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, the method may further include forming a buffer oxide layer on the surface of the gate conductive layer after the removing the spacers to suppress ion implantation damage.
본 발명에 있어서, 상기 제2 불순물 영역을 형성하는 단계 이후에 상기 제2 불순물 영역과 게이트 도전층 상면에 실리사이드를 형성하는 단계를 더 포함할 수 있다.The method may further include forming silicide on an upper surface of the second impurity region and the gate conductive layer after the forming of the second impurity region.
본 발명에 있어서, 상기 제2 불순물 영역을 형성하는 단계 이후에 상기 트렌치를 완전히 매립하면서 평탄화된 상면을 갖는 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 제2 불순물 영역에 각각 접하는 콘택 플러그들을 형성하는 단계, 및 상기 층간절연막 상에 상기 콘택 플러그들의 상면과 각각 연결되는 금속 배선들을 형성하는 단계를 더 포함할 수 있다.In the present disclosure, after the forming of the second impurity region, forming an interlayer insulating layer having a planarized upper surface while completely filling the trench, contact plugs penetrating the interlayer insulating layer to be in contact with the second impurity region, respectively. And forming metal wires connected to upper surfaces of the contact plugs on the interlayer insulating layer.
본 발명에 따르면, 게이트 도전층의 CD(critical dimension)를 최소화할 수 있다. 소오스/드레인 영역에 연결되는 콘택 플러그와 상기 게이트 도전층간에 단락 위험의 문제가 없으므로, 상기 콘택 플러그와 상기 게이트 도전층간의 디자인 룰이 불필요해진다. 상기 콘택 플러그간의 피치(pitch)를 최소화하는 것이 가능하므로 반도체 소자의 집적도를 향상시킬 수 있다. According to the present invention, it is possible to minimize the critical dimension (CD) of the gate conductive layer. Since there is no risk of a short circuit between the contact plugs connected to the source / drain regions and the gate conductive layer, a design rule between the contact plug and the gate conductive layer is unnecessary. Since the pitch between the contact plugs can be minimized, the integration degree of the semiconductor device can be improved.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.
도 2 내지 도 9는 본 발명의 실시예에 따른 n 채널 MOSFET의 제조 방법을 설명하기 위한 단면도들이다.2 to 9 are cross-sectional views illustrating a method of manufacturing an n-channel MOSFET according to an embodiment of the present invention.
도 2를 참조하면, p형 반도체 기판(200)에 소자분리 예정 영역을 오픈시키는 제1 감광막 패턴(미도시)을 형성한다. 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체 기판(200)을 식각함으로써, 상기 반도체 기판(200) 내에 소자분리용 트렌치(T1)를 형성한다. 상기 제1 감광막 패턴을 애슁하여 제거한 다음, 상기 소자분리용 트렌치(T1) 내에 완전히 매립되는 소자분리막(205)을 형성한다. 상기 소자분리막(205)은 반도체 기판(200)에 활성 영역을 한정한다. Referring to FIG. 2, a first photoresist pattern (not shown) is formed on the p-
다음에, 상기 반도체 기판(200) 상에 상기 활성 영역의 일부를 오픈시키는 제2 감광막 패턴(미도시)을 형성한다. 상기 제2 감광막 패턴을 마스크로 하여 상기 반도체 기판(200)을 식각함으로써, 상기 활성 영역 내에 트렌치(T2)를 형성한다. 상기 제2 감광막 패턴을 애슁하여 제거한 다음, 상기 반도체 기판(200) 전면에 상기 트렌치(T2)를 완전히 매립하지 않는 정도 두께의 산화막(210)을 형성한다. 예를 들어, 500 내지 1500Å 정도 두께로 산화물을 증착한다. Next, a second photoresist pattern (not shown) is formed on the
도 3을 참조하면, 상기 반도체 기판(200)의 상면과 상기 트렌치(T2)의 바닥이 드러나도록, 상기 산화막(210)을 이방성 식각한다. 이로써, 상기 트렌치(T2)의 내벽 상에 스페이서(210a)가 형성된다. Referring to FIG. 3, the
도 4를 참조하면, 상기 스페이서(210a)가 형성된 결과물을 산소가 포함된 가스 분위기에서 열처리한다. 상기 반도체 기판(200)의 노출된 표면에서 실리콘과 산소가 반응하여 열산화막이 형성된다. 상기 트렌치(T2)의 바닥에 형성되는 열산화막은 게이트 산화막(215)이 된다. 그리고, 도시하지는 않았지만, 상기 반도체 기판(200)의 상면에도 열산화막이 형성된다. 상기 반도체 기판(200)의 상면에 형성되는 열산화막은 도 6을 참조하여 설명하는 후속 공정에서 제거된다. Referring to FIG. 4, the resultant product in which the
다음, 상기 트렌치(T2)를 완전히 매립하는 폴리실리콘막(220)을 상기 반도체 기판(200) 전면에 형성한다. 상기 폴리실리콘막(220)은 실리콘을 증착하는 단계와 인시튜(in-situ)로 불순물을 도핑하는 단계를 수행함으로써 형성할 수 있다. 상기 실리콘을 증착하는 단계는 저압 화학적 기상 증착법(LPCVD)에 의하여 행해질 수 있다.Next, a
도 5를 참조하면, 상기 폴리실리콘막(220)을 식각하여 상기 트렌치(T2)를 일부만 매립하는 게이트 도전층(220a)을 형성한다. 상기 폴리실리콘막(220)은 건식 식각법으로 식각한다. 본 발명에서는 종래 기술에서와 달리, 게이트 도전층을 형성하기 위한 별도의 마스크가 불필요하고, 게이트 도전층의 CD를 최소화할 수 있다. Referring to FIG. 5, the
도 6을 참조하면, 습식 식각법으로 상기 스페이서(210a)를 제거한다. 이 때, 상기 반도체 기판(200)의 상면에 형성된 열산화막도 제거된다. 다음에, 상기 반도체 기판(200)을 산소가 포함된 가스 분위기에서 열처리하여, 상기 반도체 기판(200)의 노출된 표면에 열산화막을 형성한다. 상기 게이트 도전층(220a)의 표면상에 형성되는 열산화막은 이온 주입 손상을 억제하기 위한 버퍼 산화막(225)이 된다. 상기 버퍼 산화막(225)의 두께는 30 내지 100Å이 되도록 형성하는 것이 바람직하다. 도시하지는 않았지만, 상기 반도체 기판(200)의 노출된 표면에도 열산화막이 형성된다. 상기 반도체 기판(200)의 노출된 표면에 형성되는 열산화막도 이온 주입 손상으로부터 상기 반도체 기판(200)의 표면을 보호한다. Referring to FIG. 6, the
다음에, 상기 버퍼 산화막(225)이 형성된 게이트 도전층(220a)을 이온 주입 마스크로 하여, 상기 반도체 기판(200)에 저농도의 n형 불순물(I3)을 이온 주입한다. 이로써, 상기 게이트 도전층(220a) 양측에 상기 트렌치(T2)의 바닥과 내벽 및 상기 반도체 기판(200) 상면으로 연장하는 저농도의 제1 불순물 영역(230)이 형성된다. 상기 불순물은 상기 반도체 기판(200)에 대하여 대체로 경사지게 주입된다. 그러나, 상기 게이트 도전층(220a)이 두텁게 형성되거나 상기 트렌치(T2)가 깊게 형성된 경우에는, 상기 게이트 도전층(220a)에 의한 섀도잉(shadowing) 현상을 줄이기 위하여, 상기 불순물을 상기 반도체 기판(200)에 수직으로 주입시키는 것도 필요하다. Next, a low concentration of n-type impurity I 3 is implanted into the
도 7을 참조하면, 상기 게이트 도전층(220a)을 이온 주입 마스크로 하여 상기 반도체 기판(200)에 고농도의 n형 불순물(I4)을 이온 주입한다. 이온 주입시의 각도를 조절하여, 상기 불순물이 상기 제1 불순물 영역(230) 일부에 주입되도록 하는 것이 바람직하다. 상기 제1 불순물 영역(230) 일부에 고농도의 제2 불순물 영역(240)이 형성된다. 이로써, 상기 제1 불순물 영역(230)과 제2 불순물 영역(240)으로 구성되는 LDD 구조의 소오스/드레인 영역(250)이 형성된다. 이온 주입 손상을 억제하기 위하여 형성한 상기 버퍼 산화막(225)과, 상기 반도체 기판(200)의 노출된 표면에 형성된 열산화막은 도 6 및 도 7을 참조하여 설명한 단계에서 소모되어 제거될 수 있다.Referring to FIG. 7, a high concentration of n-type impurity I 4 is implanted into the
본 발명에 의하면, 소오스/드레인 영역의 일부가 반도체 기판 내에 형성된 트렌치의 바닥과 내벽을 따라 연장하므로 반도체 기판 상에 형성되는 소오스/드레인 영역의 길이가 단축된다. 따라서, 도 1a 내지 도 1c를 참조하여 설명한 종래 반도체 소자에 비하여 더 좁은 면적에 MOSFET을 제조할 수 있다. 또한, LDD 구조의 소오스/드레인 영역(250)을 형성하므로, 상기 게이트 도전층(220a) 아래로 얕은 접합부(shallow junction)가 형성되어 펀치-스루(punch-through)를 개선할 수 있다. According to the present invention, a portion of the source / drain region extends along the bottom and the inner wall of the trench formed in the semiconductor substrate, thereby shortening the length of the source / drain region formed on the semiconductor substrate. Therefore, the MOSFET can be manufactured in a narrower area than the conventional semiconductor device described with reference to FIGS. 1A to 1C. In addition, since the source /
도 8을 참조하면, 상기 제2 불순물 영역(240)과 게이트 도전층(220a) 상면에 실리사이드(260)를 형성한다. 예를 들어, 도 7의 결과물 상에 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 등의 금속막(미도시)을 적층한 다음, 열처리한다. 상기 금속막과 실리콘막이 접하는 부분, 즉 상기 제2 불순물 영역(240)과 게이트 도전층(220a) 상면에서 금속과 실리콘이 반응하여 실리사이드(260)가 형성된다. 상기 실리사이드(260)는 CD가 작아진 게이트 도전층(220a)에서 게이트 저항을 감소시킨다. 아울러, 후속 공정에서 상기 제2 불순물 영역(240)의 상면에 접하여 형성되는 콘택 플러그와 상기 제2 불순물 영역(240)과의 접촉 저항도 감소시킨다.
Referring to FIG. 8,
이어서, 상기 트렌치(T2)를 완전히 매립하는 층간절연막(270)을 형성하고 그 상면을 화학적 기계적 연마(CMP)하여 평탄화시킨다. 상기 각 제2 불순물 영역(240) 상의 층간절연막(270)의 일부를 오픈시키는 제3 감광막 패턴(미도시)을 형성한다. 상기 제2 불순물 영역(240)의 상면을 노출시키는 제1 및 제2 콘택홀(H1, H2)이 형성되도록, 상기 제3 감광막 패턴을 마스크로 하여 상기 층간절연막(270)을 식각한다. Subsequently, an
상기 제3 감광막 패턴을 애슁하여 제거한 다음, 상기 제1 및 제2 콘택홀(H1, H2)을 완전히 매립하는 금속막을 형성한다. 상기 금속막으로서 알루미늄(Al)막 또는 텅스텐막을 형성할 수 있다. 상기 제2 불순물 영역(240)에 각각 접하는 제1 및 제2 콘택 플러그(275a, 275b)가 형성되도록, 상기 층간절연막(270)의 상면이 드러날 때까지 상기 금속막의 상면을 화학적 기계적 연마한다. 상기 층간절연막(270) 상에 배선용 금속막을 형성한 다음 패터닝하여, 상기 제1 및 제2 콘택 플러그(275a, 275b)의 상면과 각각 연결되는 제1 및 제2 금속 배선(280a, 280b)을 형성한다. After the third photoresist pattern is removed by annealing, a metal film is formed to completely fill the first and second contact holes H 1 and H 2 . An aluminum (Al) film or a tungsten film may be formed as the metal film. The upper surface of the metal film is chemically mechanically polished until the upper surface of the
도 9는 상기 제1 및 제2 콘택 플러그(275a, 275b)가 미스-얼라인되었을 경우의 도면이다. 도 9를 참조하면, 상기 제2 콘택 플러그(275b)가 상기 게이트 도전층(220a) 쪽으로 미스-얼라인되더라도 상기 게이트 도전층(220a)과의 단락 결함이 발생되지 않는 것을 알 수 있다. 따라서, 상기 제1 및 제2 콘택 플러그(275a, 275b)와 상기 게이트 도전층(220a)간의 디자인 룰이 불필요해진다. 종래 반도체 소자에 비하여, 상기 제1 및 제2 콘택 플러그(275a, 275b)간의 피치를 최소화하는 것이 가능하므로 반도체 소자의 집적도를 향상시킬 수 있다.
FIG. 9 is a diagram when the first and second contact plugs 275a and 275b are misaligned. Referring to FIG. 9, even if the
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 예로서, 본 발명의 실시예에 의한 반도체 소자의 제조 방법에서는 n 채널 MOSFET을 제조하였으나, 당 분야에서 통상의 지식을 가진 자에게 이해되어질 수 있듯이, 반대되는 도전형을 도입하면 p 채널 MOSFET을 제조할 수 있다. 그리고, 본 발명에 따른 방법은 상기한 바와 같은 p 채널 MOSFET과 n 채널 MOSFET을 포함하는 cMOSFET(complementary MOSFET)의 제조에도 적용될 수 있다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical idea of the present invention. Is obvious. For example, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, an n-channel MOSFET is manufactured, but as can be understood by those skilled in the art, a p-channel MOSFET is manufactured by introducing opposite conductivity types. can do. The method according to the invention can also be applied to the manufacture of a complementary MOSFET (cMOSFET) comprising a p-channel MOSFET and an n-channel MOSFET as described above.
상술한 본 발명에 의하면, 게이트 도전층의 CD를 최소화할 수 있다. 그리고 소오스/드레인 영역의 일부가 반도체 기판 내에 형성된 트렌치의 바닥과 내벽을 따라 연장하므로 상기 반도체 기판 상에 형성되는 소오스/드레인 영역의 길이가 단축된다. 또한, LDD 구조의 소오스/드레인 영역을 형성하므로, 상기 게이트 도전층 아래로 얕은 접합부가 형성되어 펀치-스루를 개선할 수 있다. According to the present invention described above, the CD of the gate conductive layer can be minimized. Since a portion of the source / drain region extends along the bottom and the inner wall of the trench formed in the semiconductor substrate, the length of the source / drain region formed on the semiconductor substrate is shortened. In addition, since the source / drain regions of the LDD structure are formed, a shallow junction may be formed below the gate conductive layer to improve punch-through.
상기 소오스/드레인 영역에 연결되는 콘택 플러그와 상기 게이트 도전층간에 단락 위험의 문제가 없으므로 상기 콘택 플러그와 상기 게이트 도전층간의 디자인 룰이 불필요해진다. 상기 콘택 플러그간의 피치를 최소화하는 것이 가능하므로 반도체 소자의 집적도를 향상시킬 수 있다. Since there is no risk of a short circuit between the contact plugs connected to the source / drain regions and the gate conductive layer, a design rule between the contact plug and the gate conductive layer is unnecessary. Since the pitch between the contact plugs can be minimized, the degree of integration of the semiconductor device can be improved.
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