KR20070104035A - 반도체 메모리 소자의 지연 동기 루프 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 지연 동기 루프 회로에 관한 것으로, 테스트 신호 및 퓨즈의 컷팅 상태에 따라 지연 시간을 가변적으로 변화시킬 수 있는 미세 지연 조정부를 포함함으로써, 온도, 공정 조건 등으로 변화하는 데이터 엑섹스 타임의 스펙을 웨이퍼 레벨에서도 조절가능한 반도체 메모리 소자의 지연 동기 루프 회로를 개시하는 데 있다.
DLL, 퓨즈, 미세지연, 웨이퍼 레벨

Description

반도체 메모리 소자의 지연 동기 루프 회로{Delay Locked Loop circuit in semiconductor memory device}
도 1은 일반적인 반도체 메모리 소자의 지연 동기 루프 회로의 블록도이다.
도 2는 반도체 메모리 소자의 외부 클럭과 데이터 스트로브 신호와 출력 데이터 간의 관계를 나타내는 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 지연 동기 루프 회로의 블록도이다.
도 4는 도 3의 지연 보상부의 상세 회로도이다.
도 5는 도 3의 퓨즈부의 상세 회로도이다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 소자의 외부 클럭과 데이터 스트로브 신호와 출력 데이터 간의 관계를 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 설명>
100, 200 : 지연 동기 루프 회로 110, 210 : 클럭 버퍼부
120, 220 : 지연 라인부 130, 230 : 지연 제어 신호 발생부
140, 240 : 리플리카 지연부 250 : 미세 지연 조정부
150, 260 : 위상 비교기 251 : 지연 보상부
252 : 퓨즈부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 지연 동기 루프 회로에 관한 것이다.
일반적으로, 메모리 장치와 메모리 콘트롤러 간의 전송과 같이 클럭신호에 동기시켜 데이터를 전송하는 입출력 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭신호와 데이터간의 시간적 동기를 이루는 것이 매우 중요하다.
즉 클럭신호에 응답하여 데이터가 버스에 실리는 데 걸리는 시간을 역보상하여 데이터를 클럭신호의 에지(Edge)에 정확히 위치시켜야 한다. 이러한 목적으로 사용될 수 있는 회로로는 위상 동기 루프(Phase Locked Loop; PLL) 및 지연 동기 루프(Delay Looked Loop; 이하, DLL)가 있으며 일반적으로 메모리 장치에는 DLL이 사용된다. 그런데 클럭신호로 부터 데이터간의 시간을 tAC(DQ output access time from CK/CKB)라고 하며, 이 시간은 스펙으로 정해져 있다.
도 1은 일반적인 반도체 메모리 소자의 지연 동기 루프 회로를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 소자의 지연 동기 루프 회로(100)는 클럭 버퍼부(110), 지연 라인부(120), 지연 제어 신호 발생부(130), 리플리카 지연 부(140), 위상 비교기(150), 및 DLL 드라이버부(160)를 포함한다.
클럭 버퍼부(110)는 외부 클럭(CLK)과 외부 반전 클럭(CLKB)를 입력받아 외부 클럭(CLK)의 폴링 엣지 및 라이징 엣지에 동기시켜 제1 내부 클럭(FCLK) 및 제2 내부 클럭(RCLK)을 생성한다.
지연 라인부(120)는 제1 내부 클럭(FCLK) 및 제2 내부 클럭(RCLK)을 입력받아 설정된 지연 제어 신호 발생부(130)에 의해 조절된 지연 시간만큼 지연시켜 제1 출력 클럭(iFCLK)과 제2 출력 클럭(iRCLK)을 생성한다. 지연 라인부(120)는 초기 동작시 단위 지연 소자 하나만을 통과한 제2 출력 클럭(iRCLK)을 리플리카 지연부(140)로 출력한다.
지연 제어 신호 발생부(130)는 제어 신호(CTRL)에 응답하여 지연 라인부(120)의 지연 시간을 조절한다.
리플리카 지연부(140)는 실제 클럭의 경로에서 발생하는 지연 시간과 동일한 지연 시간을 갖도록 하기 위하여 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 단위 지연 소자 하나만을 통과한 제2 출력 클럭(iRCLK)을 인가받아 실제의 지연 시간을 보상한 피드백 클럭(FBCLK)을 출력한다.
위상 비교기(150)는 피드백 클럭(FBCLK)과 제2 내부 클럭(RCLK)를 인가받아 피드백 클럭(FBCLK)의 라이징 엣지와 제2 내부 클럭(RCLK)의 라이징 엣지의 위상을 비교하여 제어 신호(CTRL)를 출력한다.
DLL 드라이버부(160)는 제1 출력 클럭(iFCLK)과 제2 출력 클럭(iRCLK)을 입력 받아 제1 DLL 클럭(FCLKDLL)과 제2 DLL 클럭(RCLKDLL)을 생성한다. 출력되는 제 1 DLL 클럭(FCLKDLL)과 제2 DLL 클럭(RCLKDLL)은 외부 클럭 신호(CLK)보다 일정양의 시간 만큼 앞선 클럭이다.
도 2는 반도체 메모리 소자의 외부 클럭과 데이터 스트로브 신호와 출력 데이터 간의 관계를 나타내는 타이밍도이다.
도 2를 참조하면, 데이터 스트로브 신호(DQS)는 내부 회로에 의한 시간 지연에 의해 클럭 스큐 현상이 발생하게 되어 외부 클럭(CLK, CLKB)의 타이밍보다 보다 빠르거나 늦게 된다. 이로 인하여 입력되는 외부 클럭(CLK, CLKB)과 출력 데이터(DQ)의 타이밍이 tAC 만큼 차이를 갖게 된다. 이를 보상하기 위하여 도 1에 참조된 DLL 회로가 사용된다.
tAC는 주로 DLL(10)의 리플리카(replica) 특성에 따라 결정된다. 따라서, 리프리카 지연부(140)는 실제 패스 상의 로직 게이트를 그대로 집적화하여 온도, 공정, 전압 변화에 동일한 변화치를 갖도록 구성한다. 그러나 온도, 공정, 레이 아웃(layout) 배선등의 조건의 변동으로 정확한 tAC를 조절하기가 매우 어렵다. 또한, 반도체 메모리 소자는 점점 짧은 주기의 클럭 신호를 사용함으로써, tAC 스펙(spec)은 점점 줄어 들고 있어(예를 들어, DDR266의 경우 ±750ps 였으나, DDR667의 경우 ±450ps) 정밀한 회로 구성이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 테스트 신호 및 퓨즈의 컷팅 상태에 따라 지연 시간을 가변적으로 변화시킬 수 있는 미세 지연 조정부를 포함함으로써, 온도, 공정 조건 등으로 변화하는 데이터 엑섹스 타임의 스펙을 웨이퍼 레벨에서도 조절가능한 반도체 메모리 소자의 지연 동기 루프 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 지연 동기 루프 회로는 클럭 버퍼부, 지연 라인부, 리플리카 지연부, 미세 지연 조정부, 위상 비교기, 및 지연 제어 신호 발생부를 포함한다. 클럭 버퍼부는 외부 클럭과 외부 반전 클럭에 응답하여 외부 클럭의 폴링 엣지 및 라이징 엣지에 동기시켜 제1 내부 클럭 및 제2 내부 클럭을 생성한다. 지연 라인부는 제1 내부 클럭 및 제2 내부 클럭을 입력받아 설정 지연시간 만큼 지연시켜 제1 출력 클럭과 제2 출력 클럭을 생성한다. 리플리카 지연부는 제2 출력 클럭을 입력받아 실제 클럭 경로의 지연 조건을 반영하여 제1 피드백 클럭을 생성한다. 미세 지연 조정부는 다수의 테스트 신호들에 응답하여 제1 피드백 클럭의 지연량을 조정하여 제2 피드백 클럭을 생성한다. 위상 비교기는 제2 피드백 클럭의 라이징 엣지와 제2 내부 클럭의 라이징 엣지의 위상을 비교하여 제어 신호를 생성한다. 지연 제어 신호 발생부는 제어 신호에 응답하여 지연 라인부의 지연 시간을 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 지연 동기 루프 회로도의 블럭도이다.
도 3을 참조하면, 지연 동기 루프 회로(200)는 클럭 버퍼부(210), 지연 라인부(220), 지연 제어 신호 발생부(230), 리플리카 지연부(240), 미세 지연 조정부(250), 위상 비교기(260), 및 DLL 드라이버부(270)를 포함한다.
클럭 버퍼부(210)는 제1 클럭 버퍼(211)와 제2 클럭 버퍼(212)를 포함한다. 제1 클럭 버퍼(211)는 외부 클럭(CLK)와 외부 반전 클럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 폴링 엣지에 동기된 제1 내부 클럭(FCLK)을 생성한다. 제2 클럭 버퍼(212)는 외부 클럭(CLK)와 외부 반전 클럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 라이징 엣지에 동기된 제2 내부 클럭(RCLK)을 생성한다.
지연 라인부(220)는 제1 지연 라인(221) 및 제2 지연 라인(22)을 포함한다. 제1 지연 라인(221)은 제1 내부 클럭(FCLK)을 입력받아 제1 지연 클럭(iFCLK)을 생성한다. 제2 지연 라인(222)은 제2 내부 클럭(RCLK)을 입력받아 제2 지연 클럭(iRCLK)을 생성한다.
지연 제어 신호 발생부(230)는 쉬프트 레지스터(231)와 쉬프트 제어기(232)를 포함한다. 쉬프트 제어기(232)는 위상 비교기(260)의 제어 신호(CTRL)에 응답하여 쉬프트 레지스터(231)를 제어하는 제어 신호(SR, SL)를 생성한다. 쉬프트 레지스터(231)는 쉬프트 레지스터(231)의 제어 신호(SR, SL)에 응답하여 제1 지연 라인(221) 및 제2 지연 라인(222)의 지연 시간을 제어한다.
리플리카 지연부(240)는 제2 지연 클럭(iRCLK)에 응답하여 실제 클럭 경로와 동일한 지연 조건을 거치도록 하여 제1 피드백 클럭(FBCLK1)을 생성한다.
미세 지연 조정부(250)는 지연 보상부(251)와 퓨즈부(252)를 포함한다. 퓨즈부(251)는 다수의 테스트 신호(TM<0:3>)에 응답하여 다수의 퓨즈 신호(FUSE<0:3>)를 출력한다. 지연 보상부(251)는 다수의 퓨즈 신호(FUSE<0:3>)에 응답하여 피드백 클럭(FBCLK)의 실제 지연 시간을 미세 조정하여 제2 피트백 클럭(FBCLK2)을 생성한다.
위상 비교기(260)는 제2 피드백 클럭(FBCLK2)과 제2 내부 클럭(RCLK)를 인가받아 피드백 클럭(FBCLK)의 라이징 엣지와 제2 내부 클럭(RCLK)의 라이징 엣지의 위상을 비교하여 제어 신호(CTRL)를 출력한다.
DLL 드라이버부(270)는 제1 DLL 드라이버(271)와 제2 DLL 드라이버(272)를 포함한다. 제1 DLL 드라이버(271)는 제1 지연 클럭(iFCLK)을 입력받아 외부 클럭(CLK)보다 일정양의 시간만큼 앞선 제1 DLL 클럭(FCLKDLL)을 출력한다. 제2 DLL 드라이버(272)는 제2 지연 클럭(iRCLK)을 입력받아 외부 클럭(CLK)보다 일정양의 시간 만큼 앞선 제2 DLL 클럭(RCLKDLL)을 출력한다.
도 4는 도 3의 지연 보상부(251)의 상세 회로도이다.
도 4를 참조하면, 지연 보상부(251)는 저항 조절부(251A), 제1 딜레이 조절부(251B), 퓨즈 신호 입력단(251C), 제2 딜레이 조절부(251D), 및 인버터(I1 및 I10)를 포함한다.
인버터(I1)는 제1 피드백 클럭(FBCLK1)를 반전시켜 반전 클럭(CK1)을 노 드(NA)에 출력한다.
저항 조절부(251A)는 다수의 스위치(SW1 내지 SW5)와 저항(R1 및 R2)를 포함한다. 스위치(SW1), 저항(R1), 스위치(SW2)는 노드(NA)와 노드(NB) 사이에 직렬 연결하며, 스위치(SW1 및 SW2)의 오픈 또는 클로즈 상태에 따라 노드(NA)와 노드(NB) 사이에 저항(R1)이 연결되거나 분리된다. 스위치(SW3), 저항(R2), 스위치(SW4)는 노드(NA)와 노드(NB) 사이에 직렬 연결하며, 스위치(SW3 및 SW4)의 오픈 또는 클로즈 상태에 따라 노드(NA)와 노드(NB) 사이에 저항(R2)이 연결되거나 분리된다. 스위치(SW5)는 노드(NA)와 노드(NB) 사이에 연결되며, 스위치(SW5)의 오픈 또는 클로즈 상태에 따라 노드(NA)와 노드(NB) 사이가 연결되거나 분리된다. 따라서, 스위치(SW1 내지 SW5)의 오픈 또는 클로즈 상태에 따라 반전 클럭(CK1)은 저항(R1) 또는 저항(R2)에 의한 지연 시간을 갖거나 지연 시간 없이 클럭 신호(CK2)로 출력된다.
제1 딜레이 조절부(251B)는 다수의 스위치(SW6 내지 SW9) 및 캐패시터(C1 및 C2)를 포함한다. 스위치(SW7), 게이트 캐패시터(C1), 및 스위치(SW6)는 전원 전압(VDD)과 노드(D1) 사이에 직렬 연결된다. 스위치(SW6)의 오픈 및 클로즈 상태에 따라 캐패시터(C1)를 노드(D1)에 연결하거나 차단하고, 스위치(SW7)의 오픈 및 클로즈 상태에 따라 전원 전압(VDD)를 캐패시터(C1)의 정션에 연결하거나 차단한다. 따라서, 스위치(SW6 및 SW7)의 오픈 및 클로즈 상태를 조절하여 노드(D1)에 인가되는 클럭 신호(CK2)를 캐패시터(C1)의 용량에 해당하는 지연 시간만큼 지연시킨다.
스위치(SW9), 게이트 캐패시터(C2), 및 스위치(SW8)는 접지 전압(VSS)과 노 드(D1) 사이에 직렬 연결된다. 스위치(SW8)의 오픈 및 클로즈 상태에 따라 캐패시터(C2)를 노드(D1)에 연결하거나 차단하고, 스위치(SW9)의 오픈 및 클로즈 상태에 따라 접지 전압(VSS)를 캐패시터(C2)의 정션에 연결하거나 차단한다. 따라서, 스위치(SW8 및 SW9)의 오픈 및 클로즈 상태를 조절하여 노드(D1)에 인가되는 클럭 신호(CK2)를 캐패시터(C2)의 용량에 해당하는 지연 시간만큼 지연시킨다.
퓨즈 신호 입력단(251C)은 다수의 인버터(I2 내지 I9)를 포함한다. 인버터(I2)는 퓨즈 신호(FUSE<0>)를 반전시켜 제1 입력 신호(FS1)를 출력한다. 인버터(I3)는 제1 입력 신호(FS1)를 반전시켜 제2 입력 신호(FS2)를 출력한다. 인버터(I4)는 퓨즈 신호(FUSE<1>)를 반전시켜 제1 입력 신호(FS3)를 출력한다. 인버터(I5)는 제1 입력 신호(FS3)를 반전시켜 제2 입력 신호(FS4)를 출력한다. 인버터(I6)는 퓨즈 신호(FUSE<2>)를 반전시켜 제1 입력 신호(FS5)를 출력한다. 인버터(I7)는 제1 입력 신호(FS5)를 반전시켜 제2 입력 신호(FS6)를 출력한다. 인버터(I8)는 퓨즈 신호(FUSE<3>)를 반전시켜 제1 입력 신호(FS7)를 출력한다. 인버터(I9)는 제1 입력 신호(FS7)를 반전시켜 제2 입력 신호(FS8)를 출력한다.
제2 딜레이 조절부(251D)는 다수의 정션 캐패시터(C3 내지 C10)와 다수의 스위치(SW11 내지 SW25)를 포함한다. 하나의 캐패시터(예를 들어 C3)는 게이트에 제1 입력 신호(예를 들어 FS1) 또는 제2 입력 신호를 인가하거나 차단하는 스위치(예를 들어 SW10)와, 노드(예를 들어 D2)에 연결하거나 분리하는 스위치(예를 들어 SW11)가 연결된다. 이를 좀더 상세하게 설명하면, 스위치(SW10), 정션 캐패시터(C3), 스위치(SW11)는 노드(D2)에 직렬 연결되며, 스위치(SW11)의 오픈 또는 클로즈 상태에 따라 정션 캐패시터(C3)가 노드(D2)에 연결되거나 분리된다. 또한, 스위치(SW10)의 오픈 또는 클로즈 상태에 따라 제2 입력 신호(FS2)가 정션 캐패시터(C3)의 게이트에 인가되거나 차단된다. 스위치(SW12), 정션 캐패시터(C4), 스위치(SW13)는 노드(D2)에 직렬 연결되며, 스위치(SW13)의 오픈 또는 클로즈 상태에 따라 정션 캐패시터(C4)가 노드(D2)에 연결되거나 분리된다. 또한, 스위치(SW12)의 오픈 또는 클로즈 상태에 따라 제1 입력 신호(FS1)가 정션 캐패시터(C4)의 게이트에 인가되거나 차단된다. 상술한 구조와 유사하게 다수의 스위치(SW14 내지 SW25)와 다수의 캐패시터(C5 내지 C10)는 노드(D3, D4, D5)에 연결된다. 따라서, 스위치(SW10 내지 SW25)의 오픈 또는 클로즈 상태를 조절하여 노드(D2, D3, D4, 및 D5)를 지나는 클럭 신호(CK2)의 지연 시간을 조절할 수 있다. 또한, 설계시 다수의 정션 캐패시터(C3 내지 C10)의 캐패시턴스 용량을 서로 다르게 하여 다양한 지연시간을 설정할 수 있다.
인버터(I10)는 노드(D5)에 연결되어 클럭 신호(CK2)를 반전시켜 제2 피드백 신호(FBCLK2)로 출력한다.
도 5는 도 3의 퓨즈부(252)의 상세 회로도이다.
도 5를 참조하면, 퓨즈부(252)는 다수의 퓨즈 신호 발생부(252A 내지 252D)를 포함한다. 다수의 퓨즈 신호 발생부(252A 내지 252D)는 구성 및 동작이 유사하므로 하나의 퓨즈 신호 발생부(252A)를 예를 들어 설명하면 다음과 같다.
퓨즈 신호 발생부(252A)는 퓨즈(FU)와 PMOS 트랜지스터(PM)와 저항(R3)을 포함한다. 퓨즈(FU)와 PMOS 트랜지스터(PM)는 전원 전압(VDD)와 노드(QA) 사이에 직 렬 연결되며, PMOS 트랜지스터(PM)는 테스트 신호(TM<0>)에 응답하여 턴온 또는 턴오프된다. 저항(R3)는 노드(QA)와 접지 전압(VSS) 사이에 연결된다. 따라서, 로우 레벨의 테스트 신호(TM<0>)가 인가되면, 퓨즈(FU)의 커팅 상태에 따라 노드(QA)의 전위가 변화하여 퓨즈 신호(FUSE<0>)를 출력한다. 예를 들어, 퓨즈(FU)가 노컷팅 상태이면 로우 레벨의 테스트 신호(TM<0>)에 응답하여 PMOS 트랜지스터(PM)가 턴온되어 노드(QA)는 하이 레벨이 된다. 따라서 하이 레벨의 퓨즈 신호(FUSE<0>)가 출력된다. 반면, 퓨즈(FU)가 컷팅 상태이면 로우 레벨의 테스트 신호(TM<0>)에 응답하여 PMOS 트랜지스터(PM)가 턴온되어도 노드(QA)는 로우 레벨로 디스차지된다. 따라서 로우 레벨의 퓨즈 신호(FUSE<0>)가 출력된다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 소자의 외부 클럭과 데이터 스트로브 신호와 출력 데이터 간의 관계를 나타내는 타이밍도이다.
도 3 내지 도 6을 참조하여 본 발명의 일실시 예에 따른 DLL 회로의 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 정션 캐패시터(C9, C10), 정션 캐패시터(C7, C8), 정션 캐패시터(C5, C6), 정션 캐패시터(C3, C4) 순으로 캐패시턴스 용량이 크다고 가정한다. 또한, 정션 캐패시터(C7, C8), 정션 캐패시터(C5, C6), 및 정션 캐패시터(C3, C4)의 캐패시턴스 합은 정션 캐패시터(C3, C4)의 합보다 작다고 가정한다.
먼저, 외부 클럭(CLK)과 외부 반전 클럭(CLKB)이 제1 클럭 버퍼(211) 및 제2 클럭 버퍼(212)에 입력된다. 제1 클럭 버퍼(211)는 외부 클럭(CLK)와 외부 반전 클 럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 폴링 엣지에 동기된 제1 내부 클럭(FCLK)을 생성한다. 제2 클럭 버퍼(212)는 외부 클럭(CLK)와 외부 반전 클럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 라이징 엣지에 동기된 제2 내부 클럭(RCLK)을 생성한다.
초기 동작시 제2 내부 클럭(RCLK)은 제2 지연 라인(222)에 인가되어 제2 지연 라인(222)의 단위 지연 소자 하나만을 통과한 제2 출력 클럭(iRCLK)으로 생성된다.
제2 출력 클럭(iRCLK)은 리플리카 지연부(240)로 입력되어 출력한다. 리플리카 지연부(240)는 제2 출력 클럭(iRCLK)을 실제 클럭 경로와 동일한 지연 조건을 거치도록 하여 제1 피드백 클럭(FBCLK1)으로 출력한다.
퓨즈부(252)는 테스트 신호(TM<0:3>)에 응답하여 다수의 퓨즈 신호(FUSE<0:3>)를 출력한다. 지연 보상부(251)는 다수의 퓨즈 신호(FUSE<0:3>)에 응답하여 제1 피드백 클럭(FBCLK1)을 미세 지연시켜 제2 피드백 클럭(FBCLK2)을 출력한다. 초기 테스트 동작시 리플리카 지연부(240)와 미세 지연 조정부(250)의 tAC 기본량을 측정하기 위하여 테스트 신호(TM<3>)는 로우 레벨로 인가하고 나머지 테스트 신호(TM<0:2>는 하이 레벨로 인가한다. 즉, tAC 기본량은 리플리카 지연부(240)의 지연량과 미세 지연 조정부(250)의 정션 캐패시터(C9, C10)에 의한 지연량의 합으로 정의한다.
위상 비교기(260)는 지연 시간이 미세 조정된 제2 피드백 신호(FBCLK2)와 제2 내부 클럭(RCLK)을 인가받아 제2 피드백 클럭(FBCLK)의 라이징 엣지와 제2 내 부 클럭(RCLK)의 라이징 엣지의 위상을 비교하여 제어 신호(CTRL)를 출력한다.
쉬프트 제어기(232)는 위상 비교기(260)의 제어 신호(CTRL)에 응답하여 쉬프트 레지스터(231)를 제어하는 제어 신호(SR, SL)를 생성한다. 쉬프트 레지스터(231)는 쉬프트 레지스터(231)의 제어 신호(SR, SL)에 응답하여 제1 지연 라인(221) 및 제2 지연 라인(222)의 지연 시간을 제어한다.
제1 지연 라인(221) 및 제2 지연 라인(222)는 제1 내부 클럭(FCLK)과 제2 내부 클럭(RCLK)의 지연 시간을 조절하여 제1 지연 클럭(iFCLK) 및 제2 지연 클럭(iRCLK)을 출력한다.
제1 DLL 드라이버(271) 및 제2 DLL 드라이버(272)는 제1 지연 클럭(iFCLK) 및 제2 지연 클럭(iRCLK)을 입력받아 외부 클럭(CLK)보다 tAC 만큼 앞선 제1 DLL 클럭(FCLKDLL) 및 제2 DLL 클럭(RCLKDLL)을 각각 출력한다.
도 6의 A와 같이 외부 클럭 및 외부 반전 클럭(CLK 및 CLKB)의 타이밍 보다 데이터 스트로브 신호 및 데이터(DQS 및 DQ)의 타이밍이 빠를 경우 지연 보상부(251) 및 퓨즈부(252)의 조절 방법은 다음과 같다.
다수의 퓨즈 신호 발생부(252A 내지 252D)의 퓨즈(FU)의 컷팅 상태에 따른 tAC 변동량을 나타내면 다음 표와 같다.
퓨즈 상태(O:no-cut, X: cut) tAC 지연량
252D 252C 252B 252A
O X X X 기본량
O X X O 기본량+α1
O X O X 기본량+α2
O X O O 기본량+α3
O O X X 기본량+α4
O O X O 기본량+α5
O O O X 기본량+α6
O O O O 기본량+α7
테스트 신호(TM<0:3>)를 로우 레벨로 퓨즈부(252)에 인가한 상태에서 퓨즈의 커팅 상태에 따라 지연 보상부(251)의 제2 딜레이 조절부(251D)의 지연량을 조절한다. 더욱 상세하게는 테스트 신호(TM<0:3>)를 조절하여 최적의 지연량을 설정하고, 이에 해당하는 퓨즈들을 커팅하여 퓨즈부(252)를 프로그램한다. 프로그램된 퓨즈부(252)는 로우 레벨의 테스트 신호(TM<0:3>)에 퓨즈 신호(FUSE<0:3>)를 출력한다. 제2 딜레이 조절부(251D)는 퓨즈 신호(FUSE<0:3>)에 응답하여 지연 시간이 조절된 제2 피드백 클럭(FBCLK2)을 출력한다.
도 6의 B와 같이 외부 클럭 및 외부 반전 클럭(CLK 및 CLKB)의 타이밍 보다 데이터 스트로브 신호 및 데이터(DQS 및 DQ)의 타이밍이 느릴 경우 지연 보상부(251) 및 퓨즈부(252)의 조절 방법은 다음과 같다.
다수의 퓨즈 신호 발생부(252A 내지 252D)의 퓨즈(FU)의 컷팅 상태에 따른 tAC 변동량을 나타내면 다음 표와 같다.
퓨즈 상태(O:no-cut, X: cut) tAC 지연량
252D 252C 252B 252A
X X X X 기본량-a1
X X X O 기본량-a2
X X O X 기본량-a3
X X O O 기본량-a4
X O X X 기본량-a5
X O X O 기본량-a6
X O O X 기본량-a7
X O O O 기본량-a8
지연 시간을 줄이기 위한 지연 보상부(251)와 퓨즈부(252)의 동작 방법은 지연 시간을 늘리기 위한 방법과 유사하므로 상세한 설명은 생략하도록 한다.
지연 보상부(251)의 지연 시간은 추가적으로 저항 조절부(251A)와 제1 딜레이 조절부(251B)를 이용하여 조절가능하다.
예를 들어, 저항 조절부(251A)는 스위치(SW1 내지SW5)의 오픈 클로즈 상태를 조절하여 노드(NA)와 노드(NB)를 연결하는 패스를 선택적으로 변경하여 패스에 의한 저항값을 변경시킨다. 즉, 지연량을 증가시킬 경우 저항(R1 또는 R2)가 연결된 패스를 형성하여 반전 클럭(CK1)을 지연 시켜 클럭 신호(CK2)를 생성한다.
제1 딜레이 조절부(251B)는 스위치(SW6 내지SW9)의 오픈 클로즈 상태를 조절하여 캐패시터(C1 및 C2)와 노드(D1)의 연결 상태를 조절하여 지연량을 변경시킬 수 있다.
지연 보상부(251)의 스위치와 퓨즈부(252)의 퓨즈는 반도체 메모리 소자의 웨이퍼 단계에서 레이져(laser)를 이용하여 커팅함으로써 조절가능하다. 따라서 본원 발명의 DLL 회로는 회로 설계 후 테스트를 걸쳐 외부 클럭과 데이터 간의 데이터 엑세스 타임이 스펙을 오버하였을 경우 웨이퍼 레벨에서 조절가능하다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시예에 따르면, 테스트 신호 및 퓨즈의 컷팅 상태에 따라 지연 시간을 가변적으로 변화시킬 수 있는 미세 지연 조정부를 포함함으로써, 외부 클럭과 데이터 간의 데이터 엑세스 타임을 테스트하고 데이터 엑세스 타임이 허용치를 넘을 경우 미세 지연 조정부를 이용하여 메탈 마스크의 리비젼(금속배선 수정) 없이 웨이퍼 레벨에서 허용치 내로 조절가능하다.

Claims (9)

  1. 외부 클럭과 외부 반전 클럭에 응답하여 상기 외부 클럭의 폴링 엣지 및 라이징 엣지에 동기시켜 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼;
    상기 제1 내부 클럭 및 상기 제2 내부 클럭을 입력받아 설정 지연시간 만큼 지연 시켜 제1 출력 클럭과 제2 출력 클럭을 생성하는 지연 라인부;
    상기 제2 출력 클럭을 입력받아 실제 클럭 경로의 지연 조건을 반영하여 제1 피드백 클럭을 생성하는 리플리카 지연부;
    다수의 테스트 신호들에 응답하여 상기 제1 피드백 클럭의 지연량을 조정하여 제2 피드백 클럭을 생성하는 미세 지연 조정부;
    상기 제2 피드백 클럭의 라이징 엣지와 상기 제2 내부 클럭의 라이징 엣지의 위상을 비교하여 제어 신호를 생성하는 위상 비교기; 및
    상기 제어 신호에 응답하여 상기 지연 라인부의 지연 시간을 조절하는 지연 제어 신호 발생부를 포함하는 반도체 메모리 소자의 지연 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 미세 지연 조정부는 상기 다수의 테스트 신호들에 응답하여 다수의 퓨즈 신호들을 출력하는 퓨즈부; 및
    상기 다수의 퓨즈 신호들에 응답하여 상기 제1 피드백 신호를 지연시켜 상기 제2 피드백 신호를 생성하는 지연 보상부를 포함하는 반도체 메모리 소자의 지연 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 퓨즈부는 다수의 퓨즈 신호 생성부를 포함하며, 상기 다수의 퓨즈 신호 생성부는 상기 다수의 테스트 신호들에 각각 응답하여 상기 다수의 퓨즈 신호들을 각각 생성하는 반도체 메모리 소자의 지연 동기 루프 회로.
  4. 제 3 항에 있어서,
    상기 다수의 퓨즈 신호 생성부 각각은
    커팅 상태에 따라 전원 전압을 인가하거나 차단하는 퓨즈;
    상기 퓨즈와 출력 노드 사이에 연결되고, 상기 다수의 퓨즈 신호들 중 하나에 응답하여 상기 출력 노드의 전위를 제어하는 트랜지스터; 및
    상기 출력 노드와 접지 전압 사이에 연결되며, 상기 출력 노드의 전위를 디스차지하는 저항을 포함하는 반도체 메모리 소자의 지연 동기 루프 회로.
  5. 제 2 항에 있어서, 상기 지연 보상부는
    상기 제1 피드백 클럭을 인가받아 연결되는 저항을 이용하여 지연 시간을 조절하여 저항 조절부;
    스위치의 연결상태를 조절하여 지연 시간을 조절하는 제1 딜레이 조절부;
    상기 다수의 테스트 신호들을 입력받아 반전시킨 제1 입력 신호들과 상기 제1 입력 신호들을 반전시킨 제2 입력 신호들을 출력하는 퓨즈 신호 입력단; 및
    상기 제1 입력 신호들 및 상기 제2 입력 신호들에 응답하여 지연 시간을 조절하는 제2 딜레이 조절부를 포함하는 반도체 메모리 소자의 지연 동기 루프 회로.
  6. 제 5 항에 있어서, 상기 저항 조절부는
    제1 노드와 제2 노드 사이에 병렬 연결된 다수의 저항을 포함하며, 스위치의 오픈 클로즈 상태에 따라 상기 제1 노드와 상기 제2 노드 사이의 저항값이 다른 반도체 메모리 소자의 지연 동기 루프 회로.
  7. 제 5 항에 있어서, 상기 제1 딜레이 조절부는
    다수의 캐패시터를 포함하며, 상기 다수의 캐패시터는 상기 스위치의 연결 상태에 따라 상기 제2 노드에 연결되거나 분리되는 반도체 메모리 소자의 지연 동기 루프 회로.
  8. 제 5 항에 있어서, 상기 퓨즈 신호 입력단은
    상기 다수의 퓨즈 신호들 각각에 직렬 연결되어 상기 제1 입력 신호들 및 상기 제2 입력 신호들을 각각 출력하는 다수의 인버터를 포함하는 반도체 메모리 소자의 지연 동기 루프 회로.
  9. 제 5 항에 있어서, 상기 제2 딜레이 조절부는
    다수의 캐패시터를 포함하며, 상기 다수의 캐패시터들은 상기 제1 입력 신호 또는 상기 제2 입력 신호에 응답하여 상기 제2 노드를 통해 전송되는 상기 제1 피드백 클럭의 지연 시간을 조절하는 반도체 메모리 소자의 지연 동기 루프 회로.
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