KR20140093871A - 지연 동기 회로 및 듀티 사이클 교정 방법 - Google Patents

지연 동기 회로 및 듀티 사이클 교정 방법 Download PDF

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Abstract

본 발명은 지연 동기 회로 및 듀티 사이클 교정 방법에 관한 것으로, 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부, 그리고 제1 클록 신호를 지연시켜 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖거나 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함한다. 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 동기화되지 않은 에지가 제1 클록 신호에 동기화되도록, 즉 제2 클록 신호의 하이 펄스 폭이 제1 클록 신호의 로우 펄스 폭과 동일해지도록 펄스 폭이 조절된 제1 클록 신호를 생성한다.

Description

지연 동기 회로 및 듀티 사이클 교정 방법{DELAY LOCKED LOOP AND DUTY CYCLE CORRECTION METHOD}
본 발명은 지연 동기 회로에 관한 것으로, 보다 상세하게는 교정된 듀티 사이클을 갖는 출력 클록 신호를 생성하는 디지털 지연 동기 회로 및 기준 클록 신호의 듀티 사이클을 교정하는 방법에 관한 것이다.
지연 동기 회로(DLL; Delay Locked Loop)는 출력 클록의 위상을 기준 클록에 동기화시키는 동작을 수행한다. 일반적으로 지연 동기 회로는 예를 들어 반도체 메모리 등의 전자 장치에서 기준 클록을 지연 라인을 이용하여 소정의 시간만큼 지연시켜서 기준 클록에 위상 동기된 출력 클록을 발생시키기 위하여 이용될 수 있다. 지연 동기 회로는 일 예로 DRAM(Dynamic Random Access Memory)의 동작을 위한 타이밍 신호, 즉 반도체 메모리 장치로부터 데이터를 출력하거나 반도체 메모리 장치에 데이터를 저장할 때 이용되는 데이터 샘플링(data sampling) 신호를 발생하는데 이용될 수 있다.
데이터 샘플링시 정확한 위상 지연 및 정확한 듀티 사이클을 갖는 출력 클록을 이용하면, 데이터 전송에서의 에러를 감소시킬 수 있으며, 데이터 전송속도를 증가시킬 수 있다. 반도체 메모리 장치의 경우, 출력 클록의 듀티 사이클(duty cycle)이 50%로 유지되어야 신호 타이밍 마진(timing margin)이 최대로 보장될 수 있다. 듀티 사이클(duty cycle)이 50%에서 벗어난 출력 클록을 이용하여 데이터를 샘플링할 경우, 타이밍 마진(timing margin)이 감소되고, 대역폭(bandwidth)이 줄어들어, 데이터 샘플링을 정확한 타이밍으로 수행하지 못할 수 있다.
그런데, 지연 동기 회로는 외부의 지터(Jitter) 특성 및 내부의 지연 소자들이 갖는 불균일한 지연 값 등에 의하여, 출력 클록의 듀티 사이클이 50%로부터 빈번히 벗어난다. 이와 같이 듀티 사이클의 왜곡이 존재하는 경우, 메모리에서 레지스터(register)로 사용되는 플립-플롭(flip-flop)에 셋업/홀드 타임 에러(setup/ hold time violation)가 발생될 수 있다. 이에 따라, 지연 동기 회로에는 듀티 사이클의 교정 동작을 수행하기 위해 추가적으로 듀티 사이클 교정(DCC; Duty Cycle Correction) 회로가 채용된다. 특히, 데이터 샘플링(data sampling)시 클록의 상승 에지(rising edge) 뿐 아니라 하강 에지(falling edge)도 사용하는 DDR(Double Data Rate) 메모리와 같이 클록의 듀티 사이클에 민감한 반도체 메모리의 경우, 지연 동기 회로에 듀티 사이클 교정 회로가 구비되는 것이 거의 필수적이다.
기존의 듀티 사이클 교정 회로는 다수의 지연 라인(예를 들어 4개의 지연 라인)을 이용하여 기준 클록으로부터 서로 다른 위상(예를 들어 90°, 180°, 270°, 360°)만큼 지연된 신호들을 생성하고, 위상 차를 갖는 신호들(예를 들어 기준 클록과 90°, 270°위상 차를 갖는 신호)을 이용하여 50%의 듀티 사이클을 얻기 위한 듀티 교정 동작을 수행한다. 그런데, 공정 변동(process variation)에 기인하여 각 지연 라인의 지연 시간은 불규칙하게 변화할 수 있다. 지연 라인들 간의 미스매치(mismatch)에 기인하여, 듀티 사이클 교정의 정확도는 확실히 보장되지 않는다. 더욱이, 최근 들어 제조 공정 기술이 미세화됨에 따라 공정 변동(process variation)에 따른 영향이 증가되어, 지연 라인들 간의 미스매치에 따른 듀티 사이클의 오차가 가중된다. 뿐만 아니라, 기존의 듀티 사이클 교정 회로는 지연 라인들 외에 별도로 지연 동기 회로에 추가되어 듀티 사이클을 교정하는 동작을 수행하기 때문에, 지연 동기 회로의 면적이 커지고, 전력 소모가 증가되는 문제점을 갖는다.
본 발명은 듀티 사이클(duty cycle)의 왜곡이 없는 출력 클록 신호를 생성할 수 있는 지연 동기 회로 및 듀티 사이클 교정 방법을 제공하는 것을 목적으로 한다.
본 발명의 해결하고자 하는 다른 과제는 공정 변동(process variation)에 관계없이 정확한 듀티 사이클을 갖는 출력 클록 신호를 생성할 수 있는 지연 동기 회로 및 듀티 사이클 교정 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 회로의 면적과 전력 소모를 최소화하면서, 기준 클록 신호의 듀티 사이클을 교정할 수 있는 지연 동기 회로 및 듀티 사이클 교정 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 지연 동기 회로는 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고 상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며, 상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절한다.
본 발명의 다른 일 측면에 따른 지연 동기 회로는 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고 상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며, 상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절한다.
일 실시 예로, 상기 제2 클록 신호 생성부는 상기 제1 클록 신호의 펄스 폭과 동일한 펄스 폭을 갖는 상기 제2 클록 신호를 생성할 수 있다.
일 실시 예로, 상기 제2 클록 신호 생성부는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성할 수 있다.
일 실시 예로, 상기 제1 클록 신호 생성부는, 상기 기준 클록 신호를 지연시켜 지연 클록 신호를 생성하는 제1 지연 라인; 상기 지연 클록 신호에 따라 상기 기준 클록 신호의 펄스 폭을 조절하여 상기 제1 클록 신호를 생성하는 펄스 조절부; 그리고 상기 동기화된 제2 클록 신호의 펄스 폭에 따라 상기 제1 지연 라인의 지연 시간을 제어하는 제1 제어부를 포함할 수 있다.
일 실시 예로, 상기 제1 제어부는, 상기 제1 클록 신호의 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 동일해지도록 상기 제1 지연 라인을 제어할 수 있다.
일 실시 예로, 상기 제2 클록 신호 생성부는, 상기 제1 클록 신호를 지연시켜 상기 제2 클록 신호를 생성하는 제2 지연 라인; 그리고 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인의 지연 시간을 제어하는 제2 제어부를 포함할 수 있다.
일 실시 예로, 상기 제2 제어부는 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되면 제1 동기화 신호를 상기 제1 제어부로 입력하고, 상기 제1 제어부는 상기 제2 제어부로부터 상기 제1 동기화 신호가 입력될 때마다 상기 제1 지연 라인의 지연 시간을 제어하여 상기 제1 클록 신호의 펄스 폭을 조절할 수 있다.
일 실시 예로, 상기 제1 제어부는, 상기 제1 동기화 신호에 따라 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 대응하는 상기 제1 클록 신호의 값에 기초하여 지연 제어 신호를 생성하는 검출부; 그리고 상기 지연 제어 신호에 따라 상기 제1 클록 신호의 펄스 폭이 조절되도록 상기 제1 지연 라인으로 제1 제어 코드를 입력하는 제1 지연 제어부를 포함할 수 있다.
일 실시 예로, 상기 제1 제어부는 상기 제1 클록 신호의 상기 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 일치하면 제2 동기화 신호를 상기 제2 제어부로 입력하고, 상기 제2 제어부는 상기 제2 동기화 신호에 응답하여 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인을 제어할 수 있다.
일 실시 예로, 상기 제1 제어부는, 상기 제1 클록 신호가 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 동기화되면 상기 제2 동기화 신호를 상기 제2 제어부로 입력하고, 상기 제2 제어부는 상기 제2 동기화 신호에 따라 상기 제2 지연 라인을 제어하여 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화시킬 수 있다.
일 실시 예로, 상기 제2 제어부는, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 하는 제1 제어 신호를 생성하는 제1 위상 검출부; 그리고 상기 제1 제어 신호에 따라 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제1 제어 코드를 입력하는 제2 지연 제어부를 포함할 수 있다.
일 실시 예로, 상기 제2 제어부는, 상기 제2 클록 신호와 상기 기준 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 하는 제2 제어 신호를 생성하는 제2 위상 검출부; 그리고 상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되기 전에는 상기 제1 위상 검출부로부터의 상기 제1 제어 신호를 선택하고, 상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되면 상기 제2 위상 검출부로부터의 상기 제2 제어 신호를 선택하는 멀티플렉서를 더 포함하며, 상기 멀티플렉서에 의해 상기 제2 제어 신호가 선택되면, 상기 제2 지연 제어부는 상기 제2 제어 신호에 따라 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제2 제어 코드를 입력할 수 있다.
본 발명의 또 다른 일 측면에 따르면, 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 단계; 상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖거나, 상기 제2 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 단계; 그리고 상기 제1 클록 신호의 로우 펄스(low pulse) 구간이 동기화된 제2 클록 신호의 하이 펄스(high pulse) 구간과 일치되도록 상기 펄스 폭을 조절하는 단계를 포함하는 듀티 사이클 교정 방법이 제공될 수 있다.
일 실시 예로, 상기 펄스 폭을 조절하는 단계는, 상기 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절하고, 상기 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절할 수 있다.
일 실시 예로, 상기 듀티 사이클 교정 방법은 상기 제1 클록 신호의 상기 로우 펄스 구간이 상기 동기화된 제2 클록 신호의 상기 하이 펄스 구간과 일치되면, 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화하는 단계를 더 포함할 수 있다.
일 실시 예로, 상기 제2 클록 신호를 생성하는 단계는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성할 수 있다.
본 발명의 실시 예에 의하면 듀티 사이클의 왜곡이 없는 출력 클록 신호를 생성할 수 있다.
또한, 본 발명의 실시 예에 의하면 공정 변동에 관계없이 정확한 듀티 사이클을 갖는 출력 클록 신호를 생성할 수 있다.
또한, 본 발명의 실시 예에 의하면 회로의 면적과 전력 소모를 최소화하면서, 기준 클록 신호의 듀티 사이클을 교정할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 지연 동기 회로의 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제1 클록 신호 생성부의 예시적인 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제2 클록 신호 생성부의 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 지연 동기 회로의 예시적인 세부 구성도이다.
도 5는 본 발명의 일 실시 예에 따른 듀티 사이클 교정 방법의 흐름도이다.
도 6은 본 발명의 일 실시 예에 따른 지연 동기 회로의 신호들의 타이밍도이다.
도 7은 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제1 지연 라인의 구성도이다.
도 8은 본 발명의 실시 예에 따른 지연 동기 회로의 듀티 오차를 나타내는 그래프이다.
도 9는 본 발명의 실시 예에 따른 지연 동기 회로의 주파수별 듀티 사이클을 나타내는 그래프이다.
도 10 내지 도 11은 도 4에 도시된 지연 동기 회로를 데이터 처리 장치에 적용한 예들을 보여주는 도면들이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다. 어떤 구성이 다른 구성에 '연결'된다고 언급된 경우에, 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 간접적으로 연결된 의미까지도 포함한다. 지연 동기 회로의 일반적인 구성이나 그에 따른 동작은 본 발명의 요지를 흐리지 않도록 하기 위해 생략될 수 있다.
본 발명의 일 실시 예에 따른 지연 동기 회로는 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부, 제1 클록 신호를 지연시켜 제1 클록 신호의 하강 에지(또는 상승 에지)에 동기화된 상승 에지(또는 하강 에지)를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며, 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 하강 에지(또는 상승 에지)가 제1 클록 신호의 상승 에지(또는 하강 에지)에 동기화되도록 펄스 폭을 조절한다. 즉, 제1 클록 신호 생성부는 제1 클록 신호의 로우 펄스(low pulse) 구간이 제2 클록 신호의 하이 펄스(high pulse) 구간과 일치되도록 기준 클록 신호의 펄스 폭을 조절한다. 이에 따라, 공정 변동(process variation)에 따른 지연 라인의 특성 변화에 관계없이 정확한 듀티 사이클(duty cycle)을 갖는 출력 클록 신호를 생성할 수 있다. 본 발명의 실시 예에서 듀티 사이클은 클록의 한 주기에 대한 하이 펄스 구간(logically '1')에 해당하는 펄스 폭(high pulse width)의 비율을 의미할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 지연 동기 회로의 구성도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 지연 동기 회로(10)는 제1 클록 신호 생성부(100)와, 제2 클록 신호 생성부(200)를 포함한다. 제1 클록 신호 생성부(100)는 기준 클록 신호의 펄스 폭(pulse width)을 조절하여 제1 클록 신호를 생성한다. 제2 클록 신호 생성부(200)는 제1 클록 신호를 지연시켜 제1 클록 신호의 하강 에지(falling edge)에 동기화된 상승 에지(rising edge)를 갖거나, 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성할 수 있다. 제2 클록 신호 생성부(200)에 의해 생성된 제2 클록 신호는 제1 클록 신호와 동일한 펄스 폭을 가질 것이다.
제1 클록 신호 생성부(100)는 제2 클록 신호 생성부(200)에 의해 제1 클록 신호와 동기화된 제2 클록 신호의 펄스 폭에 따라 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성한다. 제1 클록 신호 생성부(100)는 제2 클록 신호의 동기화되지 않은 에지가 제1 클록 신호에 동기화되도록, 기준 클록 신호의 펄스 폭을 조절한다. 일 실시 예로, 제2 클록 신호 생성부(200)에 의해 제2 클록 신호의 상승 에지는 제1 클록 신호의 하강 에지에 동기되고, 제1 클록 신호 생성부(100)에 의해 제2 클록 신호의 하강 에지는 제1 클록 신호의 상승 에지에 동기될 것이다. 다른 실시 예로, 제2 클록 신호 생성부(200)에 의해 제2 클록 신호의 하강 에지는 제1 클록 신호의 상승 에지에 동기되고, 제1 클록 신호 생성부(100)에 의해 제2 클록 신호의 상승 에지는 제1 클록 신호의 하강 에지에 동기될 것이다.
즉, 제2 클록 신호의 하이 펄스 구간과, 제1 클록 신호의 로우 펄스 구간이 일치된다. 이는 다른 표현으로 제2 클록 신호의 로우 펄스 구간과, 제1 클록 신호의 하이 펄스 구간이 일치된다고도 할 수 있다. 제2 클록 신호의 로우 펄스 구간은 제1 클록 신호의 로우 펄스 구간과 동일한 로우 펄스 폭을 갖는다. 따라서, 제2 클록 신호의 하이 펄스 구간은 제2 클록 신호의 로우 펄스 구간과 일치될 것이다. 이는 제2 클록 신호의 듀티 사이클이 정확하게 50%의 값을 갖게 된다는 것을 의미한다.
본 발명의 실시 예에 따른 지연 동기 회로(10)는 듀티 사이클 교정 모드(duty cycle correction mode)와, 지연 고정 모드(delay lock mode)를 수행하여 기준 클록 신호에 동기화되고, 소정의 듀티 사이클을 갖는 제2 클록 신호를 생성할 수 있다. 일 실시 예로, 지연 동기 회로(10)는 앞서 설명한 바와 같이 제2 클록 신호의 하이 펄스 폭이 제1 클록 신호의 로우 펄스 폭과 일치되도록 하는 듀티 사이클 교정 모드를 수행한 후, 제2 클록 신호를 기준 클록 신호에 동기시키는 지연 고정 모드를 수행한다.
제1 클록 신호 생성부(100)는 듀티 사이클 교정 모드에서 듀티 사이클을 교정하는 동작을 수행한다. 제2 클록 신호 생성부(200)는 듀티 사이클 교정 모드에서 제1 클록 신호 생성부(100)의 듀티 사이클 교정을 보조하기 위해 제2 클록 신호의 제1 에지(예를 들어, 상승 에지)를 제1 클록 신호의 제2 에지(예를 들어, 하강 에지)를 정렬(align)하는 동작과, 지연 고정 모드에서 제2 클록 신호를 기준 클록 신호에 동기화시키는 동작을 수행할 수 있다.
제2 클록 신호 생성부(200)는 제2 클록 신호의 상승 에지 또는 하강 에지가 제1 클록 신호의 하강 에지 또는 상승 에지에 동기되면, 제1 클록 신호 생성부(100)로 제1 동기화 신호를 출력한다. 제2 클록 신호 생성부(200)에 의해 예를 들어 제2 클록 신호의 상승 에지가 제1 클록 신호의 하강 에지에 일치되도록 정렬되면, 제1 클록 신호 생성부(100)는 제2 클록 신호 생성부(200)로부터의 제1 동기화 신호에 응답하여 제2 클록 신호의 하이 펄스 폭에 따라 지연 시간을 제어하여 기준 클록 신호로부터 펄스 폭이 조절된 제1 클록 신호를 생성할 수 있다.
제1 클록 신호 생성부(100)는 예를 들어, 제2 클록 신호의 하이 펄스 폭이 크게 나타나면, 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호의 펄스 폭을 감소시킨다. 제1 클록 신호 생성부(100)는 제2 클록 신호의 하이 펄스 폭이 작게 나타나면, 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호의 펄스 폭을 증가시킨다.
만약, 제1 클록 신호의 상승 에지를 지연시키고, 제1 클록 신호의 하강 에지의 위상을 변화시키지 않도록 하여 제1 클록 신호의 펄스 폭을 변화시키는 경우, 제1 클록 신호의 상승 에지의 위상만이 변화되고, 제2 클록 신호의 상승 에지의 위상도 따라서 변화한다. 즉, 제1 클록 신호의 하강 에지의 위상은 변화되지 않고, 제2 클록 신호의 상승 에지의 위상만이 변화되므로, 제1 클록 신호의 펄스 폭 변화에 따라 다시 제1 클록 신호와 제2 클록 신호가 비동기화될 수 있다. 이에 따라, 제2 클록 신호 생성부(200)는 변화된 위상에 대응하여 다시 지연 시간을 제어하여 제2 클록 신호의 상승 에지를 제1 클록 신호의 하강 에지에 동기시킨다. 이와 같이, 제2 클록 신호가 제1 클록 신호에 다시 동기되면, 제2 클록 신호 생성부(200)는 제1 클록 신호 생성부(100)로 제1 동기화 신호를 출력하고, 제1 클록 신호 생성부(100)는 제2 클록 신호의 펄스 폭, 즉 듀티 사이클에 따라 제1 클록 신호의 펄스 폭을 조절한다.
이러한 제1 클록 생성부(100)와 제2 클록 생성부(200)의 동작을 반복하여 수행하면, 제2 클록 신호의 상승 에지는 제1 클록 신호의 하강 에지에 정렬되고, 동시에 제2 클록 신호의 하강 에지는 제1 클록 신호의 상승 에지에 정렬된다. 이때, 제2 클록 신호의 듀티 사이클은 정확하게 50%로 교정된다. 그러면, 제1 클록 신호 생성부(100)는 제2 클록 신호 생성부(200)로 제2 동기화 신호를 출력한다.
제2 클록 신호 생성부(200)는 제2 동기화 신호에 응답하여, 지연 고정 모드로 동작한다. 즉, 제2 클록 신호 생성부(200)는 지연 시간을 조절하여 제2 클록 신호를 기준 클록 신호에 동기화시킨다. 이때, 제2 클록 신호 생성부(200)의 지연 시간을 조절하더라도, 제2 클록 신호의 듀티 사이클은 변화하지 않으므로, 최종적으로 기준 클록 신호에 동기화되고 50%의 듀티 사이클을 갖는 클록 신호가 생성된다.
제1 클록 신호 생성부(100)는 듀티 사이클 교정 동작을 수행함은 물론, 지연 동기 회로(10)의 전체 지연 시간의 1/2에 해당하는 지연 시간을 갖는 지연 라인으로서의 동작도 동시에 수행한다. 제2 클록 신호 생성부(200)는 지연 동기 회로(10)의 전체 지연 시간의 1/2에 해당하는 지연 시간을 갖는 지연 라인으로서의 동작을 수행함은 물론, 듀티 사이클의 교정 동작을 보조하기 위해 제2 클록 신호를 제1 클록 신호에 동기시키는 동작도 수행한다. 따라서, 기준 클록 신호의 한 주기만큼 지연시키는 지연 라인의 일부를 이용하여 듀티 사이클 교정을 수행하기 때문에, 지연 동기 회로의 면적을 최소화하면서 듀티 사이클을 교정할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제1 클록 신호 생성부의 예시적인 구성도이다. 도 2를 참조하면, 제1 클록 신호 생성부(100)는 제1 지연 라인(110), 펄스 조절부(120), 그리고 제1 제어부(130)를 포함한다. 제1 지연 라인(110)은 기준 클록 신호를 지연시켜 지연 클록 신호를 생성할 수 있다. 일 실시 예로, 제1 지연 라인(110)은 지연 시간을 갖는 복수 개의 논리 게이트를 포함할 수 있다. 제1 지연 라인(110)의 지연 시간은 복수 개의 논리 게이트의 지연 시간의 합으로 나타날 것이다.
펄스 조절부(120)는 지연 클록 신호에 따라 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성할 수 있다. 펄스 조절부(120)는 예를 들어 에지 컴바이너(edge combiner)를 포함할 수 있다. 예컨대, 펄스 조절부(120)는 지연 클록 신호의 상승 에지에 대응하여 제1 클록 신호의 상승 에지를 생성하고, 기준 클록 신호의 상승 에지에 대응하여 제1 클록 신호의 하강 에지를 생성함으로써, 제1 클록 신호를 생성할 수 있다. 물론, 펄스 조절부(120)는 지연 클록 신호의 하강 에지에 대응하여 제1 클록 신호의 상승 에지를 생성하고, 기준 클록 신호의 하강 에지에 대응하여 제1 클록 신호의 하강 에지를 생성함으로써, 제1 클록 신호를 생성할 수도 있다.
제1 제어부(130)는 동기된 제2 클록 신호(예를 들어 제1 클록 신호의 하강 에지에 상승 에지가 동기된 제2 클록 신호)의 펄스 폭에 따라 제1 지연 라인의 지연 시간을 제어할 수 있다. 제1 제어부(130)는 제2 클록 신호 생성부(200)로부터의 제1 동기화 신호에 응답하여, 제2 클록 신호의 펄스 폭에 따라 제1 제어 코드를 생성하여 제1 지연 라인(110)을 제어할 것이다. 펄스 조절부(120)에 의해 생성되는 제1 클록 신호의 하이 펄스는 예를 들어, 지연 클록 신호의 상승 에지와 기준 클록 신호의 상승 에지 사이의 구간에서 나타날 것이다. 만약, 제2 클록 신호의 펄스가 50%를 초과하는 경우, 제1 제어부(130)는 제1 클록 신호의 펄스 폭을 줄이기 위해, 제1 지연 라인(110)의 지연 시간이 증가되도록 하는 제1 제어 코드를 생성할 것이다. 반대의 경우에는, 제1 제어부(130)는 제1 클록 신호의 펄스 폭을 늘리기 위해, 제1 지연 라인(110)의 지연 시간이 감소되도록 하는 제1 제어 코드를 생성할 것이다.
만약, 제2 클록 신호 생성부(200)가 제2 클록 신호의 상승 에지를 제1 클록 신호의 하강 에지에 일치시킨 경우, 제1 제어부(130)는 제2 클록 신호의 하강 에지에 대응하는 제1 클록 신호의 값에 따라 제2 클록 신호의 펄스 폭을 판단하여, 제2 클록 신호의 듀티 사이클이 50%보다 큰지 아니면 작은지를 판단할 수 있다. 예를 들어, 제2 클록 신호의 하강 에지에 대응하는 제1 클록 신호의 값이 하이(high) 신호일 경우, 제1 제어부(130)는 제2 클록 신호의 펄스 폭이 50%보다 큰 것으로 판단하여 제1 클록 신호의 하이 펄스 폭을 줄이기 위해 제1 지연 라인(110)의 지연 시간을 증가시킬 수 있다. 반대로, 제2 클록 신호의 하강 에지에 대응하는 제1 클록 신호의 값이 로우(low) 신호일 경우, 제1 제어부(130)는 제2 클록 신호의 하이 펄스 폭이 50%보다 작은 것으로 판단하여 제1 클록 신호의 펄스 폭을 증가시키기 위해 제1 지연 라인(110)의 지연 시간을 감소시킬 수 있다.
제1 지연 라인(110)의 지연 시간의 변화에 따른 위상 변동에 의하여, 제2 클록 신호는 제1 클록 신호로부터 다시 비동기될 수 있다. 이에 따라, 제2 클록 신호 생성부(200)는 다시 제2 클록 신호의 상승 에지(또는 하강 에지)를 제1 클록 신호의 하강 에지(또는 상승 에지)에 일치시킨 후, 제1 동기화 신호를 제1 제어부(130)로 입력할 것이다. 이에 따라 제1 제어부(130)는 제2 클록 신호의 펄스 폭에 따라 제1 클록 신호의 펄스 폭을 조절하기 위한 제1 제어 코드를 생성할 것이다. 이러한 과정은 제2 클록 신호의 상승 에지가 제1 클록 신호의 하강 에지에 일치되고, 제2 펄스 신호의 하강 에지가 제1 클록 신호의 상승 에지에 일치될 때까지 반복적으로 수행될 것이다.
제2 클록 신호는 제1 클록 신호와 동일한 하이 펄스 폭을 가지므로, 제2 클록 신호의 로우 펄스 구간과 제1 클록 신호의 하이 펄스 구간이 일치되는 경우, 제2 클록 신호의 하이 펄스 폭은 제2 클록 신호의 로우 펄스 폭과 동일해질 것이다. 즉, 제2 클록 신호는 50%의 듀티 사이클을 갖게 될 것이다. 제2 클록 신호의 로우 펄스 구간과 제1 클록 신호의 하이 펄스 구간이 일치되면, 제1 제어부(130)는 제2 동기화 신호를 제2 클록 신호 생성부(200)로 입력한다.
제1 클록 신호 생성부(100)로부터 듀티 사이클이 교정되었음을 나타내는 제2 동기화 신호가 입력되면, 제2 클록 신호 생성부(200)는 지연 시간을 제어하여 제2 클록 신호를 기준 클록 신호에 동기화시킬 것이다. 이때, 제2 클록 신호의 듀티 사이클은 50%로 유지될 것이다. 이에 따라, 제2 클록 신호 생성부(200)는 기준 클록 신호에 동기되고, 50%의 듀티 사이클을 갖는 제2 클록 신호가 생성될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제2 클록 신호 생성부의 구성도이다. 도 3을 참조하면, 제2 클록 신호 생성부(200)는 제2 지연 라인(210)과, 제2 제어부(220)를 포함한다. 제2 지연 라인(210)은 제1 클록 신호 생성부(100)에 의해 생성된 제1 클록 신호를 지연시켜 제2 클록 신호를 생성한다. 제1 클록 신호 생성부(100)의 제1 지연 라인(110)과 마찬가지로, 제2 지연 라인(210)은 지연 시간을 갖는 복수 개의 논리 게이트를 포함할 수 있다. 제2 지연 라인(210)의 지연 시간은 복수 개의 논리 게이트의 지연 시간의 합으로 나타날 것이다.
제2 제어부(220)는 제1 클록 신호 생성부(100)로부터 제2 동기화 신호를 입력받기 전(듀티 사이클 교정 모드)에는 제2 클록 신호가 제1 클록 신호에 동기화되도록 하는 제2 제어 코드를 생성하여 제2 지연 라인(210)의 지연 시간을 제어할 것이다. 제2 제어부(220)는 제1 클록 신호 생성부(100)로부터 제2 동기화 신호를 입력받은 후(지연 고정 모드)에는 제2 클록 신호가 기준 클록 신호에 동기화되도록 하는 제2 제어 코드를 생성하여 제2 지연 라인(210)의 지연 시간을 제어할 것이다.
본 발명의 실시 예에 의하면, 클록을 지연시키는 제2 지연 라인(210)이 듀티 사이클 교정 모드에서 듀티 사이클의 교정 동작을 보조하므로, 듀티 사이클 교정을 위해 지연 라인 외에 별도의 부가되는 회로 소자들을 최소화할 수 있다. 또한, 제1 지연 라인(110)은 듀티 사이클 교정을 위해 활용됨과 동시에, 전체 지연 동기 회로(10)에서 대략 기준 클록 신호의 반주기 정도에 해당하는 지연 동작을 구현하므로, 전체 지연 라인의 크기를 증가시키지 않고 듀티 사이클 교정을 수행할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 지연 동기 회로의 예시적인 세부 구성도이다. 도 4에 도시한 실시 예의 구성들 중에서 도 1 내지 도 3에서 도시한 실시 예와 동일한 도면 번호를 갖는 구성에 대하여는 중복되는 설명을 생략한다. 도 4를 참조하면, 제1 제어부(130)는 검출부(131)와, 제1 지연 제어부(132)를 포함한다. 제2 제어부(220)는 제1 위상 검출부(221), 제2 위상 검출부(222), 멀티플렉서(223), 그리고 제2 지연 제어부(224)를 포함한다.
멀티플렉서(223)는 제1 지연 제어부(132)로부터 제2 동기화 신호를 입력받기 이전인 듀티 사이클 교정 모드에서는 제1 위상 검출부(221)로부터의 제1 제어 신호를 선택하고, 제1 지연 제어부(132)로부터 제2 동기화 신호를 입력받은 이후인 지연 고정 모드에서는 제2 위상 검출부(222)로부터의 제2 제어 신호를 선택한다.
제1 위상 검출부(221)는 예를 들어 제2 클록 신호의 상승 에지와, 제1 클록 신호의 하강 에지 간의 위상 차를 검출하여 제1 제어 신호를 생성할 수 있다. 제2 위상 검출부(222)는 예를 들어 제2 클록 신호의 상승 에지와 기준 클록 신호의 상승 에지를 비교하여 제2 제어 신호를 생성할 수 있다. 제1 제어 신호와 제2 제어 신호는 예를 들어 업(up), 다운(down), 고정(lock)의 세 가지 신호 중 어느 하나일 수 있다.
멀티플렉서(223)에 의해 제1 위상 검출부(221)로부터의 제1 제어 신호가 선택되면, 제2 지연 제어부(224)는 제1 제어 신호에 대응하여 예를 들어 제2 클록 신호의 상승 에지를 제1 클록 신호의 하강 에지에 동기화하기 위한 제2 제어 코드를 생성할 수 있다. 제2 클록 신호의 상승 에지가 제1 클록 신호의 하강 에지에 정렬되면, 업(up), 다운(down), 고정(lock) 중 고정에 해당하는 제1 제어 신호가 제2 지연 제어부(224)로 입력된다. 이에 따라, 제2 지연 제어부(224)는 검출부(131)로 제1 동기화 신호를 입력한다.
제1 제어부(130)의 검출부(131)는 제1 동기화 신호에 응답하여, 동기화된 제2 클록 신호의 동기화되지 않은 에지(예를 들어 하강 에지)에 대응하는 제1 클록 신호의 값에 기초하여 제2 클록 신호의 펄스 폭을 제1 클록 신호의 로우 펄스 구간과 비교함으로써 지연 제어 신호를 생성할 수 있다. 제1 클록 신호의 로우 펄스 폭은 제2 클록 신호의 로우 펄스 폭과 동일하므로, 검출부(131)는 제2 클록 신호의 하이 펄스 폭과, 제2 클록 신호의 로우 펄스 폭을 비교한다고 볼 수도 있다. 제1 지연 제어부(132)는 지연 제어 신호에 따라 제1 지연 라인(110)으로 제1 제어 코드를 입력한다. 이에 따라 지연 클록 신호의 지연 시간이 변화되고, 펄스 조절부(120)에 의해 기준 클록 신호로부터 펄스 폭이 조절된 제1 클록 신호가 생성된다.
검출부(131)는 예를 들어 제2 클록 신호의 하강 에지가 제1 클록 신호의 상승 에지에 동기화되면, 즉 제2 클록 신호의 하이 펄스 구간이 제1 클록 신호의 로우 펄스 구간과 일치되면, 업(up), 다운(down), 고정(lock) 중 고정에 해당하는 지연 제어 신호를 출력할 것이다. 이에 따라, 제1 지연 제어부(132)는 제2 동기화 신호를 제2 제어부(220)의 멀티플렉서(223)로 입력할 것이다. 멀티플렉서(223)는 제2 동기화 신호에 따라 제2 위상 검출부(222)로부터의 제2 제어 신호를 선택하여 제2 지연 제어부(224)로 출력할 것이다. 제2 지연 제어부(224)는 제2 제어 신호에 대응하여 제2 제어 코드를 생성하여 제2 지연 라인(210)을 제어할 것이다. 이에 따라, 제2 클록 신호가 기준 클록 신호에 동기화된다.
도 7은 본 발명의 일 실시 예에 따른 지연 동기 회로를 구성하는 제1 지연 라인의 예시적인 구성도이다. 도 7에 도시한 실시 예에서, 제1 지연 라인(110)은 4개의 인버터(inverter)와, 제어 스위치(control switch)를 갖는 NMOS/PMOS 커패시터(이하, 'MOS 커패시터'로 칭함)들을 포함하는 미세 지연 라인(FDL; Fine Delay Line)을 포함한다. 일 실시 예로, MOS 커패시터(capacitor)의 사이즈(Wp,Wn,2Wp,2Wn,8Wp,8Wn)는 이진 가중형(binary weighted)으로 설계될 수 있다. 미세 지연 라인은 코스 지연 라인(CDL; Coarse Delay Line)(미도시)의 하나의 지연 스텝(delay step)을 커버하도록 설계될 수 있다.
MOS 커패시터들은 MOS 스위치들에 의해 제어될 수 있다. MOS 스위치들에 대한 제1 제어 코드(control code)(SEL[0]~[5])는 제1 제어부(130)로부터 입력된다. MOS 스위치들은 기생 커패시턴스의 영향을 인버터의 출력 노드로 제거하기 위해, MOS 커패시터의 소스(source)와 드레인(drain)에 연결된다. 도 7에 도시한 바와 같은 상보적 PMOS/NMOS 커패시터를 사용하여 지연을 조절하면, 지연 고정 모드에서 듀티 사이클의 왜곡이 발생되는 것을 방지하기에 유효하다. 도 7에 도시한 실시 예는 제2 지연 라인(210)에도 동일하게 적용될 수 있다. 다만, 도 7은 어디까지나 지연 라인을 예시적으로 나타낸 것일 뿐이며, 다른 구조의 지연 라인이 적용될 수도 있음은 물론이다.
이하에서는 본 발명의 실시 예에 따른 지연 동기 회로의 동작 및 작용, 본 발명의 실시 예에 따른 클록 생성 방법에 대해 설명한다. 도 5는 본 발명의 일 실시 예에 따른 클록 생성 방법의 흐름도이다. 도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 클록 생성 방법은 먼저 단계 S51에서 제1 클록 신호 생성부(100)가 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성한다.
도 6은 본 발명의 일 실시 예에 따른 지연 동기 회로의 신호들의 타이밍도이다. 도 1 내지 도 6을 참조하면, 단계 S511에서 제1 클록 신호 생성부(100)의 제1 지연 라인(110)은 기준 클록 신호(CLKref)를 제1 지연 시간(DL1)만큼 지연시켜 지연 클록 신호(DL1out)를 생성한다. 단계 S512에서 펄스 조절부(120)는 지연 클록 신호(DL1out)에 따라 기준 클록 신호(CLKref)의 펄스 폭을 조절하여 제1 클록 신호(DCCout)를 생성한다. 즉, 펄스 조절부(120)는 예를 들어 지연 클록 신호(DL1out)의 상승 에지에 대응하는 상승 에지를 가지며, 기준 클록 신호(CLKref)의 상승 에지에 대응하는 하강 에지를 가지는 제1 클록 신호(DCCout)를 생성한다.
단계 S52에서 제2 클록 신호 생성부(200)는 제1 클록 신호를 지연시켜 제1 클록 신호의 하강 에지(또는 상승 에지)에 동기화된 상승 에지(또는 하강 에지)를 갖는 제2 클록 신호를 생성한다. 즉, 제2 클록 신호 생성부(200)의 제2 지연 라인(210)은 제1 클록 신호(DCCout)를 제2 지연 시간(DL2)만큼 지연시켜 제2 클록 신호(CLKout)를 생성하며, 에지 정렬 동작(EAO; Edge-Align Operation)을 수행한다. 제2 클록 신호 생성부(200)는 예를 들어 제2 클록 신호(CLKout)의 상승 에지가 제1 클록 신호(DCCout)의 하강 에지에 동기되도록 제2 지연 라인(210)의 지연 시간을 제3 지연 시간(DL3)으로 조절할 수 있다. 물론, 제2 클록 신호 생성부(200)는 제2 클록 신호(CLKout)의 하강 에지를 제1 클록 신호(DCCout)의 상승 에지에 동기시킬 수도 있다.
제2 클록 신호가 제1 클록 신호에 동기되면, 단계 S53에서 제1 클록 신호 생성부(100)는 동기화된 제2 클록 신호의 하강 에지(또는 상승 에지)가 제1 클록 신호의 상승 에지(또는 하강 에지)에 동기화되도록 기준 클록 신호로부터 펄스 폭이 조절된 제1 클록 신호를 생성한다. 즉, 단계 S52에서 제2 클록 신호(CLKout)가 제1 클록 신호(DCCout)에 동기(Aligned)되면, 단계 S53에서 제1 클록 신호 생성부(100)의 제1 제어부(130)는 듀티 사이클 검출 동작(duty cycle detection)을 수행한다. 제1 제어부(130)는 예를 들어 동기화된 제2 클록 신호(CLKout)의 펄스 폭에 따라 지연 클록 신호(DL1out)의 지연 시간을 제어할 수 있다. 이때, 제1 제어부(130)는 제2 클록 신호(CLKout)의 하강 에지에 대응하는 제1 클록 신호(DCCout)의 값에 기초하여 제1 제어 코드를 생성하여, 제1 지연 라인(110)의 지연 시간을 조절할 수 있다.
제2 클록 신호(CLKout)의 하강 에지에 대응하는 제1 클록 신호(DCCout)의 값이 하이(high) 신호이면, 제2 클록 신호(CLKout)의 하이 펄스 폭(HPW)이 제1 클록 신호(DCCout)의 로우 펄스 폭(LPW)보다 크다는 것을 의미한다. 제2 클록 신호(CLKout)의 로우 펄스 폭(low pulse width)은 제1 클록 신호(DCCout)의 로우 펄스 폭(LPW)과 동일하므로, 이는 결국 제2 클록 신호(CLKout)의 펄스 폭(HPW)이 제2 클록 신호(CLKout)의 로우 펄스 폭(인접하는 두 하이 펄스의 간격)보다 크다는 의미, 즉 제2 클록 신호(CLKout)의 듀티 사이클이 50%를 초과한다는 의미이다.
제1 제어부(130)는 다시 에지 정렬 동작(EAO)을 수행하여 제1 지연 라인(110)의 지연 시간을 제1 지연 시간(DL1)에서 제4 지연 시간(DL4)으로 증가시킨다. 이에 따라, 제1 클록 신호(DCCout)의 상승 에지가 지연되어 나타나므로, 제1 클록 신호(DCCout)의 펄스 폭이 감소되며, 그 결과로서 제2 클록 신호(CLKout)의 펄스 폭 또한 감소된다. 반대로, 제2 클록 신호(CLKout)의 하강 에지에 대응하는 제1 클록 신호(DCCout)의 값이 하이(high) 신호이면, 제2 클록 신호(CLKout)의 듀티 사이클이 50% 미만인 것이 되므로, 제1 제어부(130)는 제1 지연 라인의 지연 시간을 감소시켜, 제2 클록 신호(CLKout)의 펄스 폭을 증가시킨다.
이 과정에서, 제1 클록 신호(DCCout)의 하강 에지는 지연되지 않는 반면, 제2 클록 신호(CLKout)의 상승 에지는 제1 클록 신호(DCCout)의 상승 에지의 추가된 지연 시간만큼 더 지연되므로, 제2 클록 신호(CLKout)의 상승 에지가 제1 클록 신호(DCCout)의 하강 에지에 동기된 상태가 깨지게 된다. 따라서, 제2 클록 신호 생성부(200)의 제2 제어부(220)는 다시 제2 클록 신호(CLKout)의 상승 에지를 제1 클록 신호(DCCout)의 하강 에지에 동기시키도록 제2 지연 라인(210)의 지연 시간을 조절한다. 단계 S52의 에지 정렬 동작(EAO)과, 단계 S53의 듀티 사이클 검출 동작(DCD)을 반복적으로 수행하여, 최종적으로, 듀티 사이클이 50%인 제2 클록 신호(CLKout)를 얻을 수 있다.
단계 S53에서 듀티 사이클이 교정되면, 듀티 고정(Duty Lock)에 따른 제2 동기화 신호(DCClock)에 응답하여 제2 클록 신호 생성부(200)는 단계 S54에서 지연 고정 모드의 동작(DLL operation)을 수행한다. 즉, 제2 클록 신호 생성부(200)는 제2 클록 신호(CLKout)의 상승 에지를 기준 클록 신호(CLKref)의 상승 에지에 동기시킨다. 이 과정에서, 제2 클록 신호(CLKout)는 듀티 사이클이 변화되지 않고 50%로 유지된다. 따라서, 지연 고정 동작이 완료되면 최종적으로 제2 클록 신호(CLKout)는 기준 클록 신호(CLKref)에 동기되고, 50%의 듀티 사이클을 갖게 된다. 지연 고정 동작이 수행됨에 따라, 최종적으로 클록 생성 완료 신호(DLLlock)가 생성된다.
본 발명의 실시 예에 따른 지연 동기 회로는 공정 변동(process variation)에 관계없이 듀티 사이클을 정확하게 교정할 수 있다. 공정 변동에 따라 제1 지연 라인(110)과, 제2 지연 라인(210)의 지연 시간이 불규칙적으로 변화되더라도, 본 발명의 실시 예에 의하면, 제2 클록 신호의 하이 펄스 폭이, 제1 클록 신호의 로우 펄스 폭(제2 클록 신호의 로우 펄스 폭과 동일한 값임)과 동일해지도록 제1 지연 라인(110)과, 제2 지연 라인(210)의 지연 시간이 조절되므로, 결과적으로 제2 클록 신호는 50%의 듀티 사이클을 갖게 된다. 뿐만 아니라, 본 발명의 실시 예에 의하면, 기준 클록 신호를 지연시키는 지연 라인들을 활용하여 듀티 사이클을 교정하므로, 지연 동기 회로의 면적을 최소화하면서 기준 클록 신호의 듀티 사이클을 교정할 수 있으며, 지연 동기 회로의 전력 소모를 줄일 수 있다.
도 8은 본 발명의 실시 예에 따른 지연 동기 회로의 듀티 오차를 나타내는 그래프이다. 도 8에 도시한 그래프는 본 발명의 실시 예에 따른 지연 동기 회로와, 종래 예의 지연 동기 회로에 대해 듀티 사이클의 코너 시뮬레이션(corner simulation) 결과를 비교하여 보여준다. 도 8에서 종래 예는 IEEE J.Solid-State Circuits, vol.42, no.2, pp.361-373, "A 40-550 MHz harmonic-free all-digital delay-locked loop using variable SAR algorithm"에 개시된 지연 동기 회로로 한 것이다. 도 8에서 'TT'는 보통 타입의 PMOS와, NMOS로 지연 라인(도 7 참조)을 구성한 회로에 대한 결과를 나타내고, 'FF'는 패스트(Fast) 타입의 NMOS와 PMOS로 지연 라인을 구성한 회로에 대한 결과를 나타내고, 'SS'는 슬로우(Slow) 타입의 NMOS와 PMOS로 지연 라인을 구성한 회로에 대한 결과를 나타내고, 'SF'는 슬로우 타입의 NMOS와 패스트 타입의 PMOS로 지연 라인을 구성한 회로에 대한 결과를 나타낸다. 도 8에 도시한 바와 같이, 본 발명의 실시 예는 종래 예에 비하여 듀티 오차(duty difference)가 1/14~1/2 수준으로 월등히 낮은 것을 알 수 있다.
도 9는 본 발명의 실시 예에 따른 지연 동기 회로의 주파수별 듀티 사이클을 나타내는 그래프이다. 도 9에 도시한 바와 같이, 본 발명의 실시 예에 따른 지연 동기 회로의 경우, 400MHz~800MHz의 다양한 주파수에서 50%±1% 이내의 정교한 듀티 사이클을 갖는 출력 클록 신호(제2 클록 신호)를 생성할 수 있다.
아래의 표 1은 본 발명의 실시 예에 따른 지연 동기 회로의 성능을 종래 예들과 비교하여 나타낸다. 표 1에서 종래 예 1은 CICC Dig. Tech. Papers, pp.373-376, "An all-digital 90-degree phase-shift DLL with loop-embedded DCC for 1.6Gbps DDR interface"에 개시된 지연 동기 회로이며, 종래 예 2는 IEEE J.Solid-State Circuits, vol.44, no.9, "A 7ps Jitter 0.053mm2 Fast Lock All-Digital DLL With a Wide Range and High Resolution DCC"에 개시된 지연 동기 회로이다.
구분 종래 예 1 종래 예 2 본 발명의 실시 예
동작 주파수
(operating frequency)		 333MHz~800MHz 440MHz~1.5GHz 400MHz~800MHz
입력듀티사이클 범위
(input duty cycle range)		 23%~76% 30%~70% 30%~70%
듀티사이클 정확도
(duty cycle accuracy)		 47.8%~49%
(800MHz 기준)		 48.2%~51.8%
(1.5GHz 기준)		 49.2%~51.0%
(400~800MHz)
지터(jitter)
(rms/peak-to-peak)		 6.88ps/40ps 7ps/N/A 2.6ps/19.1ps
공급 전압(supply voltage) 1.2V 1.8V 1.2V
면적(area) 0.062mm2 0.053mm2 0.02mm2
전력(power) 16mW 43mW 3.84mW
프로세스(process) 0.13㎛ 0.13㎛ 0.13㎛
표 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 지연 동기 회로는 듀티 사이클 정확도가 종래 예들에 비해 우수하며, 적은 면적과 전력 소모 특성을 갖는다. 또한, 본 발명의 실시 예에 따른 지연 동기 회로는 지터의 평균 값(rms)과, 피크 사이 값(peak-to-peak)이 각각 2.6ps, 19.1ps로 종래 예들에 비해 매우 작은 값을 갖는다.
도 10 내지 도 11을 참조하면, 본 발명의 실시 예에 따른 지연 동기 회로를 데이터 처리 장치에 적용한 예들이 나타나 있다. 먼저, 도 10을 참조하면, 메모리 시스템과 같은 데이터 처리 장치(1000)는 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다. 메모리 컨트롤러(1100)는 기준 클록 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ) 및 제어신호(CTRL)들을 메모리 장치(1200)에 전송한다. 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1100)에 전송한다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 에스디램(SDRAM)과 같은 반도체 메모리 장치가 될 수 있다.
데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ)와 동기되어 출력되도록 메모리 컨트롤러(1100) 내의 제1 지연 동기 회로(1110)에서 발생될 수 있다. 데이터 스트로브 신호(DQS)는 메모리 장치(1200)의 제2 지연 동기 회로(1210)로 인가되며, 제2 지연 동기 회로(1210)는 메모리 장치(1200)로 인가되는 데이터 입출력 신호(DQ)를 래치하기 위하여 기준 클록 신호(CLK)에 동기되고 듀티 교정된 출력 클록 신호(제2 클록 신호)를 생성할 수 있다. 이 경우, 도 10의 제2 지연 동기 회로(1210)는 도 1 내지 도 4에 도시된 바와 같이 구성된 지연 동기 회로로써 구현될 수 있다. 또한, 도 10의 제1 지연 동기 회로(1110)도 도 1 내지 도 4에 도시된 바와 같이 구성된 지연 동기 회로로써 구현될 수 있다.
도 11을 참조하면, 메모리 시스템과 같은 데이터 처리 장치(2000)는 메모리 컨트롤러(2100) 및 메모리 장치(2200)를 포함한다. 도 11에 도시한 실시 예의 경우에는 도 10에 도시한 실시 예와 달리 메모리 컨트롤러(2100)의 내부에는 지연 동기 회로(2210)가 채용되지 않고, 지연 동기 회로(2210)는 메모리 장치(2200)의 내부에만 채용된다. 도 11과 같은 데이터 처리 장치(2000)에서도 지연 동기 회로(2210)는 도 1 내지 도 4와 같이 구성된 지연 동기 회로로써 구현될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
10: 지연 동기 회로 100: 제1 클록 신호 생성부
110: 제1 지연 라인 120: 펄스 조절부
130: 제1 제어부 131: 검출부
132: 제1 지연 제어부 200: 제2 클록 신호 생성부
210: 제2 지연 라인 220: 제2 제어부
221: 제1 위상 검출부 222: 제2 위상 검출부
223: 멀티플렉서 224: 제2 지연 제어부

Claims (17)

  1. 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고
    상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며,
    상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절하는 지연 동기 회로.
  2. 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고
    상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며,
    상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절하는 지연 동기 회로.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제2 클록 신호 생성부는 상기 제1 클록 신호의 펄스 폭과 동일한 펄스 폭을 갖는 상기 제2 클록 신호를 생성하는 지연 동기 회로.
  4. 제1 항 또는 제2 항에 있어서,
    상기 제2 클록 신호 생성부는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성하는 지연 동기 회로.
  5. 제1 항 또는 제2 항에 있어서,
    상기 제1 클록 신호 생성부는,
    상기 기준 클록 신호를 지연시켜 지연 클록 신호를 생성하는 제1 지연 라인;
    상기 지연 클록 신호에 따라 상기 기준 클록 신호의 펄스 폭을 조절하여 상기 제1 클록 신호를 생성하는 펄스 조절부; 그리고
    상기 동기화된 제2 클록 신호의 펄스 폭에 따라 상기 제1 지연 라인의 지연 시간을 제어하는 제1 제어부를 포함하는 지연 동기 회로.
  6. 제5 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클록 신호의 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 동일해지도록 상기 제1 지연 라인을 제어하는 지연 동기 회로.
  7. 제5 항에 있어서,
    상기 제2 클록 신호 생성부는,
    상기 제1 클록 신호를 지연시켜 상기 제2 클록 신호를 생성하는 제2 지연 라인; 그리고
    상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인의 지연 시간을 제어하는 제2 제어부를 포함하는 지연 동기 회로.
  8. 제7 항에 있어서,
    상기 제2 제어부는 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되면 제1 동기화 신호를 상기 제1 제어부로 입력하고,
    상기 제1 제어부는 상기 제2 제어부로부터 상기 제1 동기화 신호가 입력될 때마다 상기 제1 지연 라인의 지연 시간을 제어하여 상기 제1 클록 신호의 펄스 폭을 조절하는 지연 동기 회로.
  9. 제8 항에 있어서,
    상기 제1 제어부는,
    상기 제1 동기화 신호에 따라 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 대응하는 상기 제1 클록 신호의 값에 기초하여 지연 제어 신호를 생성하는 검출부; 그리고
    상기 지연 제어 신호에 따라 상기 제1 클록 신호의 펄스 폭이 조절되도록 상기 제1 지연 라인으로 제1 제어 코드를 입력하는 제1 지연 제어부를 포함하는 지연 동기 회로.
  10. 제7 항에 있어서,
    상기 제1 제어부는 상기 제1 클록 신호의 상기 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 일치하면 제2 동기화 신호를 상기 제2 제어부로 입력하고,
    상기 제2 제어부는 상기 제2 동기화 신호에 응답하여 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인을 제어하는 지연 동기 회로.
  11. 제10 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클록 신호가 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 동기화되면 상기 제2 동기화 신호를 상기 제2 제어부로 입력하고,
    상기 제2 제어부는 상기 제2 동기화 신호에 따라 상기 제2 지연 라인을 제어하여 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화시키는 지연 동기 회로.
  12. 제10 항에 있어서,
    상기 제2 제어부는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 하는 제1 제어 신호를 생성하는 제1 위상 검출부; 그리고
    상기 제1 제어 신호에 따라 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제1 제어 코드를 입력하는 제2 지연 제어부를 포함하는 지연 동기 회로.
  13. 제12 항에 있어서,
    상기 제2 제어부는,
    상기 제2 클록 신호와 상기 기준 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 하는 제2 제어 신호를 생성하는 제2 위상 검출부; 그리고
    상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되기 전에는 상기 제1 위상 검출부로부터의 상기 제1 제어 신호를 선택하고, 상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되면 상기 제2 위상 검출부로부터의 상기 제2 제어 신호를 선택하는 멀티플렉서를 더 포함하며,
    상기 멀티플렉서에 의해 상기 제2 제어 신호가 선택되면, 상기 제2 지연 제어부는 상기 제2 제어 신호에 따라 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제2 제어 코드를 입력하는 지연 동기 회로.
  14. 기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 단계; 그리고
    상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖거나, 상기 제2 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 단계; 그리고
    상기 제1 클록 신호의 로우 펄스(low pulse) 구간이 동기화된 제2 클록 신호의 하이 펄스(high pulse) 구간과 일치되도록 상기 펄스 폭을 조절하는 단계를 포함하는 듀티 사이클 교정 방법.
  15. 제14 항에 있어서,
    상기 펄스 폭을 조절하는 단계는,
    상기 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절하고,
    상기 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절하는 듀티 사이클 교정 방법.
  16. 제14 항에 있어서,
    상기 제1 클록 신호의 상기 로우 펄스 구간이 상기 동기화된 제2 클록 신호의 상기 하이 펄스 구간과 일치되면, 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화하는 단계를 더 포함하는 듀티 사이클 교정 방법.
  17. 제14 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제2 클록 신호를 생성하는 단계는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성하는 듀티 사이클 교정 방법.
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