KR20070103071A - 슬라이딩 윈도우 블록 선형 이퀄라이저를 갖춘 진보된수신기 - Google Patents

슬라이딩 윈도우 블록 선형 이퀄라이저를 갖춘 진보된수신기 Download PDF

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KR20070103071A
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Abstract

수신기 또는 거기에 통합된 집적 회로(IC)는 이퀄라이징된 샘플들을 발생시키기 위한 FFT(fast Fourier transform)-기반(또는 하이브리드 FFT-기반) 슬라이딩 윈도우 BLE(block level equalizer)를 포함한다. BLE는 잡음 전력 추정기, 제1 및 제2 채널 추정기들, FFT-기반 CLEQ(chip level equalizer), 및 채널 모니터 유닛을 포함한다. 잡음 전력 추정기는 2개의 별개 샘플 데이터 스트림들에 기초해 잡음 전력 추정치를 발생시킨다. 채널 추정기들은 샘플 데이터 스트림들에 기초해 개개 채널 추정치들을 발생시킨다. 채널 모니터 유닛은 채널 추정치들에 기초한 생략형 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호 및 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 발생시킨다. FFT-기반 CLEQ는 잡음 전력 추정치, 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들, 채널 추정치들, 및 모니터 신호들에 기초해 이퀄라이징된 샘플들을 발생시킨다.
수신기, 이퀄라이징된 샘플들, (하이브리드) FFT-기반, 슬라이딩 윈도우 BLE, CLEQ, 잡음 전력 추정치, 채널 추정치, 채널 모니터 유닛, 모니터 신호

Description

슬라이딩 윈도우 블록 선형 이퀄라이저를 갖춘 진보된 수신기 {ADVANCED RECEIVER WITH SLIDING WINDOW BLOCK LINEAR EQUALIZER}
본 발명은 무선 통신 시스템에서 사용되는 CDMA(code division multiple access) 수신기에 관한 것이다. 좀더 구체적으로, 본 발명은, FFT(fast Fourier transform) 프로세싱 기술들을 사용하는, WTRU(wireless transmit/receive unit) 또는 기지국에서 사용되는 것과 같은, HSDPA(high speed downlink packet access) 수신기에 관한 것이다.
종래의 레이크-기반(Raked-based) CDMA 수신기에 대한 개선인 것으로 생각될 수도 있는 다양한 수신기 알고리즘들이 존재한다. 이들 수신기 알고리즘들은 일반적으로, 좀더 많은 컴포넌트들, 좀더 많은 소프트웨어 사이클들, 및 좀더 많은 전력을 요구하는 구현들을 초래하는, 상당한 추가적 계산 복잡도를 포함한다. 반대로, 추가적 계산 복잡도는 궁극적으로 좀더 고비용의 WTRU들 및 좀더 짧은 배터리 수명을 초래한다. 추가적 계산 복잡도를 최소화하거나 제거하는 동시에 진보된 알고리즘들을 사용하는 것에 의해 수신기 성능을 최적화하는 것이 요구된다.
본 발명은, 이퀄라이징된 샘플들(equalized samples)을 발생시키기 위한 FFT-기반(또는 하이브리드 FFT-기반) 슬라이딩 윈도우 블록 선형 이퀄라이저(BLE;blcok linear equalizer)를 포함하는 수신기 또는 그 내부에 통합되어 있는 집적 회로(IC)에 관한 것이다. BLE는 잡음 전력 추정기, 제1 및 제2 채널 추정기들, FFT-기반 CLEQ(chip level equalizer), 및 채널 모니터 유닛을 포함한다. 잡음 전력 추정기는 2개의 상이한 샘플 데이터 스트림들에 기초해 잡음 전력 추정치를 발생시킨다. 채널 추정기들은 샘플 데이터 스트림들에 기초해 개개 채널 추정치들을 발생시킨다. 채널 모니터 유닛은, 채널 추정치들에 기초하여 생략형 채널 추정치 벡터들(truncated channel estimate vectors)을 포함하는 제1 채널 모니터 신호, 및 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 생성한다. FFT-기반 CLEQ는 잡음 전력 추정치, 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들(one-block samples), 채널 추정치들, 및 모니터 신호들에 기초해 이퀄라이징된 샘플들을 발생시킨다.
일례로써 제시되며 첨부 도면들과 관련하여 이해되어야 하는, 바람직한 실시예의 다음 설명으로부터 발명의 좀더 상세한 이해가 가능할 수 있다.
도 1은, 본 발명에 따른, HSDPA 및 비-HSDPA 채널들을 프로세싱하는데 사용되는 이퀄라이징된 샘플들을 발생시키는 BLE를 포함하는 진보된 수신기의 하이-레벨 블록도(high-level block diagram)이고;
도 2는, 본 발명에 따른, 하나 이상의 채널 추정기, 채널 모니터, 잡음 전력 추정기, 및 FFT-기반 CLEQ를 포함하는 FFT-기반 슬라이딩 윈도우 BLE를 포함하는 진보된 수신기의 상세한 블록도이며;
도 3은, 본 발명의 일 실시예에 따른, 도 2의 수신기에서 사용되는 FFT-기반 CLEQ의 상세한 블록도이고;
도 4는 도 2의 BLE에서 사용되는 슬라이딩 윈도우 동작을 나타내며;
도 5는, 본 발명의 다른 실시예에 따른, 도 2의 수신기에서 사용되는 FFT-기반 CLEQ의 상세한 블록도이고;
도 6은, 본 발명의 또 다른 실시예에 따른, 도 2의 수신기에서 사용되는 하이브리드(hybrid) FFT-기반 CLEQ의 상세한 블록도이며;
도 7은 도 2의 수신기의 FFT-기반 BLE의 채널 추정기의 하이-레벨 블록도이고;
도 8은 도 7에 도시된 것과 유사한 채널 추정기의 상세한 블록도이며;
도 9는 도 2의 수신기의 FFT-기반 BLE의 잡음 전력 추정기의 예시적 블록도이고;
도 10은, 본 발명에 따른, HSDPA 코프로세서(co-processor) 채널 추정기의 블록도이다.
이하에서, "WTRU"라는 용어는 사용자 장비(UE), 이동국, 랩탑, PDA(personal data assistant), 고정 또는 이동 가입자 유닛, 페이저, 또는 무선 환경에서 동작할 수 있는 디바이스의 다른 임의 유형을 포함하지만, 그것으로 제한되는 것은 아니다. 이하에서 참조될 때, "기지국"이라는 용어는 액세스 포인트(AP;access point), Node-B, 사이트 컨트롤러(site controller), 또는 무선 환경에서의 인터페이싱 디바이스의 다른 임의 유형을 포함하지만, 그것으로 제한되는 것은 아니다.
본 발명의 특징들은 IC로 통합될 수 있거나 다수의 상호 접속 컴포넌트들을 구비하는 회로에서 구성될 수도 있다.
두문자어들
3GPP Third generation partnership project
AICH Acquisition indicator channel
BLE Block linear equalizer
CDMA Code division multiple access
CLEQ Chip level equalizer
CPICH Common pilot channel
DFT Discrete Fourier transform
DPCCH Dedicated physical control channel
DPDCH Dedicated physical data channel
EV-DO Evolution-data only
EV-DV Evolution-data and voice
FDD Frequency division duplex
FFT Fast Fourier transform
FIR Finite impulse response
HS-PDSCH High speed physical downlink shared channel
HS-SCCH High speed shared control channel for HS-DSCH
HSDPA High speed downlink packet access
IC Integrated circuit
MAI Multiple-access interference
MMSE Minimum mean square error
P-CCPCH Primary common control physical channel
PICH Paging indicator channel
S-CCPCH Secondary common control physical channel
SNR signal-to-noise ratio
TDD Time division duplex
WTRU Wireless transmit/receive unit
ZF Zero-forcing
심볼들
텍스트에서 다르게 지시되지 않으면, 다음의 심볼 정의들이 적용된다.
M = 블록의 중앙(middle)의 사이즈
E = 블록의 에지(edge)의 사이즈
W = 블록 사이즈 = M + 2E
Lmax = 칩들에서의 채널 응답 벡터의 최대 길이
L = 프로세싱될 채널 응답 벡터의 길이
N = 블록 속도에 대한 채널 응답 벡터의 업데이트 속도. (N = 1일 때, 행렬은 매 W-칩 블록마다 반전된다.)
Figure 112007066684203-PCT00001
= 안테나 #j로부터의 짝수 샘플들에 대응되는 길이 Lmax 또는 L의 채널 응답 벡터
Figure 112007066684203-PCT00002
= 안테나 #j로부터의 홀수 샘플들에 대응되는 길이 Lmax 또는 L의 채널 응답 벡터
Figure 112007066684203-PCT00003
또는
Figure 112007066684203-PCT00004
= 안테나 #j로부터의 짝수 샘플들을 포함하는 길이 W의 수신 벡터
Figure 112007066684203-PCT00005
또는
Figure 112007066684203-PCT00006
= 안테나 #j로부터의 홀수 샘플들을 포함하는 길이 W의 수신 벡터
Figure 112007066684203-PCT00007
= 안테나 #j로부터의 짝수 샘플들을 포함하는 길이 W의 수신 잡음 벡터
Figure 112007066684203-PCT00008
= 안테나 #j로부터의 홀수 샘플들을 포함하는 길이 W의 수신 잡음 벡터
Figure 112007066684203-PCT00009
= 전송 샘플들의 벡터
Figure 112007066684203-PCT00010
= 추정되는 수신 칩들의 벡터
Figure 112007066684203-PCT00011
= 안테나 #j로부터의 짝수 샘플들에 대응되는 채널 응답 행렬
Figure 112007066684203-PCT00012
= 안테나 #j로부터의 홀수 샘플들에 대응되는 채널 응답 행 렬
Tc = 칩 구간(chip duration)
σ2 = MMSE 솔루션에 사용되는 (실제 또는 근사된) 잡음 분산 또는 전력
통신 채널은 SNR(signal-to-noise ratio), 다중 경로, MAI(multiple-access interference), 및 전송기 또는 수신기에 외부적이거나 내부적일 수 있는 다른 손상들(impairments)에 의해 특징지워질 수도 있다. 통신 채널 조건들의 소정 세트에 대하여, 본 발명은, 좀더 낮은 오류 확률 또는 좀더 높은 데이터 처리률을 제공하는 것에 의해, 종래의 레이크-기반 CDMA 수신기에 비해 성능을 향상시켰다. 마찬가지로, 본 발명은 좀더 불량한 채널 조건들하에서 및/또는 전송기로부터 좀더 먼 거리에서 레이크 수신기의 오류 확률 성능(error probability performance)과 유사한 오류 확률 성능을 갖는 수신기를 제공한다. 또한, 본 발명은, 수신기 알고리즘들의 파라미터들을 조정하는 것에 의해, 성능을 더욱 향상시키거나 계산 복잡도를 감소시키기 위한 다수 기술들도 제공한다.
본 발명은, DFT들(discrete Fourier transforms)을 효율적으로 계산하기 위한 주지 기술인 FFT 프로세싱을 사용한다. FFT가 사용되는 경우라면 언제나, DFT를 계산하기 위한 다른 방법들(예를 들어, 소인수 분해 또는 Chirp-Z 변환들에 기초한 알고리즘들)이 대체될 수 있다.
본 발명은 HSDPA에 적용 가능하다. 통신 채널 조건들에 기초해 파라미터들 이 설정되고, 계산 복잡도는 감소된다. 본 발명은 주로 3GPP(third generation partnership project) FDD(frequency division duplex) HSDPA 시스템에 적용 가능하지만, 본 발명은 좀더 일반적으로, 예를 들어, 3GPP 표준의 비-HSDPA 채널들, TDD(time division duplex) HSDPA 및 비-HSDPA 신호들, CDMA2000, IxEV-DV(evolution-data and voice), 및 1xEV-DO(evolution-data only)를 복조하는데 사용될 수도 있는 CDMA 수신기들에 적용 가능하다.
도 1은, 본 발명에 따른, BLE(105)와 디스크램블링 및 역확산 유닛(110;descrambling and despreading unit)을 포함하는 진보된 수신기(100)의 블록도이다. 디스크램블링 및 역확산 유닛(110)은, 스크램블링 코드(140) 및 채널화 코드들(145)에 기초해, HSDPA 채널들(115) 및 비-HSDPA 채널들(120)을 포함하는 CDMA 채널들을 복조하는데 사용된다. BLE(105)는 HSDPA 채널들(HS-PDSCH(150) 및 HS-SCCH(155))을 프로세싱하고, 비-HSDPA 채널들(DPDCH(160), DPCCH(165), S-CCPCH(170), P-CCPCH(175), PICH(180), AICH(185), 및 CPICH(190))을 복조하는데 사용될 수 있다. HSDPA 및 비-HSDPA 채널들을 위해 하나의 BLE(105)가 사용될 수 있거나, 다수 BLE들(105)이 사용될 수도 있다. 수신기(100)는 2x 오버샘플링 및 2개의 수신 안테나들을 사용한다. 그것은 하나의 안테나 및 임의적인 오버샘플링 속도로써 샘플들(125, 130)을 수신하고 이퀄라이징된 샘플들(135)을 출력하도록 동작할 수도 있다. 또한, 그것은 2보다 많은 안테나들로 쉽게 확장될 수도 있다.
도 2는 HSDPA 채널들(HS-PDSCH(150) 및 HS-SCCH(155))을 프로세싱하고 비-HSDPA 채널들(DPDCH(160), DPCCH(165), S-CCPCH(170), P-CCPCH(175), PICH(180), AICH(185), 및 CPICH(190))을 복조하는데 사용되는 FFT-기반 슬라이딩 윈도우 BLE(205)를 포함하는 진보된 수신기(200)의 상세한 블록도이다. FFT-기반 슬라이딩 윈도우 이퀄라이저들 및 블록 이퀄라이저들에 대한 추가적인 배경은, 마치 여기에서 완전하게 기술되는 것처럼 참고 문헌으로써 통합되어 있는, Yang 등에 의해 "Reduced Complexity Sliding Window Based Equalizer"라는 명칭으로 2004년 3월 2일에 출원된 계류중인 특허출원 제10/791,244호에서 찾아볼 수 있다.
도 2의 진보된 수신기(200)의 FFT-기반 슬라이딩 윈도우 BLE(205)는 채널 추정기들(210 및 215), 채널 모니터 유닛(220), 잡음 전력 추정기(225), 선택적인 프로세서(230), 및 FFT-기반 CLEQ(235)를 포함한다.
채널 추정기(210)는 제1 안테나와 연관된 샘플 데이터 스트림으로부터 샘플들(240)을 수신하고, 응답하여, Lmax의 길이를 가진 채널 추정치 벡터들(
Figure 112007066684203-PCT00013
)을 포함하는 제1 채널 추정 신호(250)를 발생시킨다.
h(t)는 채널 임펄스 응답(channel impulse response)의 추정치이고 h(k)는 h(t)의 샘플들이라고 가정한다. h(k)의 짝수 샘플들은 he(k)로서 표현되고 h(k)의 홀수 샘플들은 ho(k)로서 표현된다. 여기에서는,
Figure 112007066684203-PCT00014
를 사용해 제1 수신 안테나의 짝수 및 홀수 샘플들을 각각 표현한다. h(t)가 시간 제한적이므로, he(k) 및 ho(k)의 샘플들 수는 제한적이다. Lmax가 샘플들의 수를 지시하는데 사용된다. 수신 신호(r(t))는 (스트림(240/245)으로부터) r(k)로서 샘플링된다. 짝수 샘플들은 re(k)로서 표현되고 홀수 샘플들은 ro(k)로서 표현된다.
추가적으로, 채널 추정기(215)는 제2 안테나와 연관된 샘플 데이터 스트림으로부터 샘플들(245)을 수신하고, 응답하여, 이 또한 Lmax의 길이를 가진, 채널 추정치 벡터들(
Figure 112007066684203-PCT00015
Figure 112007066684203-PCT00016
)을 포함하는 제2 채널 추정 신호(255)를 발생시킨다.
제1 및 제2 채널 추정 신호들(250, 255) 각각은 채널 모니터 유닛(220) 및 FFT-기반 CLEQ(235)로 입력된다. 더 나아가, 수신 샘플들(240 및 245) 모두는 FFT-기반 CLEQ(235) 및 잡음 전력 추정기(225)로 입력된다.
제1 및 제2 채널 추정 신호들(250, 255)을 수신하는 것에 응답하여, 채널 모니터 유닛(220)은 생략형 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호(260)를 발생시킨다. 이와 같이, 채널 모니터 유닛(220)은 FFT-기반 CLEQ(235)에 의해 사용될 제1 및 제2 채널 추정 신호들(250, 255)의 채널 추정치 벡터들을 단축(즉, 생략)한다. 생략형 채널 추정치 벡터들은, 벡터 길이(L)를 특정하는 것에 의해 식별될 수도 있는데, 여기에서, L ≤ Lmax이다. 다양한 알고리즘들이 L을 판정하는데 사용될 수 있다. 예를 들어, 채널 추정치 벡터에서의 피크값(peak value)에 관한 임계치가 설정되는 경우, L은 임계치를 초과하는 요소들을 포함하도록 선택될 수도 있다.
채널 모니터 유닛(220)에 의해 발생되는 채널 모니터 신호(260) 또한 생략형 추정 벡터들의 시작점 및 끝점을 식별할 수 있다. 예를 들어, 원래의 생략형 채널 추정치 벡터들이 점들(1 내지 Lmax)을 포함하지만 점들(4 내지 Lmax-7)에만 상당한 에 너지가 존재한다면, 채널 모니터 신호(260)는 원래의 채널 추정치 벡터들(250, 255) 각각에서, 위치(4 내지 Lmax-7)로 스패닝(spanning)하는 (Lmax-10)개 점들만을 사용할 것을 칩-레벨 이퀄라이저에 지시할 수도 있다.
채널 추정기들(210 및 215)은, 소정 채널 추정기 출력점들을 0으로 설정하는 포스트-프로세싱 평션(post-processing function)을 포함할 수도 있다. 이와 같이, 채널 모니터 유닛(220)은 L 및 시작점을, 단순히 0이 아닌 모든 값들을 포함하도록 선택할 수도 있다.
또한, 채널 모니터 유닛(220)은, 제1 채널 모니터 신호(260)에 포함된 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는, FFT-기반 CLEQ(235)에 의해 사용될, 제2 채널 모니터 신호(265)를 발생시킬 수도 있다.
무선 통신에서, 채널은 대체로 Rayleigh 또는 페이딩 채널의 다른 유형인 것으로 가정된다. 페이딩 채널은, 시간에 따라 채널이 얼마나 빨리 변하는지를 판정하는데 사용되는 가간섭성 시간(coherence time) 및 Doppler 확산 파라미터들을 가진다. 따라서, 채널 모니터 유닛(220)은 채널 추정치 벡터들(250, 255)의 가간섭성 시간 또는 Doppler 확산을 추정할 수도 있다.
잡음 전력 추정기(225)는 샘플들(240 및 245) 각각을 수신하고, MMSE 솔루션에 의해 요구되는 추정된 잡음 전력값(σ2)을 발생시킨다.
선택적인 프로세서(230)가 FFT 프로세싱 파라미터들을 판정하고, 업데이트 속도(N), 블록 사이즈(W), 및 에지 사이즈(E)와 같은, FFT-기반 CLEQ(235)에 의해 요구되는 파라미터들을 계산하는데 사용될 수도 있다. 프로세서(230)는, 잡음 전력 추정기(225)를 사용하는 것에 대한 대안으로서 잡음 전력(σ2)을 계산할 수도 있다. 이 경우, 잡음 전력 추정치는, 채널 모니터 유닛(220)으로 제공되는 채널 추정치 벡터들(250, 255)로부터 유도될 것이다. 파라미터들(N, W, 및 E)은 가간섭성 시간, Doppler 확산, 및/또는 전력 절감들에 따라 프로그램 가능하다. 프로세서(230)는 파라미터 제어를 제공하는데 선택적으로 사용될 수도 있다. 프로세서(230)가 사용되지 않으면, 한 세트의 고정된 디폴트 파라미터들이 FFT-기반 CLEQ(235)에 의해 사용된다.
프로세서(230)는 최적 복조 성능을 제공하거나 계산 복잡도를 감소시키기 위한(그리고 그에 따라 전력 요구들을 감소시키기 위한) 파라미터들을 선택할 수도 있다. 더 나아가, 파라미터들은, 통신 채널 조건들이 변화함에 따라, FFT-기반 CLEQ(235)의 동작 동안 적응될 수도 있다.
채널 모니터 유닛(220), 잡음 전력 추정기(225), 및 프로세서(230)는 별도로 도시되지만, IC 칩에서와 같이, 좀더 적은 개수의 별개 알고리즘들 및/또는 컴포넌트들로 조합될 수도 있다.
본 발명에 따르면, 벡터(r = [ro,r1,...,r2W -1]T)는 입력 신호의 2배(2x) 칩 속도에서의 수신 샘플들을 포함한다. 그것은 re = [ro,r2,...,r2W -2]T 및 ro = [r1,r3...,r2W-1]T와 같이 짝수 수신 벡터 및 홀수 수신 벡터로 분리된다.
2x 샘플링된 채널 임펄스 응답이 [h0,h1,...,h2L-1]일 때(L은 칩들의 채널 임펄스 응답 길이), 채널 임펄스 응답 행렬은 다음의 수학식 1로서 지시되고,
Figure 112007066684203-PCT00017
다음의 수학식 2 및 수학식 3과 같이 짝수 행렬 및 홀수 행렬로 분리된다.
Figure 112007066684203-PCT00018
Figure 112007066684203-PCT00019
d를 칩 속도(1x)에서 샘플링된 전송 신호 벡터라고 가정하면, 다음의 수학식 4가 성립되는데,
Figure 112007066684203-PCT00020
여기에서, ne 및 no는, 각각, 짝수 및 홀수 샘플링 위치들에서의 잡음 벡터들이다. 잡음 분산(또는 전력)은
Figure 112007066684203-PCT00021
라고 가정된다.
MMSE 원리(principle)를 사용하면, 신호 샘플 추정은 다음의 수학식 5로서 묘사되는데,
Figure 112007066684203-PCT00022
여기에서,
Figure 112007066684203-PCT00023
는 복소 공액 전치(complex conjugate transpose)(또는 Hermitian) 연산이다. I는 단위 대각 행렬이다.
2-안테나 다이버시티 수신기를 위해, 상기 개발은 쉽게 확장될 수 있는데, 여기에서, 윗첨자들 및 아랫첨자들(1 및 2)은 2개의 수신 아테나들을 지시한다.
Figure 112007066684203-PCT00024
MMSE 솔루션은 다음의 수학식 7로써 주어진다.
Figure 112007066684203-PCT00025
ZF(zero-forcing) 솔루션은 σ2I 항목들을 생략하는 것에 의해 다음의 수학식 8로써 주어진다.
Figure 112007066684203-PCT00026
상기 수학식들은 다이버시티를 이용한 그리고 다이버시티를 이용하지 않은 2배(2x) 오버샘플링을 위해 제시되었다. 다이버시티 수신기는, 예를 들어, 복소 기저대역 수신 데이터의 4개 스트림들: 안테나 #1으로부터의 홀수 샘플들, 안테나 #1으로부터의 짝수 샘플들, 안테나 #2로부터의 홀수 샘플들, 및 안테나 #2로부터의 짝수 샘플들을 프로세싱한다. 유사한 수학식들이 임의 개수의 수신 안테나들 및 임의의 오버샘플링 속도를 위해 제시될 수 있다. 설명된 기술들은 파라미터들의 다양한 세트들에 동일하게 적용된다.
수학식 5를 효율적으로 평가하기 위한 FFT들의 사용이 앞서 확립되었다. 도 3은, 예를 들어, 도 2의 수신기(200)의 FFT-기반 CLEQ(235)에서 구현될 수 도 있는 CLEQ 아키텍처(235')를 예시하는데, 여기에서,
Figure 112007066684203-PCT00027
는 선형 상관 연산들의 출력에서 FFT들을 사용해 구현된다. CLEQ(235')는 복소 공액 연산 디바이스 들(305, 310), 제로 패딩 디바이스들(315, 320, 390), FFT 연산 유닛들(325, 330, 335, 340, 385), 선형 상관 디바이스들(345, 350), 곱셈기들(355, 360), 덧셈기들(365, 370, 375), 나눗셈기(380), 및 IFFT(inverse fast Fourier transform) 유닛(395)을 포함한다.
짝수 수신 샘플들(255)을 위한 채널 추정치들 및 홀수 수신 샘플들(250)을 위한 채널 추정치들이, 각각, 복소 공액 신호들(425 및 430)을 발생시키는 복소 공액 연산 디바이스들(305 및 310)로 입력된다. 그 다음, 복소 공액 신호들(425 및 430)은, 대응하여, 출력 신호들(435 및 440)을 발생시키는 제로 패딩 디바이스들(315 및 320)로 입력된다. 그 다음, 출력 신호들(435 및 440)은 FFT 연산 유닛들(330 및 340)로 입력되고, 그에 따라 FFT 연산 유닛들(330 및 340)은 신호들(450 및 460)을 발생시킨다.
수신된 짝수 샘플들(245) 및 수신된 홀수 샘플들(240)은, 각각, FFT 연산 유닛들(325 및 335)로 입력되고, 그에 따라 FFT 연산 유닛들(325 및 335)은 출력 신호들(445 및 455)을 발생시킨다. 신호(445)는 곱셈기(355)에 의해 신호(450)와 곱셈되어 곱셈 결과 신호(472)를 발생시킨다. 신호(455)는 곱셈기(360)에 의해 신호(460)와 곱셈되어 곱셈 결과 신호(474)를 발생시킨다. 곱셈 결과 신호들(472 및 474)은 덧셈기(370)에 의해 함께 덧셈되어 합산 신호(476;summed signal)를 발생시킨다.
짝수 수신 샘플들(255)을 위한 채널 추정치들 및 복소 공액 신호(425)는 출력 신호(465)를 발생시키는 선형 상관 디바이스(345)로 입력된다. 홀수 수신 샘플 들(250)을 위한 채널 추정치들 및 복소 공액 신호(430)는 출력 신호(470)를 발생시키는 선형 상관 디바이스(350)로 입력된다. 신호들(465 및 470)은 덧셈기(365)에 의해 함께 덧셈되어 합산 신호(482)를 발생시키고, 합산 신호(482)는 덧셈기(375)에 의해 잡음 전력 추정치 신호(275)와 덧셈되어 합산 신호(486)를 발생시킨다. 합산 신호(486)는 출력 신호(488)를 발생시키는 제로 패딩 디바이스(390)로 입력되는데, 출력 신호(488)는 FFT 연산 유닛(385)에 의해 그것에 대한 FFT 연산이 수행되어 출력 신호(490)를 발생시킨다. 합산 신호(476)는 나눗셈기(380)에 의해 신호(490)로 나누어져 몫 결과 신호(478;quotient result signal)를 발생시키는데, 몫 결과 신호(478)는 IFFT 유닛(395)을 통해 공급되어 이퀄라이징된 샘플들(135)을 발생시킨다.
도 4는, 도 3에서의 FFT 연산 각각이 수행되는 샘플들을 제공하는데 사용되는 슬라이딩 윈도우들을 나타낸다. 슬라이딩 윈도우 BLE라는 용어는, 블록 각각이 각각의 끝상에 에지(405)를 갖고 선행 및 후속 블록들과 소정 레벨의 중첩을 갖는, 매 FFT 계산마다의 샘플들의 일-블록 또는 윈도우의 사용을 의미한다. 큰 윈도우 사이즈는, 채널 추정치를 형성하기 위한 좀더 많은 샘플들을 제공할 수 있지만, 윈도우 구간이 채널의 변화 속도에 비해 지나치게 길면, 채널 추정치가 불량할 수도 있다. 다른 방법으로, 채널 변화들이 너무 느리면, 채널 추정치를 계산하기 위해 모든 블록을 사용하는 것은 불필요할 수 있고 계산 복잡도는 채널 추정치를 조금 덜 빈번하게 계산하는 것에 의해 감소될 수도 있다. 본 발명은 채널 추정치들이 계산되는 윈도우 사이즈 및 속도를 적응시킨다.
각 블록을 적절하게 복조하기에 충분한 다중 경로 에너지를 누적하기 위해 중첩이 필요하다. 복조 성능이 양호할수록 좀더 큰 에지를 사용하는 것을 제안하고, 계산들의 수를 최소화하는 것은 좀더 짧은 에지 사이즈를 사용하는 것을 제안한다. 본 발명은 BLE 블록들의 에지 사이즈(E)를 채널 특징에 또는 복잡도의 허용 가능한 레벨에 적응시킬 수 있는 능력을 포함한다.
블록 사이즈(W)는 (M + 2E)인데, 여기에서, M은 블록의 중앙(410)의 사이즈이고 E는 블록의 에지(405)의 사이즈이다. HSDPA를 위한 통상적인 설계는 W=256 및 E=16 또는 W=512 및 E=32이다. W 및 E의 다른 조합들도 가능하고, 좀더 넓은 범위에 걸친 적응이 사용될 수도 있다.
도 5는, 도 2의 수신기(200)의 FFT-기반 CLEQ(235)에서 구현된 CLEQ 아키텍처(235")의 다른 실시예를 나타낸다. CLEQ(235")는 제로 패딩 디바이스들(502, 504), FFT 연산 유닛들(506, 508, 510, 514), 복소 공액 연산 디바이스들(512, 516), 곱셈기들(518, 520, 522, 524), 덧셈기들(519, 526, 530), 나눗셈기(528), 및 IFFT 유닛(532)을 포함한다.
짝수 수신 샘플들(255)을 위한 채널 추정치들 및 홀수 수신 샘플들(250)을 위한 채널 추정치들은, 각각, 출력 신호들(548 및 550)을 발생시키는 제로 패딩 디바이스들(502 및 504)로 입력된다. 그 다음, 신호들(548 및 550)은, 각각, FFT 연산 유닛들(506 및 508)로 입력되고, 그에 따라 FFT 연산 유닛들(506, 508)은 출력 신호들(554 및 556)을 발생시킨다. 그 다음, 신호들(554 및 556)은, 각각, 복소 공액 연산 디바이스들(512 및 516)로 입력되고, 그에 따라 복소 공액 연산 디바이스 들(512 및 516)은 복소 공액 신호들(558 및 562)을 발생시킨다.
수신된 짝수 샘플들(245) 및 수신된 홀수 샘플들(240)은, 각각, FFT 연산 유닛들(510, 514)로 입력되고, FFT 연산 유닛들(510, 514)은 그에 따라 출력 신호들(552 및 560)을 발생시킨다. 신호(552)는 곱셈기(518)에 의해 복소 공액 신호(558)와 곱셈되어 곱셈 결과 신호(564)를 발생시킨다. 신호(560)는 곱셈기(520)에 의해 복소 공액 신호(562)와 곱셈되어 곱셈 결과 신호(566)를 발생시킨다. 곱셈 결과 신호들(564 및 566)은 덧셈기(519)에 의해 함께 덧셈되어 합산 신호(572)를 발생시킨다. 신호(554)는 곱셈기(522)에 의해 복소 공액 신호(558)와 곱셈되어 곱셈 결과 신호(568)를 발생시킨다. 신호(556)는 곱셈기(524)에 의해 신호(562)와 곱셈되어 곱셈 결과 신호(570)를 발생시킨다. 곱셈 결과 신호들(568 및 570)은 덧셈기(526)에 의해 함께 덧셈되어 합산 신호(574)를 발생시킨다. 합산 신호(574) 및 잡음 전력 추정치 신호(275)는 덧셈기(530)에 의해 함께 덧셈되어 합산 신호(578)를 발생시킨다. 합산 신호(572)는 나눗셈기(528)에 의해 합산 신호(578)로 나누어져 몫 결과 신호(580)를 발생시키고, 몫 결과 신호(580)는 IFFT 유닛(532)을 통해 공급되어 이퀄라이징된 샘플들(135)을 발생시킨다.
CLEQ 아키텍처(235")는 선형 상관 연산 및 FFT 블록들 중 하나를 제거함으로써, 계산 복잡도를 감소시킨다. 2x 오버샘플링 및 하나의 수신 안테나를 사용하는 도면이 도시된다.
이것은 2 이상의 안테나들 및 다른 오버샘플링 속도들로 쉽게 확장될 수 있다. CLEQ 아키텍처(235")는 MMSE 솔루션을 사용하지만, 잡음 전력을 제로로 설정 하는 것에 의해 및/또는 잡음 추정치와의 합산 노드(530)를 생략하는 것에 의해, 쉽게 ZF 솔루션을 위해 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 2x 샘플링된 경우를 위한 CLEQ 아키텍처는 하이브리드 FFT-기반의 진보된 수신기를 사용한다. 하이브리드 FFT-기반의 진보된 수신기는 FFT-기반 프로세싱과 시간 도메인 프로세싱의 조합을 사용한다. FFT 프로세싱 유닛은, 시간 도메인 FIR 필터에 의해 사용되는 탭 필터 계수들을 발생시킨다. 하이브리드 FFT-기반의 진보된 수신기가 도 6에서 도시되고, 여기에서, 수학식 5 및 수학식 7은 다음의 수학식 9와 같이 재기입되는데,
Figure 112007066684203-PCT00028
여기에서, s는 (선행 데이터 벡터 d와 등가인) 확산 데이터 벡터이고, Hi는 채널 응답 행렬이며, ri는 수신 벡터이고, 2x 샘플링을 위한 M은 2이다. 2-안테나 수신기 다이버시티를 이용한 2x 샘플링을 위해, M=4가 사용될 수도 있다. 행렬 R은 다음의 수학식 10으로서 지시될 수 있다.
Figure 112007066684203-PCT00029
수학식 9는 다음의 수학식 11로서 또는 등가적으로 수학식 12 및 수학식 13으로서 재기입될 수 있다.
Figure 112007066684203-PCT00030
Figure 112007066684203-PCT00031
Figure 112007066684203-PCT00032
Figure 112007066684203-PCT00033
는 행렬 Gi의 q번째 로우를 지시한다. 수학식 12의 계산은 시간 도메인에서 다음의 수학식 14와 같은 FIR(finite impulse response) 필터링의 형태로 수행될 수 있다.
Figure 112007066684203-PCT00034
근사로서, W 또는 W보다 긴 것에 대응되는 시구간을 위한 FIR 계수들을 표현하기 위한 샘플들의 블록(W)에 기초해, 단일 벡터(gi)가 계산될 수 있다. 그 경우, 이퀄라이징된 출력은, 필터를 통해 샘플들의 연속적인 스트림을 실행시키거나 새로운 버전이 계산될 때 계수 벡터(gi)를 변경하는 것에 의해 계산될 수 있다.
수학식 13의 계산은 주파수 도메인에서 벡터(gi)를 제공하기 위한 FFT 및 IFFT 연산들의 형태로 수행될 수 있다. 벡터(si)가 다음의 수학식 15로서 표현될 수 있다고 가정한다.
Figure 112007066684203-PCT00035
수학식 12는 다음의 수학식 16 또는 수학식 17과 같이 FFT 분해를 사용해 재기입될 수 있는데,
Figure 112007066684203-PCT00036
Figure 112007066684203-PCT00037
여기에서, Dp는 P-점(P-point) FFT 행렬이다. Λi는, 그것의 대각선이 행렬(Hi)의 제1 컬럼의 FFT인 대각 행렬이다.
수학식 17은 다음의 수학식 18과 같이 재기입될 수 있는데,
Figure 112007066684203-PCT00038
여기에서,
Figure 112007066684203-PCT00039
는 그것의 대각선이 행렬(Gi)의 제1 컬럼의 FFT인 대각 행렬이다. 수학식 17 및 수학식 18을 사용하면, 다음의 수학식 19가 확립된다.
Figure 112007066684203-PCT00040
따라서, 다음의 수학식 20과 같은데,
Figure 112007066684203-PCT00041
여기에서, F(-)는 FFT 연산을 지시하고, F-1(-)는 반전 FFT(inverse FFT)를 지시하며, *는 복소 공액을 지시한다. 벡터
Figure 112007066684203-PCT00042
로부터 탭 계수 벡터(gi)가 획득될 수 있는데, 여기에서,
Figure 112007066684203-PCT00043
는 벡터 요소들을 수신 신호로써 재순서화하고 정렬하는 것에 의한 행렬(Gi)의 q번째 로우이다. 다른 방법으로, 계수 벡터(gi)는 행렬(G)의 제1 컬럼인 Gi(:,1)으로부터 Gi(:,1)을 L/2개 요소들만큼 순환적으로 다운-시프팅하고 순환적으로 다운-시프팅된 Gi , shift(:,1)의 첫번째 L개 요소들을 취하는 것에 의해 획득될 수도 있다. 통상적으로, 파라미터 값 L은 이퀄라이저의 길이를 표현한다. 파라미터 값 q는 인접한 블록들 사이의 중첩 면적의 사이즈를 표현한다. 예를 들어, q는 E이도록 선택될 수도 있다. 일반적으로, L 및 q는 설계들, 구현들, 및 최적화들에 의존하는 다른 값들을 표현할 수도 있다. 값(gi)는 탭 계수 벡터를 생략하거나 탭 계수 벡터에서의 잡음 계수들을 삭감하는 것에 의해 추가적으로 프로세 싱될 수도 있다. 계수들을 필터링하고 추가적으로 프로세싱하기 위한 일부 포스트-프로세싱 평션들이 구현될 수도 있다.
더 나아가, 파라미터들(q 및 L)은, 일반적으로 지연 확산 및 차속(vehicle speed)에 의존하며 시뮬레이션들 또는 다른 방법들을 통해 최적화될 수도 있는 설계 파라미터들이다. HSDPA를 위해, q의 바람직한 값은 4에서 32(칩들)의 범위에 해당되고, L의 바람직한 값은 4에서 20(칩들)의 범위에 해당된다. 다른 값들이 사용될 수도 있다.
도 6은 도 2의 수신기(200)에서 구현된 하이브리드 FFT-기반의 CLEQ 아키텍처(
Figure 112007066684203-PCT00044
)를 나타낸다. CLEQ(
Figure 112007066684203-PCT00045
)는 FFT 프로세싱 유닛(602), 포스트-프로세싱/기록 유닛들(634, 636), 및 필터 유닛(604)을 포함한다. FFT 프로세싱 유닛(602)은 짝수 샘플 채널 추정치(255)를 수신하기 위한 제1 입력, 홀수 샘플 채널 추정치(250)를 수신하기 위한 제2 입력, 잡음 전력 추정치(275)를 수신하기 위한 제3 입력, 제1 하이브리드 FFT 출력 신호(672)를 출력하기 위한 제1 출력, 및 제2 하이브리드 FFT 출력 신호(674)를 출력하기 위한 제2 출력을 포함한다. FFT 프로세싱 유닛(602)은 제로 패딩 디바이스들(606, 608), FFT 연산 유닛들(610, 612), 복소 공액 연산 디바이스들(614, 616), 곱셈기들(618, 622), 덧셈기들(620, 624), 나눗셈기들(626, 628), 및 IFFT 유닛들(630, 632)을 포함한다. 필터 유닛(604)은 FIR 필터들(640, 642) 및 덧셈기(644)를 포함한다.
짝수 수신 샘플들(255)을 위한 채널 추정치 및 홀수 수신 샘플들(250)을 위한 채널 추정치는, 각각, 제로-패딩된 신호들(648 및 650)을 발생시키는 제로 패딩 디바이스들(606 및 608)로 입력된다. 그 다음, 제로-패딩된 신호들(648 및 650)은 FFT 연산 유닛들(610 및 612)로 입력되고, FFT 연산 유닛들(610 및 612)은 그에 따라, FFT-프로세싱된 신호들(652 및 654)을 발생시킨다. 그 다음, FFT-프로세싱된 신호들(652 및 654)은, 각각, 복소 공액 연산 디바이스들(614 및 616)로 입력되고, 복소 공액 연산 디바이스들(614 및 616)은 그에 따라 복소 공액 신호들(656 및 658)을 발생시킨다. FFT-프로세싱된 신호(652)는 곱셈기(618)에 의해 복소 공액 신호(656)와 곱셈되어 곱셈 결과 신호(662)를 발생시킨다. 마찬가지로, FFT-프로세싱된 신호(654)는 곱셈기(622)에 의해 복소 공액 신호(658)와 곱셈되어 곱셈 결과 신호(663)를 발생시킨다. 곱셈 결과 신호들(662 및 663)은 덧셈기(620)에 의해 함께 덧셈되어 제1 합산 신호(664)를 발생시킨 다음, 제1 합산 신호(664)는 덧셈기(624)에 의해 잡음 전력 추정치(275)에 덧셈되어 제2 합산 신호(666)를 발생시킨다. 복소 공액 신호들(656 및 658)은, 각기, 나눗셈기들(626 및 628)에 의해 제2 합산 신호(666)로 각각 나누어져 몫 결과 신호들(668 및 670)을 발생시킨다. 그 다음, 몫 결과 신호들(668 및 670)은 IFFT 유닛들(630 및 632)의 개개 입력들로 입력되어, IFFT 유닛들(630 및 632)은 그에 따라 하이브리드 FFT 출력 신호들(672 및 674)(즉, 프로세싱되지 않은 필터 계수들)을 발생시킨다.
하이브리드 FFT 출력 신호들(672 및 674)은, 최종적인 탭 필터 계수들(676(g1)및 678(g2))을 발생시키는 포스트-프로세싱/기록 유닛들(634 및 636)을 사용해 추가적으로 프로세싱된다. 포스트-프로세싱/기록 유닛들(634 및 636)은 생 략, 잡음 필터링(즉, 잡음 계수들의 삭감), 탭 계수 재순서화 중 하나 이상을 수행한다.
최종적인 탭 계수들(676)은 필터 유닛(604)에서의 FIR 필터(640)에 의해 사용되어, 수신된 짝수 샘플들(245)에 대한 시간 도메인 이퀄라이제이션을 수행한다. FIR 필터(640)는 이퀄라이징된 제1 신호(684)를 출력한다. 최종적인 탭 계수들(678)은 필터 유닛(604)에서의 FIR 필터(642)에 의해 사용되어, 수신된 홀수 샘플들(245)에 대한 시간 도메인 이퀄라이제이션을 수행한다. FIR 필터(642)는 이퀄라이징된 제2 신호(686)를 출력한다. 이퀄라이징된 제1 및 제2 신호들(684 및 686)은 덧셈기(644)에 의해 함께 덧셈되어 이퀄라이징된 샘플들(135)을 발생시킨다. 다른 방법으로는, 덧셈기(644) 대신에, MRC(maximum-ratio combining)를 사용하는 조합기가 사용될 수도 있다.
도 6에서, 수학식 12는 FIR 필터를 사용해 시간 도메인에서 구현되는 한편, FIR 필터 계수들은 FFT 연산들을 사용해 계산된다. CLEQ의 이 실시예는 상술된 바와 같이 FIR 필터를 통해 샘플들의 중첩 블록들을 실행시키는 것에 의해 슬라이딩 윈도우 BLE로서 동작될 수도 있다. 다른 방법으로, 이 실시예는, 블록 프로세싱이 FIR 필터 계수 벡터들(gi)을 계산하는 데만 사용되는 FIR 필터에 적용되는 수신 샘플들의 연속적인 스트림에 대해 작용할 수도 있다.
도 6의 실시예는 FFT-기반 블록 프로세싱을 사용해 FIR 필터 계수들을 계산한다. 다른 방법들이 필터 계수들을 계산하기 위한 블록 프로세싱에 사용될 수도 있다. 예를 들어, Cholesky 분해, 근사 Cholesky 분해, 및 QR 분해와 같은, 행렬들을 변환하기 위한 다양한 방법들이 적용될 수 있다.
도 3, 도5, 및 도 6 각각은 MMSE 솔루션을 나타내지만, 잡음 추정치를 0으로 설정하고 및/또는 잡음 추정치와의 합산 노드를 생략하는 것에 의해, ZF 솔루션을 위해서도 쉽게 사용될 수 있다.
도 7은, 본 발명의 일 실시예에 따른, 도 2의 수신기(200)의 FFT-기반 BLE(205)의 채널 추정기(210)에 대한 하이-레벨 블록도이다. 채널 추정기(210)는 수신 샘플들(240)을 프로세싱하기 위한 상관기들의 뱅크(705), 평활(smoothing) 필터들(7101, 7102,..., 71ON), 및 채널 추정치 벡터들(250;
Figure 112007066684203-PCT00046
)을 출력하는 포스트-프로세싱 유닛(715)을 포함한다. 상관기들의 뱅크(705)가 수신 샘플들(245)을 프로세싱하고 채널 추정치 벡터들(255)을 출력할 것이라는 것을 제외하면, 상술된 동일한 구성이 채널 추정기(215)에 적용된다.
도 8은 도 7의 채널 추정기(210)와 유사한 채널 추정기(210')의 상세한 블록도이다. 채널 추정기(210')는 Lmax개 칩들로 스패닝하는 벡터 상관기들(815)을 포함한다. HSDPA 애플리케이션들을 위한 통상적인 Lmax 값은 20개 칩들이다.
채널 추정기(210')는, 채널 추정치의 각 점을 향상시키는 복수개 평활 필터들(8401, 8402,..., 84ON)을 더 포함한다. 평활 필터들(8401, 8402,..., 84ON)은 블록 평균화기들, FIR 필터들, 또는 IIR(infinite impulse response) 필터들일 수도 있다. 평활 필터들(8401, 8402, ..., 84ON)의 출력들은, 짝수(또는 홀수) 채널 임펄스 응답(860)을 출력하는 포스트-프로세싱 유닛(845)으로 공급된다. 포스트-프로세싱 유닛(845)은 채널 추정치 벡터(
Figure 112007066684203-PCT00047
)에서의 잡음 샘플들의 효과를 제거하거나 최소화한다.
일 실시예에서, 포스트-프로세싱 유닛(845)은, 임계치를 설정할 수도 있는, 거기에서 실행중인 알고리즘을 포함할 수도 있고, 그것에 의해, 임계치 미만의 크기를 가진 모든 요소들은 0으로 설정된다. 임계치는
Figure 112007066684203-PCT00048
에서의 최대 요소의 크기와 곱해지는 (1 미만의) 상수로서 계산될 수도 있다.
다른 실시예에서, 포스트-프로세싱 유닛(845)에서 실행중인 알고리즘은
Figure 112007066684203-PCT00049
에서의 모든 요소들의 평균 크기(또는 평균 크기에 대한 소정 근사치)가 곱해지는 (1보다 큰) 상수로서 계산될 수도 있다.
또 다른 실시예에서는, 양자의 방법들을 사용해 2개의 임계치들이 계산될 수도 있고 2개의 값들 중 크거나 작은 것을 최종 임계치로서 선택할 수도 있다.
도 9는 도 2의 수신기(200)의 FFT-기반 BLE(205)의 잡음 전력 추정기(225)에 대한 예시적 블록도이다. 잡음 전력 추정기(225)는 복수개의 크기 프로세싱 유닛들(905, 910, 915, 920), 덧셈기(925), 평활 필터(930), 및 곱셈기(935)를 포함한다. 2개 안테나들 각각으로부터의 짝수 샘플들(240e, 245e) 및 홀수 샘플들(24Oo, 245o)의 크기(또는 근사 크기)는 크기 프로세싱 유닛들(905, 910, 915, 920)에 의해 계산된다. 크기 프로세싱 유닛들(905, 910, 915, 920)에 의해 출력되는 프로세싱 된 샘플들은 덧셈기(925)에 의해 덧셈되어, 평활 필터(930)에 적용되는 합산된 출력 신호(928)를 발생시킨다. 곱셈기(935)는 평활 필터(930)의 출력(932)을 스케일링 상수(940)와 곱셈하여 잡음 전력 추정치(275)를 발생시킨다.
도 10은 본 발명에 따른 HSDPA 코프로세서 채널 추정기(1000)의 블록도이다.
특정 조합들의 바람직한 실시예들에서 본 발명의 사양들 및 요소들이 설명되지만, 각각의 사양 또는 요소는 바람직한 실시예들의 나머지 사양들 및 요소들없이 단독으로 또는 본 발명의 다른 사양들 및 요소들을 갖추거나 갖추지 않은 다양한 조합들로 사용될 수도 있다.

Claims (52)

  1. (a) 제1 샘플 데이터 스트림을 수신하는 제1 안테나;
    (b) 제2 샘플 데이터 스트림을 수신하는 제2 안테나;
    (c) 상기 제1 및 제2 샘플 데이터 스트림들 각각과 연관된 홀수 및 짝수 샘플들에 기초해, 잡음 전력 추정치를 발생시키는 잡음 전력 추정기; 및
    (d) 상기 잡음 전력 추정치와 상기 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들에 기초해, 이퀄라이징된 샘플들을 발생시키는 CLEQ(chip level equalizer)
    를 구비하는 수신기.
  2. 제1 항에 있어서,
    (e) 상기 제1 샘플 데이터 스트림에 기초해, 제1 채널 추정치를 발생시키기 위한 제1 채널 추정기; 및
    (f) 상기 제2 샘플 데이터 스트림에 기초해, 제2 채널 추정치를 발생시키기 위한 제2 채널 추정기
    를 더 구비하고, 상기 CLEQ에 의해 발생되는 상기 이퀄라이징된 샘플들은 또한 상기 제1 및 제2 채널 추정치들에 기초하는 것인 수신기.
  3. 제2 항에 있어서,
    (g) 상기 제1 및 제2 채널 추정치들에 기초한 생략형(truncated) 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호, 및 상기 제1 채널 모니터 신호에 포함된 상기 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 발생시키는 채널 모니터 유닛을 더 구비하는 수신기.
  4. 제3 항에 있어서, 상기 CLEQ는 FFT(fast Fourier transform)-기반 CLEQ이고,
    (h) 상기 FFT-기반 CLEQ에 의한 사용을 위한 FFT 프로세싱 파라미터들을 판정하기 위해 상기 채널 모니터 유닛과 상기 FFT-기반 CLEQ 사이에 연결된 프로세서를 더 구비하는 수신기.
  5. 제4 항에 있어서, 상기 파라미터들은 업데이트 속도(N)를 포함하는 것인 수신기.
  6. 제4 항에 있어서, 상기 파라미터들은 블록 사이즈(W) 및 에지(edge) 사이즈(E)를 포함하는 것인 수신기.
  7. 제6 항에 있어서, 일-블록 샘플의 상기 사이즈(W)는 상기 일-블록 샘플의 상기 에지 사이즈(E)의 2배에 상기 블록의 중앙의 사이즈(M)를 부가한 것과 동일한 것인 수신기.
  8. 제6 항에 있어서, W = 256이고 E = 16인 것인 수신기.
  9. 제6 항에 있어서, W = 512이고 E = 32인 것인 수신기.
  10. 제4 항에 있어서, 상기 파라미터들은 잡음 전력(σ2)을 포함하는 것인 수신기.
  11. 제1 항에 있어서, 상기 CLEQ는 하이브리드 FFT(fast Fourier transform)-기반 CLEQ인 것인 수신기.
  12. (a) 제1 샘플 데이터 스트림을 수신하는 제1 안테나;
    (b) 제2 샘플 데이터 스트림을 수신하는 제2 안테나;
    (c) 상기 제1 샘플 데이터 스트림에 기초해, 제1 채널 추정치를 발생시키기 위한 제1 채널 추정기;
    (d) 상기 제2 샘플 데이터 스트림에 기초해, 제2 채널 추정치를 발생시키기 위한 제2 채널 추정기; 및
    (e) 상기 제1 및 제2 채널 추정치들과, 상기 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들에 기초해, 이퀄라이징된 샘플들을 발생시키기 위한 CLEQ(chip level equalizer)
    를 구비하는 수신기.
  13. 제12 항에 있어서,
    (f) 상기 제1 및 제2 샘플 데이터 스트림들 각각과 연관된 홀수 및 짝수 샘플들에 기초해 잡음 전력 추정치를 발생시키는 잡음 전력 추정기
    를 더 구비하고, 상기 CLEQ에 의해 발생되는 상기 이퀄라이징된 샘플들은 또한 상기 잡음 전력 추정치에 기초하는 것인 수신기.
  14. 제12 항에 있어서,
    (f) 상기 제1 및 제2 채널 추정치들에 기초한 생략형 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호, 및 상기 제1 채널 모니터 신호에 포함된 상기 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 발생시키는 채널 모니터 유닛을 더 구비하는 수신기.
  15. 제14 항에 있어서, 상기 CLEQ는 FFT(fast Fourier transform)-기반 CLEQ이고,
    (g) 상기 FFT-기반 CLEQ에 의한 사용을 위한 FFT 프로세싱 파라미터들을 판정하기 위해 상기 채널 모니터 유닛과 상기 FFT-기반 CLEQ 사이에 연결된 프로세서를 더 구비하는 수신기.
  16. 제15 항에 있어서, 상기 파라미터들은 업데이트 속도(N)를 포함하는 것인 수신기.
  17. 제15 항에 있어서, 상기 파라미터들은 블록 사이즈(W) 및 에지 사이즈(E)를 포함하는 것인 수신기.
  18. 제17 항에 있어서, 일-블록 샘플의 상기 사이즈(W)는 상기 일-블록 샘플의 상기 에지 사이즈(E)의 2배에 상기 블록의 중앙의 사이즈(M)를 부가한 것과 동일한 것인 수신기.
  19. 제17 항에 있어서, W = 256이고 E = 16인 것인 수신기.
  20. 제17 항에 있어서, W = 512이고 E = 32인 것인 수신기.
  21. 제15 항에 있어서, 상기 파라미터들은 잡음 전력(σ2)을 포함하는 것인 수신기.
  22. 제12 항에 있어서, 상기 CLEQ는 하이브리드 FFT(fast Fourier transform)-기반 CLEQ인 것인 수신기.
  23. 제1 샘플 데이터 스트림을 수신하는 제1 안테나 및 제2 샘플 데이터 스트림을 수신하는 제2 안테나를 포함하는 수신기에 통합된 집적 회로(IC)로서,
    (a) 상기 제1 및 제2 샘플 데이터 스트림들 각각과 연관된 홀수 및 짝수 샘플들에 기초해, 잡음 전력 추정치를 발생시키는 잡음 전력 추정기; 및
    (b) 상기 잡음 전력 추정치와 상기 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들에 기초해, 이퀄라이징된 샘플들을 발생시키는 CLEQ(chip level equalizer)
    를 구비하는 IC.
  24. 제23 항에 있어서,
    (c) 상기 제1 샘플 데이터 스트림에 기초해, 제1 채널 추정치를 발생시키기 위한 제1 채널 추정기; 및
    (d) 상기 제2 샘플 데이터 스트림에 기초해, 제2 채널 추정치를 발생시키기 위한 제2 채널 추정기
    를 더 구비하고, 상기 FFT-기반 CLEQ에 의해 발생되는 상기 이퀄라이징된 샘플들은 또한 상기 제1 및 제2 채널 추정치들에 기초하는 것인 IC.
  25. 제24 항에 있어서,
    (e) 상기 제1 및 제2 채널 추정치들에 기초한 생략형 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호, 및 상기 제1 채널 모니터 신호에 포함된 상기 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 발생시키는 채널 모니터 유닛을 더 구비하는 IC.
  26. 제25 항에 있어서, 상기 CLEQ는 FFT(fast Fourier transform)-기반 CLEQ이고,
    (f) 상기 FFT-기반 CLEQ에 의한 사용을 위한 FFT 프로세싱 파라미터들을 판정하기 위해 상기 채널 모니터 유닛과 상기 FFT-기반 CLEQ 사이에 연결된 프로세서를 더 구비하는 IC.
  27. 제26 항에 있어서, 상기 파라미터들은 업데이트 속도(N)를 포함하는 것인 IC.
  28. 제26 항에 있어서, 상기 파라미터들은 블록 사이즈(W) 및 에지 사이즈(E)를 포함하는 것인 IC.
  29. 제28 항에 있어서, 일-블록 샘플의 상기 사이즈(W)는 상기 일-블록 샘플의 상기 에지 사이즈(E)의 2배에 상기 블록의 중앙의 사이즈(M)를 부가한 것과 동일한 것인 IC.
  30. 제28 항에 있어서, W = 256이고 E = 16인 것인 IC.
  31. 제28 항에 있어서, W = 512이고 E = 32인 것인 IC.
  32. 제26 항에 있어서, 상기 파라미터들은 잡음 전력(σ2)을 포함하는 것인 IC.
  33. 제12 항에 있어서, 상기 CLEQ는 하이브리드 FFT(fast Fourier transform)-기반 CLEQ인 것인 IC.
  34. 제1 샘플 데이터 스트림을 수신하는 제1 안테나 및 제2 샘플 데이터 스트림을 수신하는 제2 안테나를 포함하는 수신기에 통합된 집적 회로(IC)로서,
    (a) 상기 제1 샘플 데이터 스트림에 기초해, 제1 채널 추정치를 발생시키기 위한 제1 채널 추정기;
    (b) 상기 제2 샘플 데이터 스트림에 기초해, 제2 채널 추정치를 발생시키 기 위한 제2 채널 추정기; 및
    (c) 상기 제1 및 제2 채널 추정치들과 상기 제1 및 제2 샘플 데이터 스트림들의 일-블록 샘플들에 기초해, 이퀄라이징된 샘플들을 발생시키기 위한 CLEQ(chip level equalizer)
    를 구비하는 IC.
  35. 제34 항에 있어서,
    (d) 상기 제1 및 제2 샘플 데이터 스트림들 각각과 연관된 홀수 및 짝수 샘플들에 기초해 잡음 전력 추정치를 발생시키는 잡음 전력 추정기
    를 더 구비하고, 상기 CLEQ에 의해 발생되는 상기 이퀄라이징된 샘플들은 또한 상기 잡음 전력 추정치에 기초하는 것인 IC.
  36. 제34 항에 있어서,
    (d) 상기 제1 및 제2 채널 추정치들에 기초한 생략형 채널 추정치 벡터들을 포함하는 제1 채널 모니터 신호, 및 상기 제1 채널 모니터 신호에 포함된 상기 생략형 채널 추정치 벡터들의 대략적인 변화 속도를 나타내는 제2 채널 모니터 신호를 발생시키는 채널 모니터 유닛을 더 구비하는 IC.
  37. 제36 항에 있어서, 상기 CLEQ는 FFT(fast Fourier transform)-기반 CLEQ이고,
    (e) 상기 FFT-기반 CLEQ에 의한 사용을 위한 FFT 프로세싱 파라미터들을 판정하기 위해 상기 채널 모니터 유닛과 상기 FFT-기반 CLEQ 사이에 연결된 프로세서를 더 구비하는 IC.
  38. 제37 항에 있어서, 상기 파라미터들은 업데이트 속도(N)를 포함하는 것인 IC.
  39. 제37 항에 있어서, 상기 파라미터들은 블록 사이즈(W) 및 에지 사이즈(E)를 포함하는 것인 IC.
  40. 제39 항에 있어서, 일-블록 샘플의 상기 사이즈(W)는 상기 일-블록 샘플의 상기 에지 사이즈(E)의 2배에 상기 블록의 중앙의 사이즈(M)를 부가한 것과 동일한 것인 IC.
  41. 제39 항에 있어서, W = 256이고 E = 16인 것인 IC.
  42. 제39 항에 있어서, W = 512이고 E = 32인 것인 IC.
  43. 제37 항에 있어서, 상기 파라미터들은 잡음 전력(σ2)을 포함하는 것인 IC.
  44. 제34 항에 있어서, 상기 CLEQ는 하이브리드 FFT(fast Fourier transform)-기반 CLEQ인 것인 IC.
  45. (i) 제1 안테나에 의해 수신되는 제1 샘플 데이터 스트림 및 제2 안테나에 의해 수신되는 제2 샘플 데이터 스트림과 연관된 홀수 및 짝수 샘플들에 기초해, 잡음 전력 추정치를 발생시키는 잡음 전력 추정기, (ⅱ) 상기 제1 샘플 데이터 스트림에서의 상기 짝수 샘플들에 기초해, 짝수 샘플 채널 추정치를 발생시키는 제1 채널 추정기, 및 (ⅲ) 상기 제2 샘플 데이터 스트림에서의 상기 홀수 샘플들에 기초해, 홀수 샘플 채널 추정치를 발생시키기 위한 제2 채널 추정기를 구비하는 수신기에서, 이퀄라이징된 샘플들을 발생시키는 하이브리드 FFT(fast Fourier transform)-기반 CLEQ(chip level equalizer)로서,
    (a) FFT 프로세싱 유닛으로서,
    (i) 상기 짝수 샘플 채널 추정치를 수신하기 위한 제1 입력;
    (ⅱ) 상기 홀수 샘플 채널 추정치를 수신하기 위한 제2 입력;
    (ⅲ) 상기 잡음 전력 추정치를 수신하기 위한 제3 입력;
    (ⅳ) 제1 하이브리드 FFT 출력 신호를 출력하기 위한 제1 출력; 및
    (v) 제2 하이브리드 FFT 출력 신호를 출력하기 위한 제2 출력
    을 포함하는 상기 FFT 프로세싱 유닛;
    (b) 상기 짝수 샘플들과 연관된 최종적인 탭 필터 계수들을 발생시키기 위해 상기 FFT 프로세싱 유닛의 상기 제1 출력에 연결된 제1 포스트-프로세싱/기록 유닛;
    (c) 상기 홀수 샘플들과 연관된 최종적인 탭 필터 계수들을 발생시키기 위해 상기 FFT 프로세싱 유닛의 상기 제2 출력에 연결된 제2 포스트-프로세싱/기록 유닛;
    (d) 이퀄라이징된 제1 신호를 발생시키기 위해 상기 짝수 샘플들과 연관된 상기 최종적인 탭 필터 계수들을 사용해 상기 짝수 샘플들에 대해 시간 도메인 이퀄라이제이션을 수행하기 위한 제1 필터;
    (e) 이퀄라이징된 제2 신호를 발생시키기 위해 상기 홀수 샘플들과 연관된 상기 최종적인 탭 필터 계수들을 사용해 상기 홀수 샘플들에 대해 시간 도메인 이퀄라이제이션을 수행하기 위한 제2 필터; 및
    (f) 상기 이퀄라이징된 샘플들을 발생시키기 위해 상기 이퀄라이징된 제1 및 제2 신호들을 함께 덧셈하기 위한 덧셈기
    를 구비하는 하이브리드 FFT-기반 CLEQ.
  46. 제45 항에 있어서, 상기 제1 및 제2 필터들은 FIR(finite impulse response) 필터들인 것인 하이브리드 FFT-기반 CLEQ.
  47. 제45 항에 있어서, 상기 포스트-프로세싱/기록 유닛들은 생략(truncation), 잡음 필터링, 및 탭 계수 재순서화 중 적어도 하나를 수행하는 것인 하이브리드 FFT-기반 CLEQ.
  48. 제45 항에 있어서, 상기 FFT 프로세싱 유닛(a)은,
    (a1) 상기 제1 입력에 연결된 입력을 가지며, 상기 짝수 샘플 채널 추정치에 대해 제로 패딩을 수행하는 것에 의해 제로-패딩된 제1 신호를 발생시키는 제1 제 로 패딩 디바이스;
    (a2) 상기 제2 입력에 연결된 입력을 가지며, 상기 홀수 샘플 채널 추정치에 대해 제로 패딩을 수행하는 것에 의해 제로-패딩된 제2 신호를 발생시키는 제2 제로 패딩 디바이스;
    (a3) 상기 제1 제로 패딩 디바이스의 출력에 연결된 입력을 가지며, 상기 제로-패딩된 제1 신호에 대해 FFT 연산을 수행하는 것에 의해 FFT-프로세싱된 제1 신호를 발생시키는 제1 FFT 연산 유닛;
    (a4) 상기 제2 제로 패딩 디바이스의 출력에 연결된 입력을 가지며, 상기 제로-패딩된 제2 신호에 대해 FFT 연산을 수행하는 것에 의해 FFT-프로세싱된 제2 신호를 발생시키는 제2 FFT 연산 유닛;
    (a5) 상기 제1 FFT 연산 유닛의 출력에 연결된 입력을 가지며, 상기 FFT-프로세싱된 제1 신호에 대해 복소 공액 연산을 수행하는 것에 의해 제1 복소 공액 신호를 발생시키는 제1 복소 공액 연산 디바이스;
    (a6) 상기 제2 FFT 연산 유닛의 출력에 연결된 입력을 가지며, 상기 FFT-프로세싱된 제2 신호에 대해 복소 공액 연산을 수행하는 것에 의해 제2 복소 공액 신호를 발생시키는 제2 복소 공액 연산 디바이스;
    (a7) 상기 FFT-프로세싱된 제1 신호와 상기 제1 복소 공액 신호를 곱셈하는 것에 의해 제1 곱셈 결과 신호를 발생시키기 위한 제1 곱셈기;
    (a8) 상기 FFT-프로세싱된 제2 신호와 상기 제2 복소 공액 신호를 곱셈하는 것에 의해 제2 곱셈 결과 신호를 발생시키기 위한 제2 곱셈기;
    (a9) 상기 제1 및 제2 곱셈 결과 신호들을 덧셈하는 것에 의해 제1 합산 신호를 발생시키기 위한 제1 덧셈기;
    (a1O) 제2 합산 신호를 발생시키기 위해 상기 제1 합산 신호와 상기 잡음 전력 추정치를 덧셈하는 것에 의해 제2 합산 신호를 발생시키기 위한 제2 덧셈기;
    (a11) 상기 제1 복소 공액 신호를 상기 제2 합산 신호로 나눔으로써 제1 몫(quotient) 결과 신호를 발생시키기 위한 제1 나눗셈기;
    (a12) 상기 제2 복소 공액 신호를 상기 제2 합산 신호로 나눔으로써 제2 몫 결과 신호를 발생시키기 위한 제2 나눗셈기;
    (a13) 상기 제1 몫 결과 신호에 대해 IFFT(inverse fast Fourier transform) 연산을 수행하는 것에 의해 제1 하이브리드 FFT 출력 신호를 발생시키기 위한 제1 IFFT 유닛; 및
    (a14) 상기 제2 몫 결과 신호에 대해 IFFT 연산을 수행하는 것에 의해 제2 하이브리드 FFT 출력 신호를 발생시키기 위한 제2 IFFT 유닛
    을 더 구비하는 하이브리드 FFT-기반 CLEQ.
  49. (i) 제1 안테나에 의해 수신되는 제1 샘플 데이터 스트림 및 제2 안테나에 의해 수신되는 제2 샘플 데이터 스트림과 연관된 홀수 및 짝수 샘플들에 기초해, 잡음 전력 추정치를 발생시키는 잡음 전력 추정기, (ⅱ) 상기 제1 샘플 데이터 스트림에서의 상기 짝수 샘플들에 기초해, 짝수 샘플 채널 추정치를 발생시키는 제1 채널 추정기, 및 (ⅲ) 상기 제2 샘플 데이터 스트림에서의 상기 홀수 샘플들에 기 초해, 홀수 샘플 채널 추정치를 발생시키기 위한 제2 채널 추정기를 구비하는 수신기에서, 이퀄라이징된 샘플들을 발생시키는 집적 회로(IC)로서,
    (a) FFT 프로세싱 유닛으로서,
    (i) 상기 짝수 샘플 채널 추정치를 수신하기 위한 제1 입력;
    (ⅱ) 상기 홀수 샘플 채널 추정치를 수신하기 위한 제2 입력;
    (ⅲ) 상기 잡음 전력 추정치를 수신하기 위한 제3 입력;
    (ⅳ) 제1 하이브리드 FFT 출력 신호를 출력하기 위한 제1 출력; 및
    (v) 제2 하이브리드 FFT 출력 신호를 출력하기 위한 제2 출력
    을 포함하는 상기 FFT 프로세싱 유닛;
    (b) 상기 짝수 샘플들과 연관된 최종적인 탭 필터 계수들을 발생시키기 위해 상기 FFT 프로세싱 유닛의 상기 제1 출력에 연결된 제1 포스트-프로세싱/기록 유닛;
    (c) 상기 홀수 샘플들과 연관된 최종적인 탭 필터 계수들을 발생시키기 위해 상기 FFT 프로세싱 유닛의 상기 제2 출력에 연결된 제2 포스트-프로세싱/기록 유닛;
    (d) 이퀄라이징된 제1 신호를 발생시키기 위해 상기 짝수 샘플들과 연관된 상기 최종적인 탭 필터 계수들을 사용해 상기 짝수 샘플들에 대해 시간 도메인 이퀄라이제이션을 수행하기 위한 제1 필터;
    (e) 이퀄라이징된 제2 신호를 발생시키기 위해 상기 홀수 샘플들과 연관된 상기 최종적인 탭 필터 계수들을 사용해 상기 홀수 샘플들에 대해 시간 도메인 이 퀄라이제이션을 수행하기 위한 제2 필터; 및
    (f) 상기 이퀄라이징된 샘플들을 발생시키기 위해 상기 이퀄라이징된 제1 및 제2 신호들을 함께 덧셈하기 위한 덧셈기
    를 구비하는 IC.
  50. 제49 항에 있어서, 상기 제1 및 제2 필터들은 FIR(finite impulse response) 필터들인 것인 IC.
  51. 제49 항에 있어서, 상기 포스트-프로세싱/기록 유닛들은 생략, 잡음 필터링, 및 탭 계수 재순서화 중 적어도 하나를 수행하는 것인 IC.
  52. 제49 항에 있어서, 상기 FFT 프로세싱 유닛(a)은,
    (a1) 상기 제1 입력에 연결된 입력을 가지며, 상기 짝수 샘플 채널 추정치에 대해 제로 패딩을 수행하는 것에 의해 제로-패딩된 제1 신호를 발생시키는 제1 제로 패딩 디바이스;
    (a2) 상기 제2 입력에 연결된 입력을 가지며, 상기 홀수 샘플 채널 추정치에 대해 제로 패딩을 수행하는 것에 의해 제로-패딩된 제2 신호를 발생시키는 제2 제로 패딩 디바이스;
    (a3) 상기 제1 제로 패딩 디바이스의 출력에 연결된 입력을 가지며, 상기 제로-패딩된 제1 신호에 대해 FFT 연산을 수행하는 것에 의해 FFT-프로세싱된 제1 신 호를 발생시키는 제1 FFT 연산 유닛;
    (a4) 상기 제2 제로 패딩 디바이스의 출력에 연결된 입력을 가지며, 상기 제로-패딩된 제2 신호에 대해 FFT 연산을 수행하는 것에 의해 FFT-프로세싱된 제2 신호를 발생시키는 제2 FFT 연산 유닛;
    (a5) 상기 제1 FFT 연산 유닛의 출력에 연결된 입력을 가지며, 상기 FFT-프로세싱된 제1 신호에 대해 복소 공액 연산을 수행하는 것에 의해 제1 복소 공액 신호를 발생시키는 제1 복소 공액 연산 디바이스;
    (a6) 상기 제2 FFT 연산 유닛의 출력에 연결된 입력을 가지며, 상기 FFT-프로세싱된 제2 신호에 대해 복소 공액 연산을 수행하는 것에 의해 제2 복소 공액 신호를 발생시키는 제2 복소 공액 연산 디바이스;
    (a7) 상기 FFT-프로세싱된 제1 신호와 상기 제1 복소 공액 신호를 곱셈하는 것에 의해 제1 곱셈 결과 신호를 발생시키기 위한 제1 곱셈기;
    (a8) 상기 FFT-프로세싱된 제2 신호와 상기 제2 복소 공액 신호를 곱셈하는 것에 의해 제2 곱셈 결과 신호를 발생시키기 위한 제2 곱셈기;
    (a9) 상기 제1 및 제2 곱셈 결과 신호들을 덧셈하는 것에 의해 제1 합산 신호를 발생시키기 위한 제1 덧셈기;
    (a1O) 제2 합산 신호를 발생시키기 위해 상기 제1 합산 신호와 상기 잡음 전력 추정치를 덧셈하는 것에 의해 상기 제2 합산 신호를 발생시키기 위한 제2 덧셈기;
    (a11) 상기 제1 복소 공액 신호를 상기 제2 합산 신호로 나눔으로써 제1 몫 결과 신호를 발생시키기 위한 제1 나눗셈기;
    (a12) 상기 제2 복소 공액 신호를 상기 제2 합산 신호로 나눔으로써 제2 몫 결과 신호를 발생시키기 위한 제2 나눗셈기;
    (a13) 상기 제1 몫 결과 신호에 대해 IFFT(inverse fast Fourier transform) 연산을 수행하는 것에 의해 제1 하이브리드 FFT 출력 신호를 발생시키기 위한 제1 IFFT 유닛; 및
    (a14) 상기 제2 몫 결과 신호에 대해 IFFT 연산을 수행하는 것에 의해 상기 제2 하이브리드 FFT 출력 신호를 발생시키기 위한 제2 IFFT 유닛
    을 더 구비하는 것인 IC.
KR1020077021100A 2005-02-14 2006-02-07 슬라이딩 윈도우 블록 선형 이퀄라이저를 갖춘 진보된수신기 KR100930016B1 (ko)

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