KR20070102824A - 반도체 소자의 퓨즈부 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈부 형성방법에 관한 것으로, 퓨즈가 구비되는 하부 절연층 상부에 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선에 비아콘택된 제2 금속배선을 형성하되, 상기 제2 금속배선의 에지 부분에 슬로프를 주어 상기 제1 금속배선보다 작은 사이즈로 형성하는 단계와, 상기 제2 금속배선에 비아콘택된 제3 금속배선을 퓨즈 오픈부 주변에 형성하되, 상기 제3 금속배선의 에지 부분에 슬로프를 주어 상기 제2 금속배선보다 작은 사이즈로 형성하는 단계를 포함함으로써, 퓨즈부와 제3 금속배선과의 스페이스 마진(space margin) 부족을 확보하여 소자의 신뢰성을 향상시킬 수 있다.

금속배선, 퓨즈부, 슬로프

Description

반도체 소자의 퓨즈부 형성방법{Method of forming a fuse part in a semiconductor device}

도 1은 종래 기술에 따른 반도체 소자의 퓨즈부 형성방법을 설명하기 위해 도시한 평면도이다.

도 2는 도 1의 선A-A를 절취한 상태의 단면도이다.

도 3은 본 발명에 따른 실시 예로서 반도체 소자의 퓨즈부 형성방법을 설명하기 위해 도시한 평면도이다.

도 4는 도 3의 선B-B를 절취한 상태의 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 제1 층간 절연막

104 : 제1 금속배선 콘택 플러그 106 : 제1 금속배선

108 : 제2 층간 절연막 110 : 제2 금속배선 콘택 플러그

112 : 제2 금속배선 114 : 제3 층간 절연막

116 : 제3 금속배선 콘택 플러그 118 : 제3 금속배선

120 : 보호층 122 : PIX층

124 : 퓨즈 오픈부

본 발명은 반도체 소자의 퓨즈부 형성방법에 관한 것으로, 특히, 퓨즈부와 제3 금속배선과의 스페이스 마진(space margin) 부족을 확보하여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 퓨즈부 형성방법에 관한 것이다.

소자가 고집적화되어감에 따라 금속배선은 하나 이상의 다층 구조를 갖게 되고, 퓨즈부와 금속배선 사이의 스페이스가 점점 줄어들어 더 이상 줄일 수 없는 한계에 도달하게 되었다.

도 1은 종래 기술에 따른 반도체 소자의 퓨즈부 형성방법을 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 선A-A를 절취한 상태의 단면도이다.

도 1 및 도 2를 참조하면, 소정의 영역이 형성된 반도체 기판(10) 상부에 제1 층간 절연막(11)을 형성한 후 제1 층간 절연막을 통하여 하부 영역을 노출시키는 제1 금속배선 콘택홀을 형성하고, 제1 금속배선 콘택홀을 매립하는 제1 금속배선 콘택 플러그(12)를 형성한 후 제1 금속배선 콘택 플러그(12)에 접속되는 제1 금속배선(13)을 형성한다.

제1 금속배선(13) 상부를 평탄화시키는 제2 층간 절연막(14)을 형성한 후 제2 층간 절연막(14)을 통하여 제1 금속배선(13)을 노출시키는 제2 금속배선 콘택홀 을 형성하고, 제2 금속배선 콘택홀을 매립하는 제2 금속배선 콘택 플러그(15)를 형성한 후 제2 금속배선 콘택 플러그(15)에 접속되는 제2 금속배선(16)을 형성한다.

제2 금속배선(16) 상부를 평탄화시키는 제3 층간 절연막(17)을 형성한 후 제3 층간 절연막(17)을 통하여 제2 금속배선(16)을 노출시키는 제3 금속배선 콘택홀을 형성하고, 제3 금속배선 콘택홀을 매립하는 제3 금속배선 콘택 플러그(18)를 형성한 후 제3 금속배선 콘택 플러그(18)에 접속되는 제3 금속배선(19)을 형성한다.

전체 구조 상부에 보호층(passivation; 20)을 형성한 후 보호층(20) 상부에 PIX층(21)을 형성한다. 퓨즈용 마스크(미도시)를 이용하여 PIX층(21), 보호층(20), 제3 층간 절연막(17) 및 소정 두께의 제2 층간 절연막(14)을 식각하여 퓨즈 오픈부(22)를 형성한다.

그러나, 상기와 같이 퓨즈부를 형성하면, 퓨즈 오픈부(22)와 제3 금속배선(19) 사이의 거리(a)가 너무 짧기 때문에 제품 출시 후 제품을 장기간 사용하게 되면 제품불량이 유발된다. 즉, 퓨즈 오픈부(22)를 형성한 후 반도체 소자를 제품화하기 위해 행해지는 패키지(package) 공정에서 퓨즈 오픈부(22)에 몰딩 컴파운드(molding compound) 물질이 매립되는데, 에폭시 수지(epoxy)와 같이 기존에 많이 사용하던 몰딩 컴파운드 물질은 수분을 다량 함유하고 있어 수분 흡수를 통해 제3 금속배선(19)이 산화된다. 이로 인해, 주변 회로가 부식되어 칩 동작을 방해한다.

따라서, 기존의 다층 구조의 금속배선을 사용하게 되면, 더욱더 축소화되어지는 소자에서는 퓨즈 오픈부(22)와 제3 금속배선(19) 간의 스페이스 마진 부족으로 소자의 신뢰성을 저하시킨다.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 퓨즈부와 제3 금속배선과의 스페이스 마진 부족을 확보하여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 퓨즈부 형성방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 반도체 소자의 퓨즈부 형성방법은, 퓨즈가 구비되는 하부 절연층 상부에 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선에 비아콘택된 제2 금속배선을 형성하되, 상기 제2 금속배선의 에지 부분에 슬로프를 주어 상기 제1 금속배선보다 작은 사이즈로 형성하는 단계와, 상기 제2 금속배선에 비아콘택된 제3 금속배선을 퓨즈 오픈부 주변에 형성하되, 상기 제3 금속배선의 에지 부분에 슬로프를 주어 상기 제2 금속배선보다 작은 사이즈로 형성하는 단계를 포함하는 반도체 소자의 퓨즈부 형성방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 실시 예로서 반도체 소자의 퓨즈부 형성방법을 설명하기 위해 도시한 평면도이고, 도 4는 도 3의 선B-B를 절취한 상태의 단면도이다.

도 3 및 도 4를 참조하면, 소정의 영역이 형성된 반도체 기판(100) 상부에 제1 층간 절연막(102)을 형성한 후 제1 층간 절연막을 통하여 하부 영역을 노출시 키는 제1 금속배선 콘택홀을 형성하고, 제1 금속배선 콘택홀을 매립하는 제1 금속배선 콘택 플러그(104)를 형성한 후 제1 금속배선 콘택 플러그(104)에 접속되는 제1 금속배선(106)을 형성한다.

제1 금속배선(106) 상부를 평탄화시키는 제2 층간 절연막(108)을 형성한 후 제2 층간 절연막(108)을 통하여 제1 금속배선(106)을 노출시키는 제2 금속배선 콘택홀을 형성하고, 제2 금속배선 콘택홀을 매립하는 제2 금속배선 콘택 플러그(110)를 형성한 후 제2 금속배선 콘택 플러그(110)에 접속되는 제2 금속배선(112)을 형성한다. 이때, 제2 금속배선(112)은 슬로프(slope) 없이 일정한 스택 구조로 형성된 종래기술의 제2 금속배선과는 달리, 배선의 에지 부분에 슬로프를 주어 제1 금속배선(106)보다 좀더 작은 사이즈로 형성한다. 여기서, 슬로프는 후속 공정인 퓨즈 오픈부를 형성하기 위한 식각 공정시의 식각 바이어스(bias)를 고려하여 0 °내지 80°의 슬로프(b)를 갖도록 한다.

제2 금속배선(112) 상부를 평탄화시키는 제3 층간 절연막(114)을 형성한 후 제3 층간 절연막(114)을 통하여 제2 금속배선(112)을 노출시키는 제3 금속배선 콘택홀을 형성하고, 제3 금속배선 콘택홀을 매립하는 제3 금속배선 콘택 플러그(116)를 형성한 후 제3 금속배선 콘택 플러그(116)에 접속되는 제3 금속배선(118)을 형성한다. 이때, 제3 금속배선(118)은 제2 금속배선(112)과 같이 배선의 에지 부분에 슬로프를 주어 제2 금속배선(112)보다 좀더 작은 사이즈로 형성한다. 여기서, 슬로프는 후속 공정인 퓨즈 오픈부를 형성하기 위한 식각 공정시의 식각 바이어스를 고려하여 0 °내지 80°의 슬로프(b)를 갖도록 한다.

전체 구조 상부에 보호층(120)을 형성한 후 보호층(120) 상부에 PIX층(122)을 형성한다. 이때, PIX층(122)은 감광성 PIQ(Polyimide Isoindoro-Quinazorindione)로 형성하는 것으로, 칩의 보호막으로 사용된다. 퓨즈용 마스크(미도시)를 이용하여 PIX층(122), 보호층(120), 제3 층간 절연막(114) 및 소정 두께의 제2 층간 절연막(108)을 식각하여 퓨즈 오픈부(124)를 형성한다. 이때, 퓨즈 오픈부(124)에서 제3 금속배선(118) 간의 거리(c)는 1μm 내지 3μm로 한다.

상기와 같이, 금속배선 형성 공정시 슬로프를 주어 형성함으로써 공정수의 증가 없이 퓨즈부와 제3 금속배선(118)과의 스페이스 마진 부족을 확보하여 소자의 신뢰성을 향상시킬 수 있다.

또한, 상기에서 언급된 제3 금속배선은 금속배선의 층 수에 관계없이 최상위 금속배선을 지칭한다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명의 효과는 다음과 같다.

첫째, 슬로프를 주어 제2 및 제3 금속배선을 형성함으로써 공정수의 증가 없 이 퓨즈부와 제3 금속배선과의 스페이스 마진 부족을 확보할 수 있다.

둘째, 스페이스 마진 부족을 확보함으로써 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

1. 퓨즈가 구비되는 하부 절연층 상부에 제1 금속배선을 형성하는 단계;

   상기 제1 금속배선에 비아콘택된 제2 금속배선을 형성하되, 상기 제2 금속배선의 에지 부분에 슬로프를 주어 상기 제1 금속배선보다 작은 사이즈로 형성하는 단계;

   상기 제2 금속배선에 비아콘택된 제3 금속배선을 퓨즈 오픈부 주변에 형성하되, 상기 제3 금속배선의 에지 부분에 슬로프를 주어 상기 제2 금속배선보다 작은 사이즈로 형성하는 단계를 포함하는 반도체 소자의 퓨즈부 형성방법.
2. 제1항에 있어서, 상기 슬로프는 0 °내지 80°의 슬로프를 갖도록 하는 반도체 소자의 퓨즈부 형성방법.
3. 제1항에 있어서, 상기 퓨즈 오픈부에서 상기 제3 금속배선 간의 거리는 1μm 내지 3μm인 반도체 소자의 퓨즈부 형성방법.

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