KR20070092423A - Stack package - Google Patents

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KR20070092423A
KR20070092423A KR1020060022543A KR20060022543A KR20070092423A KR 20070092423 A KR20070092423 A KR 20070092423A KR 1020060022543 A KR1020060022543 A KR 1020060022543A KR 20060022543 A KR20060022543 A KR 20060022543A KR 20070092423 A KR20070092423 A KR 20070092423A
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조철호
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Abstract

A stack package is provided to prevent a bonding wire from protruding to the outside of a package by making the height of a bonding wire lower than that of an outermost semiconductor chip. A leadframe(50) includes a die paddle(50a), an inner lead(50b) and an outer lead(50c). At least two chip stack structures are stacked on the upper and lower surfaces of the die paddle wherein semiconductor chips(30a-30d,40a-40d) are flip-chip bonded to a substrate(10a,10b,10c,10d), the upper and the lower surfaces of the substrate. The substrate of each structure is electrically connected to the inner lead of the leadframe by a plurality of bonding wires(60a-60d). The chip stack structure, the bonding wire and the inner lead are sealed by a sealing material(70). Bumps(100) can be formed on the upper and the lower surfaces of the substrate.

Description

스택 패키지{Stack package}Stack package

도 1은 종래의 TSOP 스택 패키지를 도시한 단면도. 1 is a cross-sectional view showing a conventional TSOP stack package.

도 2a 내지 도 2d는 본 발명의 실시예들에 따른 스택 패키지를 도시한 제조별 단면도. Figures 2a to 2d is a cross-sectional view by manufacturing showing a stack package according to embodiments of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10a,10b,10c,10d: 기판 20,20a,20b,20c,20d: 접착제10a, 10b, 10c, 10d: substrate 20, 20a, 20b, 20c, 20d: adhesive

30a: 제1반도체칩 40a: 제2반도체칩30a: first semiconductor chip 40a: second semiconductor chip

30b: 제3반도체칩 40b: 제4반도체칩30b: third semiconductor chip 40b: fourth semiconductor chip

30c: 제5반도체칩 40c: 제6반도체칩30c: fifth semiconductor chip 40c: sixth semiconductor chip

30d: 제7반도체칩 40d: 제8반도체칩 30d: seventh semiconductor chip 40d: eighth semiconductor chip

50: 리드프레임 50a: 다이패들50: leadframe 50a: die paddle

50b: 인너리드 50c: 아우터리드50b: Inner Lead 50c: Outer Lead

60a: 제1본딩와이어 60b: 제2본딩와이어60a: first bonding wire 60b: second bonding wire

60c: 제3본딩와이어 60d: 제4본딩와이어60c: third bonding wire 60d: fourth bonding wire

70: 봉지제 100: 범프70: encapsulant 100: bump

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 8칩 이상의 고집적 스택 패키지 방법에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a highly integrated stack package method of 8 chips or more.

전기·전자 제품의 고성능화가 진행됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 여기서, 고용량의 반도체 모듈을 구현할 수 있는 방법으로서는 소자의 고집적화를 이루는 방법과, 스택 구조로 패키지를 제조하는 방법, 그리고, 패키지의 크기 감소를 통해 한정된 크기의 PCB에 더 많은 수의 패키지가 실장되도록 하는 방법을 들 수 있다. As the performance of electric and electronic products is improved, various technologies for providing high capacity semiconductor modules have been researched and developed. Here, as a method for realizing a high capacity semiconductor module, a method for achieving high integration of a device, a method for manufacturing a package in a stack structure, and reducing the size of a package may be used to mount a larger number of packages on a limited size PCB. How to do this.

그런데, 상기 소자의 고집적화를 이루는 방법은 반도체 제조 기술과 관련된 사항이므로 그 실현에 어려움이 있으며, 그래서, 그 이용이 곤란하며, 스택 구조로 패키지를 제조하는 방법은 공정 자체에 대한 어려움이 있을 뿐만 아니라, 바텀 칩과 탑 칩간의 신호 전달 경로의 차이가 야기될 수 있음으로 인해 제조가 까다로우며, 그래서, 그 이용 역시 곤란하다. However, since the method of achieving high integration of the device is related to semiconductor manufacturing technology, there is a difficulty in realizing it, and therefore, its use is difficult, and the method of manufacturing a package in a stack structure has not only difficulties in the process itself. In addition, manufacturing is difficult because the difference in the signal transmission path between the bottom chip and the top chip can be caused, so that its use is also difficult.

반면, 패키지의 크기를 감소시키는 방법은 이미 패키지의 크기를 감소시키기 위한 많은 연구가 이루어져 있고, 특히, 여러 형태의 칩 사이즈 패키지(Chip Size Package)가 개발되어져 있는 바, 그 이용이 매우 용이할 것으로 예상된다. On the other hand, the method of reducing the size of the package has already been studied a lot to reduce the size of the package, in particular, various types of chip size package (Chip Size Package) has been developed, it will be very easy to use It is expected.

또한, 패키지의 크기를 줄인 다른 예로서 TSOP(Thin Small Outline Package)스택 패키지를 들 수 있으며, 이하에서 상기 TSOP 스택 패키지의 구조를 도 1을 참조하여 설명하도록 한다.In addition, another example of reducing the size of a package may be a thin small outline package (TSOP) stack package. Hereinafter, the structure of the TSOP stack package will be described with reference to FIG. 1.

도 1을 참조하면, 다이패들(1a)과 인너리드(1b) 및 아우터리드(1c)를 포함하 는 리드프레임(1) 상에 제1반도체칩(3)이 접착제(2)에 의해 페이스-업(face-up) 타입으로 상기 다이패들(1a)의 상면에 부착된다. 그리고, 상기 리드프레임(1) 하면에 제2반도체칩(4)이 접착제(2)에 의해 페이스-다운(face-down) 타입으로 상기 다이패들(1a)의 하면에 부착된다. 상기 제1반도체칩(3) 상에 접착제(미도시)에 의해 페이스-업 타입으로 제3반도체칩(5)이 부착되고, 상기 제2반도체칩(4) 하면에 접착제(미도시)에 의해 페이스-다운 타입으로 제4반도체칩(6)이 부착된다.Referring to FIG. 1, a first semiconductor chip 3 is faced by an adhesive 2 on a lead frame 1 including a die paddle 1a, an inner lead 1b, and an outer lead 1c. It is attached to the top surface of the die paddle 1a in a face-up type. The second semiconductor chip 4 is attached to the lower surface of the die paddle 1a in a face-down type by an adhesive 2 on the lower surface of the lead frame 1. A third semiconductor chip 5 is attached to the first semiconductor chip 3 by a face-up type by an adhesive (not shown), and by an adhesive (not shown) on the bottom surface of the second semiconductor chip 4. The fourth semiconductor chip 6 is attached to the face-down type.

그리고, 상기 제1반도체칩(3)의 본딩패드(미도시)와 리드프레임(1)의 제1본드핑거(미도시)가 제1본딩와이어(7a)에 의해 전기적으로 연결되고, 상기 제2반도체칩(4)의 본딩패드(미도시)와 리드프레임(1)의 제2본딩핑거(미도시)가 제2본딩와이어(7b)에 의해 전기적으로 연결되고, 상기 제3반도체칩(5)의 본딩패드(미도시)와 리드프레임(1)의 제3본딩핑거(미도시)가 제3본딩와이어(7c)에 의해 전기적으로 연결되고, 상기 제4반도체칩(6)의 본딩패드(미도시)와 리드프레임(1)의 제4본딩핑거(미도시)가 제4본딩와이어(7d)에 의해 전기적으로 연결된다.In addition, a bonding pad (not shown) of the first semiconductor chip 3 and a first bond finger (not shown) of the lead frame 1 are electrically connected by a first bonding wire 7a, and the second A bonding pad (not shown) of the semiconductor chip 4 and a second bonding finger (not shown) of the lead frame 1 are electrically connected by a second bonding wire 7b to form the third semiconductor chip 5. Bonding pads (not shown) and a third bonding finger (not shown) of the lead frame 1 are electrically connected by a third bonding wire 7c, and bonding pads (not shown) of the fourth semiconductor chip 6 C) and the fourth bonding finger (not shown) of the lead frame 1 are electrically connected by the fourth bonding wire 7d.

상기 제1(3), 제2(4), 제3(5) 및 제4반도체칩(6)과 본딩와이어(7a,7b,7c,7d) 및 인너리드를 봉지제(8)로 밀봉한다.The first (3), second (4), third (5) and fourth semiconductor chips (6), bonding wires (7a, 7b, 7c, 7d) and inner leads are sealed with an encapsulant (8). .

상기에 전술한 바와 같이, TSOP 스택 패키지는 2개 또는 4개의 똑같은 크기의 칩을 1개의 TSOP 패키지에 적층한 제품이 가장 많이 유통되고 있으나, 아직 기술적인 한계로 인해 반도체칩 스택은 4개로 한계로 되어 있다. 가장 큰 이유는 본딩와이어가 인접한 반도체칩간의 쇼트가 되지 않도록 반도체칩 간에 스페이서 테입 또는 스페이서 칩을 사용하고 있다는 점과, 최외각 본딩와이어가 패키지 외부로 돌 출되지 않도록 상,하에 충분하 마진을 주어야 하다는 문제들로 인해 그 한계를 겪고 있다.As described above, the TSOP stack package is the most widely distributed products in which two or four identical chips are stacked in one TSOP package, but due to technical limitations, the semiconductor chip stack is limited to four. It is. The main reason is that a spacer tape or a spacer chip is used between the semiconductor chips so that the bonding wires do not become short between adjacent semiconductor chips, and sufficient margin is applied to the upper and lower sides so that the outermost bonding wires do not protrude out of the package. I am experiencing that limitation because of the problems.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 8칩 이상의 스택 패키지를 제조할 수 있는 스택 패키지를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a stack package capable of manufacturing a stack package of 8 chips or more, which is devised to solve the above problems.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 다이패들과 인너리드 및 아우터리드를 포함하는 리드프레임; 상기 리드프레임의 다이패들 상면 및 하면 각각에 적어도 둘 이상이 적층 배치되며, 기판과 상기 기판의 상면 및 하면 각각에 반도체 칩 들이 플립 칩 본딩된 칩 스택 구조물; 상기 각 구조물의 기판과 리드프레임의 인너리드를 전기적으로 연결시키는 다수개의 본딩와이어; 및 상기 칩 스택 구조물과 본딩와이어 및 인너리드를 밀봉하는 봉지제;를 포함하는 스택 패키지를 제공한다.In order to achieve the above object, the present invention, a lead frame including a die paddle and an inner lead and an outer lead; A chip stack structure having at least two stacked on top and bottom surfaces of the die paddle of the lead frame, wherein semiconductor chips are flip-chip bonded to the substrate and the top and bottom surfaces of the substrate; A plurality of bonding wires electrically connecting the substrate of each structure to the inner lead of the lead frame; And an encapsulant sealing the chip stack structure, the bonding wire, and the inner lead.

여기서, 상기 기판은 상,하면에 범프가 형성된 것을 특징으로 한다.Here, the substrate is characterized in that bumps are formed on the upper and lower surfaces.

상기 기판은 상,하면에 도금법으로 솔더가 형성된 것을 특징으로 한다.The substrate is characterized in that the solder is formed on the upper and lower surfaces by a plating method.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 스택 패키지 제조 공정을 설명하기 위한 단면도이다. 2A through 2D are cross-sectional views illustrating a stack package manufacturing process according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 상,하부면에 범프(100a)가 구비된 기판(10a)을 마련한 후, 또는 범프가 아닌 도금법으로 솔더(미도시)가 구비된 기판(10a) 상면에 페이스-다운 타입으로 접착제(20)에 의해 부착되며, 상기 기판(10a)의 범프(100a) 및 솔더와 본딩패드(미도시)가 전기적으로 연결되는 제1반도체칩(30a)을 부착한다. 그런다음, 상기 기판(10a) 하면에 페이스-업 타입으로 부착되며, 상기 기판(10a)의 범프(100a) 및 솔더와 본딩패드(미도시)가 전기적으로 연결되는 제2반도체칩(40a)을 부착한다. Referring to FIG. 2A, after the substrate 10a having the bumps 100a is provided on the upper and lower surfaces thereof, or the face-down type is disposed on the upper surface of the substrate 10a provided with solder (not shown) by plating instead of bumps. The first semiconductor chip 30a is attached by the adhesive 20 to electrically connect the bump 100a of the substrate 10a and the solder and the bonding pad (not shown). Then, a second semiconductor chip 40a attached to the bottom surface of the substrate 10a in a face-up type and electrically connected to the bump 100a and the solder and the bonding pad (not shown) of the substrate 10a. Attach.

도 2b를 참조하면, 다이패들(50a)과 인너리드(50b) 및 아우터리드(50c)를 포함하는 리드프레임(50)을 마련한 후, 상기 리드프레임(50)의 다이패들(50a) 상면 및 하면 각각에 적어도 둘 이상이 적층 배치되며, 기판과 상기 기판(10a)의 상면 및 하면 각각에 반도체칩 들이 플립 칩 본딩된 칩 스택 구조물을 갖는다. Referring to FIG. 2B, after preparing the lead frame 50 including the die paddle 50a, the inner lead 50b, and the outer lead 50c, the upper surface of the die paddle 50a of the lead frame 50 is provided. And at least two stacked on each of the bottom surfaces, and a chip stack structure in which semiconductor chips are flip-chip bonded to each of the top and bottom surfaces of the substrate and the substrate 10a.

다시말해, 상기 리드프레임(50)의 다이패들(50a) 상면에는 제1(30a) 및 제2반도체칩(40a)을 포함한 기판(10a)이 접착제(20a)에 의해 부착되고, 상기 리드프레임(50)의 다이패들(50a) 하면에는 제1(30a) 및 제2반도체칩(40a)과 동일한, 제3(30b) 및 제4반도체칩(40b)을 포함한 기판(10b)이 접착제(20b)에 의해 부착되는, 이른바, 플립 칩 본딩된 스택 구조물이 상기 리드프레임(50)의 다이패들(50a) 상면 및 하면 각각에 적어도 둘 이상 적층된다. 즉, 상기 제1(30a) 및 제2반도체칩(40a)을 포함한 기판(10a) 상면에 제5(30c) 및 제6반도체칩(40c)을 포함한 기판(10c)이 접착제(20c)에 의해 부착되며, 상기 제3(30b) 및 제4반도체칩(40b)을 포함한 기판(10b) 하면에 제7(30d) 및 제8반도체칩(40d)을 포함한 기판(10d)이 접착제(20d)에 의해 부착된다. In other words, the substrate 10a including the first 30a and the second semiconductor chip 40a is attached to the upper surface of the die paddle 50a of the lead frame 50 by the adhesive 20a. On the lower surface of the die paddle 50a, the substrate 10b including the third 30b and the fourth semiconductor chip 40b, which is the same as the first 30a and the second semiconductor chip 40a, is bonded to the adhesive ( At least two or more so-called flip chip bonded stack structures attached by 20b) are stacked on each of the top and bottom surfaces of the die paddle 50a of the leadframe 50. That is, the substrate 10c including the fifth 30c and the sixth semiconductor chip 40c is formed on the upper surface of the substrate 10a including the first 30a and the second semiconductor chip 40a by the adhesive 20c. The substrate 10d including the seventh 30d and the eighth semiconductor chip 40d is attached to the adhesive 20d on the lower surface of the substrate 10b including the third 30b and the fourth semiconductor chip 40b. Is attached by.

도 2c를 참조하면, 상기 각 구조물의 기판과 리드프레임의 인너리드를 전기적으로 연결하는 다수개의 본딩와이어를 구비한다. 다시말해, 상기 기판의 본드핑거와 리드프레임의 인너리드간을 각각의 본딩와이어(60a,60b,60c,60d)로 연결한다. 즉, 상기 제1(30a) 및 제2반도체칩(40a)을 포함한 기판(10a)의 본드핑거(미도시)와 리드프레임(50)의 리드간을 전기적으로 연결시키는 제1본딩와이어(60a), 상기 제3(30b) 및 제4반도체칩(40b)을 포함한 기판(10b)의 본드핑거(미도시)와 리드프레임(50)의 리드간을 전기적으로 연결시키는 제2본딩와이어(60b), 상기 제5(30c) 및 제6반도체칩(40c)을 포함한 기판(10c)의 본드핑거(미도시)와 리드프레임(50)의 리드간을 전기적으로 연결시키는 제3본딩와이어(60c), 상기 제7(30d) 및 제8반도체칩(40d)을 포함한 기판(10d)의 본드핑거(미도시)와 리드프레임(50)의 리드간을 전기적으로 연결시키는 제4본딩와이어(60d)를 구비한다.Referring to FIG. 2C, a plurality of bonding wires are electrically connected between the substrate of each structure and the inner lead of the lead frame. In other words, the bonding fingers of the substrate and the inner leads of the lead frame are connected to the respective bonding wires 60a, 60b, 60c, and 60d. That is, the first bonding wire 60a electrically connecting the bond finger (not shown) of the substrate 10a including the first 30a and the second semiconductor chip 40a to the leads of the lead frame 50. A second bonding wire 60b electrically connecting a bond finger (not shown) of the substrate 10b including the third 30b and the fourth semiconductor chip 40b to the leads of the lead frame 50; A third bonding wire 60c electrically connecting a bond finger (not shown) of the substrate 10c including the fifth 30c and the sixth semiconductor chip 40c to the leads of the lead frame 50, and A fourth bonding wire 60d electrically connecting a bond finger (not shown) of the substrate 10d including the seventh 30d and the eighth semiconductor chip 40d to the leads of the lead frame 50. .

전술한 바와 같이, 본 발명은 본딩와이어의 높이가 최외각 반도체칩 보다 낮으므로 패키지 외부로 본딩와이어가 돌출되는 현상을 방지할 수 있다.As described above, since the height of the bonding wire is lower than that of the outermost semiconductor chip, the bonding wire protrudes out of the package.

도 2d를 참조하면, 상기 칩 스택 구조물과 본딩와이어 및 리드프레임의 인너리드를 봉지제(70)로 밀봉하는 몰딩공정를 수행한다.Referring to FIG. 2D, a molding process of sealing the inner stack of the chip stack structure, the bonding wire, and the lead frame with the encapsulant 70 is performed.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 8칩 스택 패키지를 구현함으로서의 고객의 보오드 디자인을 변경하지 않고도 고용량 제품 실장이 가능한다.As described above, the present invention enables high-capacity product mounting without changing the board design of the customer by implementing the 8-chip stack package.

또한, 본 발명은 본딩와이어의 높이가 최외각 반도체칩 보다 낮으므로 패키지 외부로 본딩와이어가 돌출되는 현상을 방지할 수 있다. In addition, since the height of the bonding wire is lower than that of the outermost semiconductor chip, the bonding wire may be prevented from protruding outside the package.

Claims (3)

다이패들과 인너리드 및 아우터리드를 포함하는 리드프레임;A leadframe including a die paddle and an inner lead and an outer lead; 상기 리드프레임의 다이패들 상면 및 하면 각각에 적어도 둘 이상이 적층 배치되며, 기판과 상기 기판의 상면 및 하면 각각에 반도체 칩 들이 플립 칩 본딩된 칩 스택 구조물;A chip stack structure having at least two stacked on top and bottom surfaces of the die paddle of the lead frame, wherein semiconductor chips are flip-chip bonded to the substrate and the top and bottom surfaces of the substrate; 상기 각 구조물의 기판과 리드프레임의 인너리드를 전기적으로 연결시키는 다수개의 본딩와이어; 및A plurality of bonding wires electrically connecting the substrate of each structure to the inner lead of the lead frame; And 상기 칩 스택 구조물과 본딩와이어 및 인너리드를 밀봉하는 봉지제; An encapsulant for sealing the chip stack structure, the bonding wire, and the inner lead; 를 포함하는 것을 특징으로 하는 스택 패키지.Stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 기판은 상,하면에 범프가 형성된 것을 특징으로 하는 스택 패키지.The substrate is a stack package, characterized in that bumps are formed on the upper and lower surfaces. 제 1 항에 있어서,The method of claim 1, 상기 기판은 상,하면에 도금법으로 솔더가 형성된 것을 특징으로 하는 스택 패키지.The substrate is a stack package, characterized in that solder is formed on the upper and lower surfaces by plating.
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