KR20070089246A - 실리콘 전극 어셈블리 에칭 레이트 및 에칭 균일도 복원을위한 방법 - Google Patents

실리콘 전극 어셈블리 에칭 레이트 및 에칭 균일도 복원을위한 방법 Download PDF

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Abstract

세정 이후, 플라즈마 에칭 챔버에서 유전체 재료를 에칭하기 위해 사용될 수 있는 전극 어셈블리를 세정하는 방법은, 바람직하게는, 전극 어셈블리의 실리콘 표면으로부터 블랙 실리콘 오염물을 제거하기 위해 그 실리콘 표면을 연마하는 단계를 포함한다.
실리콘 전극 어셈블리, 사용 전극 어셈블리, 복원된 전극 어셈블리

Description

실리콘 전극 어셈블리 에칭 레이트 및 에칭 균일도 복원을 위한 방법{METHODS FOR SILICON ELECTRODE ASSEMBLY ETCH RATE AND ETCH UNIFORMITY RECOVERY}
요약
플라즈마-노출된 실리콘 표면을 갖는 사용 전극 어셈블리를 세정하는 방법은 그 실리콘 표면을 연마하는 단계를 포함한다. 바람직하게, 세정은 블랙 실리콘 및 금속 오염물을 그 실리콘 표면으로부터 제거한다. 전극 어셈블리는 세정 이후 플라즈마 에칭 챔버에서 유전체 재료를 에칭하기 위해 사용될 수 있다.
도면의 간단한 설명
도 1a는 세정 동안 전극 어셈블리를 지지하기 위한 고정물을 도시하고, 도 1b는 도 1a의 확대 영역을 도시한다.
도 2a는 신규한 전극 어셈블리의 실리콘 표면 모폴로지 (morphology) 를 도시하고, 도 2b 내지 2d는 연마 이전의 사용 전극 어셈블리의 실리콘 표면 모폴로지를 도시하며, 도 2e 내지 2g는 연마 이후의 사용 전극 어셈블리의 실리콘 표면 모폴로지를 도시한다.
도 3 및 4는 세정되지 않은 예시적인 사용 전극 어셈블리들을 도시한다.
도 5는 예시적인 복원된 전극 어셈블리를 도시한다.
도 6a는 산성 용액에 의한 와이핑 (wiping) 으로부터 기인할 수 있는 내부 전극 어셈블리의 실리콘 표면의 변색을 도시하고, 도 6b는 산성 용액에 의한 와이핑으로부터 기인할 수 있는 외부 전극 어셈블리 부재의 실리콘 표면의 변색을 도시한다.
도 7a 내지 7d는 복원 이전 및 이후의 예시적인 전극 어셈블리들을 도시한다.
도 8은 연마 및 사이클링 (cycling) 동안 전극 내구력 (wear) 을 도시한 그래프이다.
도 9 내지 11은, 신규, 사용, 및 복원된 전극 어셈블리들에 대한 플라즈마 에칭 챔버 성능 테스트의 결과를 도시한다.
상세한 설명
많은 RF 시간 (무선 주파수 전력이 플라즈마를 생성하기 위해 사용되는 시간) 이 전극 어셈블리를 사용하여 지나간 후에, 사용 실리콘 전극 어셈블리는 에칭 레이트 드롭 및 에칭 균일도 드리프트 (drift) 를 나타낸다. 에칭 성능의 저하는, 전극 어셈블리의 실리콘 표면의 모폴로지에서의 변화뿐만 아니라 전극 어셈블리의 실리콘 표면의 오염물로부터 기인하며, 양자는 유전체 에칭 프로세스의 산물이다.
사용 전극 어셈블리의 실리콘 표면은 그 표면으로부터 블랙 실리콘 및 다른 금속 오염물을 제거하도록 연마될 수 있다. 금속 오염물은, 산성 용액으로 와이핑함으로써 실리콘 표면을 변색시키지 않고 그러한 전극 어셈블리의 실리콘 표면으로부터 효율적으로 제거될 수 있으며, 이것은 전극 어셈블리 결합 재료에 대한 손상의 위험을 제거한다. 따라서, 프로세스 윈도우 에칭 레이트 및 에칭 균일도는 전극 어셈블리를 세정함으로써 수용가능한 레벨로 회복될 수 있다.
유전체 에칭 시스템 (예를 들어, Lam 2300 Exelan
Figure 112007052863364-PCT00001
및 Lam Exelan
Figure 112007052863364-PCT00002
HPT) 은 가스 배출구를 포함하는 실리콘 샤워헤드 (showerhead) 전극 어셈블리를 포함할 수도 있다. 여기에 참조로서 포함되는 공동 소유의 미국 특허 제 6,376,385에서 개시된 바와 같이, 단일 웨이퍼와 같은 반도체 기판의 프로세싱이 수행될 수 있는 플라즈마 반응 챔버에 대한 전극 어셈블리는, 흑연 백킹 (graphite backing) 링 또는 부재와 같은 지지 부재, 균일한 두께의 원형 디스크의 형태인 실리콘 샤워헤드 전극과 같은 전극, 및 그 지지 부재와 그 전극 사이의 엘라스토메릭 접합부 (elastomeric joint) 를 포함할 수도 있다. 엘라스토메릭 접합부는 지지 부재와 전극 사이의 이동을 허용하여, 전극 어셈블리의 온도 순환 (temperature cycling) 의 결과인 열적 팽창을 보상한다. 엘라스토메릭 접합부는 전기적 및/또는 열적 도전 필러 (filler) 를 포함할 수 있고, 엘라스토머 (elastomer) 는 고온에서 안정한 촉매-경화된 (catalyst-cured) 폴리머일 수 있다. 예를 들어, 엘라스토머 결합 재료는 실리콘 폴리머 및 알루미늄 합금 파우더 필러를 포함할 수도 있다. 결합 재료를 손상시킬 수도 있는 산성 용액을 전극 어셈블리의 결합 재료와 접촉시키는 것을 회피하기 위해, 사용 전극 어셈블리의 실리콘 표면이 산성 용액으로 와이핑되는 것이 바람직하다.
또한, 전극 어셈블리는, 내부 전극을 둘러싸고 유전체 재료의 링에 의해 그 내부 전극으로부터 옵션적으로 분리된 외부 전극 링 또는 부재를 포함할 수도 있 다. 외부 전극 부재는, 300mm 웨이퍼와 같은 더 큰 웨이퍼를 프로세싱하기 위해 전극을 확장하는데 유용하다. 외부 전극 부재의 실리콘 표면은 평면 및 비스듬한 외부 에지를 포함할 수도 있다. 내부 전극과 유사하게, 외부 전극 부재에 백킹 부재를 제공하는 것이 바람직하고, 예를 들어, 외부 링은 그 외부 전극 부재가 엘라스토머 결합될 수도 있는 전기적으로 접지된 링을 포함할 수도 있다. 내부 전극 및/또는 외부 전극 부재의 백킹 부재는 용량성으로 커플링된 플라즈마 프로세싱 툴에 탑재하기 위한 탑재 홀을 가질 수도 있다. 내부 전극 및 외부 전극 부재 양자는, 전극 어셈블리 오염물을 최소화하기 위해 단결정 (single crystalline) 실리콘으로 이루어지는 것이 바람직하다. 외부 전극 부재는 환상 구조로 배열된 단결정 실리콘의 다수의 세그먼트들 (예를 들어, 6개의 세그먼트들) 로 이루어질 수도 있으며, 각각의 세그먼트는 백킹 부재에 결합된다 (예를 들어, 엘라스토머 결합). 또한, 환상 구조에서 인접한 세그먼트들은, 그 인접한 세그먼트들 사이의 갭 (gap) 또는 접합으로 중첩될 수도 있다.
유전체 에칭 툴에서 사용된 실리콘 전극 어셈블리는, 부분적으로는 블랙 실리콘의 포메이션으로 인해, 많은 RF 시간들이 전극 어셈블리를 사용하여 지난 이후 열화된다. 플라즈마 프로세싱 동작 동안 표면상에 증착된 오염물에 의해 마이크로-마스킹되는 표면의 결과로서, "블랙 실리콘" 은 플라즈마-노출된 실리콘 표면상에서 형성될 수 있다. 블랙 실리콘의 포메이션에 의해 영향받는 특정 플라즈마 프로세싱 조건은, 로우 K 비아의 에칭동안 사용되는 바와 같이, 보통의 RF 전력 에서의 높은 질소 농도 및 낮은 산소 농도 및 CXFY 농도를 포함한다. 마이크로-마스킹된 표면 영역은 약 10nm으로부터 약 10미크론까지의 스캐일 (scale) 일 수 있다. 임의의 이론에 한정되는 것을 원하진 않지만, 실리콘 전극 (또는 다른 실리콘 부분) 의 플라즈마-노출된 표면상의 블랙 실리콘 포메이션은, 플라즈마 프로세싱 동작 동안 실리콘 전극상의 비-연속적인 폴리머 증착의 결과로서 발생할 것이다.
비-연속적인 폴리머 증착은, 실리콘 산화물 또는 로우-k 유전체 재료층과 같은 반도체 기판상의 유전체 재료를 에칭하는 메인 에칭 단계 동안, 플라즈마-노출된 표면, 예를 들어, 실리콘 상단 전극의 하면상에 형성될 수 있다. 통상적으로, 폴리머 증착은 에칭으로부터 하부 표면을 선택적으로 보호하는 3차원적인 섬-형 (island-like) 포메이션을 형성한다. 일단 니들-형 (needle-like) 포메이션이 형성되면, 폴리머 증착은 니들 팁상에 형성되는 것이 바람직하며, 그에 의해, 연속하는 기판들에 대한 메인 에칭 단계 동안 마이크로-마스킹 메커니즘 및 블랙 실리콘 전파를 가속시킨다. 마이크로-마스킹된 표면 영역(들)의 비-균일 이방성 에칭은, 표면상에 근접하게-배치된 니들-형 또는 로드-형 피쳐 (rod-like feature) 들의 포메이션을 초래한다. 이러한 피쳐들은 광이 실리콘 표면의 변형된 영역으로부터 반사하는 것을 방지할 수 있으며, 이러한 영역들이 블랙의 외관을 갖게 한다. 니들-형 마이크로 피쳐들은 근접하게 배치되고, 통상적으로 약 10nm (0.01㎛) 로부터 약 50,000nm (50㎛) 의 길이를 가질 수 있고 (및 일부의 예 시에서는 약 1mm 또는 훨씬 더 큰 길이를 가질 수 있음), 통상적으로 약 10nm으로부터 약 50㎛의 폭을 가질 수 있다.
블랙 실리콘에 의해 영향을 받는 전극 어셈블리의 실리콘 표면은 연마에 의해 복원될 수도 있다. 연마 이전에, 전극 어셈블리는 이물질을 제거하기 위해 사전-세정될 수도 있다. 그러한 사전-세정은 CO2 스노우 블라스팅 (snow blasting) 을 포함할 수도 있으며, 그 CO2 스노우 블라스팅은 처리될 표면에서 (예를 들어, 노즐을 통해 대기압으로 액화 CO2를 팽창시켜 그에 의해 CO2의 소프트 플레이크 (flake) 를 형성함으로써 생성되는) 드라이아이스의 작은 플레이크의 스트림을 안내하여, 플레이크가 기판상에서 사이즈가 1 미크론이하의 작은 미립자 오염물에 충돌한 후, 승화를 통해 기화하여 표면으로부터 오염물을 들어올리는 것을 포함한다. 그 후, 오염물 및 CO2가스는 통상적으로 고 효율 미립자 공기 (HEPA) 필터와 같은 필터를 통해 전달되며, 여기서, 그 오염물들이 수집되고 그 가스들이 배출된다. 적절한 스노우-생성 장치의 일 예는, Vatran Systems 사 (캘리포니아, 출라 비스타) 로부터 상업적으로 입수가능한 Snow Gun-IITM이다. 연마 이전에, 전극 어셈블리는 아세톤 및/또는 이소프로필 알콜로 세정될 수도 있다. 예를 들어, 전극 어셈블리는 30분 동안 아세톤에 담그고 유기성 스테인 (stain) 또는 증착을 제거하기 위해 와이핑될 수도 있다.
연마는, 적절한 거칠기 등급 번호를 갖는 그라인딩 휠 (grinding wheel) 을 사용하여 선반상에서 전극 어셈블리의 표면을 그라인딩하는 단계 및 또 다른 휠을 사용하여 원하는 피니쉬 (finish; 예를 들어, 8μ-인치) 로 전극 어셈블리 표면을 연마하는 단계를 포함한다. 먼지를 제거하고 전극 어셈블리를 습하게 유지하기 위해, 실리콘 표면이 일정한 유수 (running water) 하에서 연마되는 것이 바람직하다. 물이 첨가될 경우, 전극 어셈블리 표면으로부터 세정될 슬러리가 연마동안 생성될 수도 있다. 먼저, 전극 어셈블리는 ErgoSCRUBTM 및 ScrubDISK를 사용하여 연마될 수도 있다. 연마 절차 (즉, 사용된 연마 페이퍼의 선택 및 시퀀스) 는 전극 어셈블리의 실리콘 표면의 손상의 정도에 의존한다.
심각한 피팅 (pitting) 또는 손상이 실리콘 전극 어셈블리상에서 관측되면, 연마는, 예를 들어, 균일한 평면이 달성될 때까지 140 또는 160 그리트 (grit) 다이아몬드 연마 디스크로 시작할 수 있다. 후속 연마는, 예를 들어, 220, 280, 360, 800 및/또는 1350 그리트 다이아몬드 연마 디스크로 시작할 수 있다. 사소한 피팅 또는 손상이 실리콘 전극 어셈블리상에서 관측되면, 연마는, 예를 들어, 균일한 평면이 달성될 때까지 280 그리트 다이아몬드 연마 디스크로 시작할 수 있다. 후속 연마는, 예를 들어, 360, 800, 및/또는 1350 그리트 다이아몬드 연마 디스크로 시작할 수 있다.
연마 동안, 전극 어셈블리는, 바람직하게는 약 40 내지 160rpm의 회전 속도로 회전가능하도록 부착된다. 강한 힘은 전극 어셈블리의 실리콘 표면 또는 결합 영역에 손상을 야기할 수도 있으므로, 강하지는 않지만 균일한 힘이 연마동안 적용되는 것이 바람직하다. 따라서, 연마 프로세스는, 전극 어셈블리상의 피팅 또는 손상의 정도에 의존하여 상당한 시간량이 걸릴 수도 있다. 외부 전극 링 또는 부재의 형상 및 각도 (예를 들어, 평면과 비스듬한 외부 에지 사이의 인터페이스) 가 연마동안 유지되는 것이 바람직하다. 내부 가스 배출구 및 전극 어셈블리의 접합부내에서 트랩 (trap) 된 파티클을 최소화하기 위해, 탈이온수 건 (gun) 은, 연마 디스크를 변경할 때마다, 연마동안 생성된 파티클을 가스 배출구 및 접합부로부터 제거하기 위해 사용될 수도 있고, UltraSOLV
Figure 112007052863364-PCT00003
ScrubPAD는 연마 디스크로부터 파티클을 제거하기 위해 사용될 수도 있다.
다음의 연마에서, 전극 어셈블리는 탈이온수로 린스되고 송풍 건조되는 것이 바람직하다. 전극 어셈블리의 표면 거칠기는, 예를 들어, Surfscan 시스템을 사용하여 측정될 수도 있다. 전극 어셈블리의 표면 거칠기는 약 8μ-인치 이하인 것이 바람직하다.
전극 어셈블리는, 전극 어셈블리에서의 가스 배출구 및 접합부에서 트랩될 수도 있는 파티클을 느슨하게 하기 위해, 1시간동안 80℃의 탈이온수에 담그는 것이 바람직하다. 전극 어셈블리의 표면으로부터 파티클을 제거하기 위해, 전극 어셈블리는 약 60℃의 탈이온수에서 30분동안 초음파 세정될 수도 있다. 전극 어셈블리는, 트랩된 파티클의 제거를 돕기 위해 초음파 세정동안 초음파 베스 (bath) 내에서 상하로 이동될 수도 있다.
전극 어셈블리의 가스 배출구 및 접합부 또는 탑재 홀을 포함하는 전극 어셈블리는, 50psi 이하의 압력으로 질소/탈이온수 건을 사용하여 세정될 수도 있다. 사용 전극 어셈블리의 흑연 표면이 느슨한 표면 구조를 가질 수도 있으므로, 전극 어셈블리의 흑연 백킹 부재에 손상을 주거나 영향을 주는 것을 회피하기 위해, 특수한 처리가 필요할 수도 있다. 세정실 페이퍼, 나일론 와이어, 또는 흰색 실이, 예를 들어, 전극 어셈블리의 가스 배출구 및 접합부로부터의 파티클 제거 품질을 체크하기 위해 사용될 수도 있다. 전극 어셈블리는 50psi 이하의 압력으로 질소 건을 사용하여 건조될 수도 있다.
예를 들어, Al, Ca, Cr, Cu, Fe, K, Li, Mg, Mo, Na, Ni 및 Ti와 같은 금속 오염물은, 플루오르화 수소산, 질산, 아세트산, 및 탈이온수를 포함하는 산성 용액으로 실리콘 표면을 세정함으로써 실리콘 표면을 변색시키지 않고, 전극 어셈블리, 바람직하게는, 연마된 전극 어셈블리의 실리콘 표면으로부터 제거될 수도 있다. 플루오르화 수소산, 질산, 아세트산, 및 탈이온수를 포함하는 산성 용액에 의한 세정이, 산화 상태가 변할 뿐만 아니라 표면 비-청결을 반영하는 피팅 또는 표면 거칠기, 또는 실리콘 표면 색 변화와 같은 실리콘 표면 모폴로지 손상을 야기하지 않는 것이 바람직하다.
산성 용액의 플루오르화 수소산 및 질산 컴포넌트에 관하여, 전극 어셈블리의 실리콘 표면과 플루오르화 수소산 및 질산 용액의 화학 반응은 다음과 같다.
3Si＋12HF＋4HNO3 → 3SiF4＋4NO＋8H2O
[H+][F-]＝k1[HF] k1＝1.3×10-3 mol/L
[HF][F-]＝k2[HF2] K2＝0.104 mol/L
플루오르화 수소산의 용해도는 그의 낮은 반응 상수 k1＝1.3×10-3 mol/L 으로 인해 낮다. 플루오르화 수소산을 함유하는 용액에 의한 처리 이후, 적외선 분광 분석은, 실리콘 전극의 실리콘 표면이 Si-H (단일-수소), Si-H2 (이중-수소), 및 Si-H3 (삼중-수소) 에 의해 커버링된다는 것을 나타낼 수도 있다.
이론에 한정되는 것을 원하지는 않지만, 플루오르화 수소산 및 질산의 산성 용액에 의한 실리콘의 에칭시에, 실리콘이 질산에 의해 산화되는 전기 화학적 반응이 발생하고, 후속하여 플루오르화 수소산에 의한 그 산화 실리콘의 용해가 발생한다는 것을 알 수 있다. 낮은 농도의 플루오르화 수소산을 갖는 산성 용액에서, 에칭 프로세스의 활성화 에너지는 0 내지 50℃의 온도에서 4kcal/mol이다. 이러한 단일의 낮은 값은, 상이한 실리콘 재료의 에칭 레이트가 낮은 농도에서 본질적으로 동일하다는 사실에 의해 예시되는 확산-제어 프로세스의 특성이다. 대조적으로, 고 농도의 플루오르화 수소산을 갖는 산성 용액에서, 2개의 상이한 활성화 에너지가 관측된다. 높은 온도에서 활성화 에너지는 10 내지 14kcal/mol 이고, 낮은 온도에서 활성화 에너지는 약 20kcal/mol이다. 이들 값들은, 실리콘의 도펀트 (dopant) 농도, 실리콘의 크리스탈 배향, 및 실리콘의 결함이 에칭 프로세스에서 역활을 하는 표면-제어 프로세스의 특성이다.
따라서, 전극 어셈블리의 실리콘 표면의 에칭 동안, 도펀트 농도, 크리스탈 배향에 대한 에칭 레이트 의존도를 회피하기 위해, 산성 용액이 낮은 농도의 플루오르화 수소산을 함유하는 것이 바람직하다. 산성 용액은, 실리콘을 이방성으로 (일정 방향으로) 에칭하는 것과는 대조적으로, 실리콘을 등방성으로 (무방향으로, 즉, 에칭 레이트는 모든 방향에서 비교적 일정하다) 에칭하는 것이 바람직하다. 플루오르화 수소산이 금속 불순물들과 착이온을 형성함으로써 일부 금속 불순물을 제거할 수 있지만, 플루오르화 수소산은, 예를 들어, Cu를 제거하는데 효과적이지 않다. 그러나, 강한 산화제인 질산은, 이온을 형성하기 위해, 예를 들어, Al, Ca, Cr, Cu, Fe, K, Li, Mg, Mo, Na, Ni, Ti, Zn 및 이들의 화합물과 같은 불순물들과 반응할 수 있으며, 그 불순물들은 용이하게 제거될 수 있다. 질산은 세정된 실리콘 표면의 색 변화를 야기하지 않는 양으로 제공되는 것이 바람직하다.
따라서, 플루오르화 수소산 및 질산의 산성 용액은 실리콘 전극의 높은 정화 효율을 달성하여, 0.1 미크론 이하의 작은 에칭 피쳐 사이즈에 대한 유전체 에칭 프로세스 요건을 충족시킬 수 있다. 그러나, 질산이 강한 산화제이므로, 오염된 실리콘 표면이 플루오르화 수소산 및 질산의 용액에 노출되는 경우, 질산은 금속 오염물을 산화시키고 실리콘과 반응하여, 그에 의해, 녹색, 청색, 갈색 및 자색을 포함하는 실리콘 표면 색 변화를 야기한다. 탈이온수로 린스되는 연마된 실리콘 전극 어셈블리에 대해서도, 플루오르화 수소산 및 질산의 용액으로 실리콘 표면을 와이핑하는 것은, 실리콘 표면상에 제공되는 금속 오염물에 의존하여, 실리콘 표면 색이 선명하고 균일한 색으로부터 녹색, 청색, 갈색 또는 자색으로 변하게 한 다는 것을 실험은 나타낸다.
일정한 pH값을 유지하도록 산화 레이트를 제어하고 버퍼 용액을 제공하기 위해, 높은 정화 효율 및 표면 청결을 유지하는 동안 실리콘 표면 색 변화를 회피하도록 아세트산이 첨가된다. 그러나, 고 농도의 아세트산은 실리콘 표면 반응을 늦추고 세정 효율을 감소시킬 수도 있으므로, 실리콘 표면은 색 변화를 나타낼 수도 있다. 또한, 아세트산은 오염물, 예를 들어, 금속 이온과 착이온을 형성할 수도 있다. 따라서, 산성 용액은, 0.25 체적% 내지 1 체적%의 함량의 플루오르화 수소산, 10 체적% 내지 40 체적%의 함량의 질산, 및 10 체적% 내지 20 체적%의 함량의 아세트산을 포함할 수도 있다.
전극 어셈블리의 결합 재료가 산성 용액에 의해 화학적으로 공격을 받는 위험을 감소시키기 위해, 전극 어셈블리를 산성 용액에 침지시키는 것과는 대조적으로, 전극 어셈블리의 실리콘 표면을 산성 용액과 접촉시키거나, 바람직하게는, 와이핑함으로써 금속 오염물이 제거된다. 따라서, 백킹 부재 또는 결합 영역과 산성 용액의 우발적인 접촉은, 전극 어셈블리의 실리콘 표면만을 산성 용액에 접촉함으로써, 및 전극 어셈블리의 실리콘 표면이 그 실리콘 표면이 세정되는 동안 하향 대면하도록 지지될 수 있게 하는 고정물에 의해 회피된다. 하향 대면하도록 지지되는 전극 어셈블리의 실리콘 표면에 의하면, 실리콘 표면에 도포되는 과도한 산성 용액은, 백킹 부재 또는 결합 영역으로 흐르는 것과는 대조적으로 실리콘 표면을 드리핑 오프 (dripping off) 한 이후에 수집될 수 있다. 산성 용액과 접촉된다면, 백킹 부재 및 결합 영역이 탈이온수로 즉시 세정되는 것이 바람직하다. 또한, 노출된 전극 어셈블리 결합 재료가, 산성 용액에 의한 세정 이전에 마스킹 재료 및/또는 내화학적 테이프로 커버링함으로써 보호되는 것이 바람직하다.
백킹 부재 또는 결합 영역과 산성 용액의 우발적인 접촉을 회피하기 위한 부가적인 수단은, 백킹 부재로부터 실리콘 표면으로 송풍된 압축 질소 가스를 사용하여 와이핑한 이후 전극 어셈블리를 건조시키고, 실리콘 표면으로부터 임의의 잔류 용액을 송풍하는 것을 포함한다. 와이핑 이후, 탈이온수로 전극 어셈블리를 린스함으로써 전극 어셈블리로부터 용액이 제거된다. 유사하게, 탈이온수로 린스하는 동안 잔류 산성 용액에 의한 결합 재료에 대한 잠재적인 공격은, 또한, 탈이온수로 백킹 부재를 린스하고 후속하여 탈이온수로 실리콘 표면을 린스함으로써 제거될 수도 있다. 실리콘 표면이 하향 대면하는 고정물에서 지지되는 전극 어셈블리에 의하면, 전극 어셈블리는 백킹 부재로부터 실리콘 표면까지, 및 존재한다면 가스 홀을 통해 린스될 것이다.
세정될 전극 어셈블리에 사이즈된 고정물은 작업 벤치 표면상으로 전극 어셈블리를 상승시키는 3개 이상의 지지 부재 및 견고한 베이스를 가지며, 하향 대면하는 전극 어셈블리의 표면이 세정될 수 있게 한다. 세정 동안 전극 어셈블리를 지지하는 고정물을 도시한 도 1a, 및 도 1a의 확대 영역을 도시한 도 1b에 도시된 바와 같이, 각각의 지지 부재의 상부는, 전극 어셈블리가 놓여있고 그 전극 어셈블리가 지지 부재로부터 미끄러지는 것을 방지하는 계단을 갖는 것이 바람직하다. 지지 부재들, 및 베이스가, 산에 대해 화학적으로 저항력있는 Teflon
Figure 112007052863364-PCT00004
(폴리테트라플루오르에틸렌) 와 같은 내화학적 재료로 코팅 및/또는 그 재료로부터 제작되는 것이 바람직하다.
금속 오염물 세정 절차는, 아세톤 및/또는 이소프로필 알콜로 전극 어셈블리를 와이핑함으로써 사전-세정하고, 탈이온수로 린스하고 후속하여 전극 어셈블리의 실리콘 표면을 산성 용액으로 와이핑하는 단계, 탈이온수로 전극 어셈블리를 린스하고 질소로 송풍 건조시키는 단계, 산성 용액으로 실리콘 표면을 다시 와이핑하는 단계, 탈이온수로 전극 어셈블리를 린스하는 단계, 60분 동안 탈이온수에서 전극 어셈블리를 초음파 세정하는 단계, 탈이온수로 전극 어셈블리를 린스하고 질소로 송풍 건조시키는 단계, 및 120℃에서 2시간 동안 전극 어셈블리를 베이킹 (bake) 하는 단계를 포함할 수도 있다.
전극 어셈블리는, 복원된 전극 어셈블리가 제품 규격에 따른다는 것을 보장하기 위해 복원 이전 및 복원 이후 검사되는 것이 바람직하다. 검사는, 예를 들어, 디멘션 (예를 들어, 두께), 표면 거칠기 (Ra, 예를 들어, 16μ-인치 이하, 바람직하게는, 8μ-인치 이하), 표면 청결도 (유도성 커플링된 플라즈마 질량 분석기 분석 (Inductively Coupled Plasma Mass Spectrometry analysis)), 예를 들어, QIII
Figure 112007052863364-PCT00005
+ 표면 파티클 검출기 (캘리포니아, 라이버모어 소재의 Pentagon Technologies 사) 에 의해 측정되는 표면 파티클 카운트 (count), (예를 들어, 스캐닝 전자 현미경 (SEM) 에 의한) 표면 모폴로지, 및 블랙 실리콘 피트 및 에칭 깊이의 측정치를 측정하는 것을 포함할 수도 있다. 또한, 복원된 전극 어셈블리의 플라즈마 에칭 챔버 성능은 그 복원된 전극 어셈블리가 수용가능한 에칭 레이트 및 에칭 균일도를 나타내는 것을 보장하도록 테스트되는 것이 바람직하다.
도 2a (Ra＝16μ-인치) 는 신규한 전극 어셈블리의 실리콘 표면 모폴로지를 도시하고, 도 2b 내지 2d (각각, Ra＝240, 170, 및 290μ-인치) 는 연마 전의 사용 전극 어셈블리의 실리콘 표면 모폴로지를 도시하며, 도 2e 내지 2g (각각, Ra＝9, 9, 및 10μ-인치) 는 연마 이후의 사용 전극 어셈블리의 실리콘 표면 모폴로지를 도시한다. 도 2a 내지 2g는 100배 확대의 실리콘 표면의 SEM 이미지들을 도시한다. 상술된 바와 같이, 도 2의 전극 어셈블리는 내부 전극 및 외부 전극 부재를 갖는다. 도 2b 및 2e는, 내부 전극의 중앙으로부터 취해진 이미지들이고, 도 2c 및 2f는 내부 전극의 에지로부터 취해진 이미지들이며, 도 2d 및 2g는 외부 전극 부재로부터 취해진 이미지들이다. 도 2는, 연마가 사용 전극 어셈블리의 실리콘 표면 모폴로지 및 거칠기를 신규한 전극 어셈블리의 상태로 복원하는 것을 도시한다.
도 3 및 4는 세정되지 않은 예시적인 사용 전극 어셈블리들을 도시하고, 도 5는 예시적인 복원된 전극 어셈블리를 도시한다. 도 6a는 산성 용액으로 와이핑하는 것으로부터 기인할 수 있는 내부 전극 어셈블리의 실리콘 표면의 변색을 도시하고, 도 6b는 산성 용액으로 와이핑하는 것으로부터 기인할 수 있는 외부 전극 어셈블리 부재의 실리콘 표면의 변색을 도시한다. 도 7a (Ra＞150μ-인치) 및 도 7b (Ra＞300μ-인치) 는 복원전의 예시적인 사용 전극 어셈블리를 도시하지만, 도 7c 및 7d (모두 Ra＜8μ-인치를 가짐) 는 복원후의 예시적인 전극 어셈블리를 도시한다. 도 7a 및 7c는 외부 전극 부재들을 도시하지만, 도 7b 및 7d는 내부 전극을 도시한다.
실시예
복원된 전극 어셈블리의 다음의 실시예들은 제한이 아닌 예시적인 것으로 제공된다. 도 8 내지 11 및 대응하는 실시예에서 사용된 바와 같이, "사이클 (cycle)" 이라는 용어는 전극 어셈블리를 사용하는 반도체 웨이퍼의 에칭을 지칭하고, 상술된 바와 같이, "연마" 라는 용어는 전극 어셈블리의 실리콘 표면의 연마 및 산성의 용액에 의한 전극 어셈블리의 실리콘 표면의 세정 양자의 조합을 지칭한다.
도 8은 연마 및 사이클링 동안의 전극 내구력을 도시한다. 전극 내구력은 형성된 블랙 실리콘의 두께에 의존한다. 상술된 바와 같이, 도 8의 전극 어셈블리가 내부 전극 및 외부 전극 부재를 가지므로, "샤워헤드" 하는 용어는 내부 전극을 지칭하고, "확장" 이라는 용어는 외부 전극 부재를 지칭한다.
도 9 내지 11은, 신규, 사용, 및 복원된 전극 어셈블리들에 대한 플라즈마 에칭 챔버 성능 테스트의 결과를 도시한다. 에칭 레이트의 비-균일도는, 예를 들어, 49 이상의 포인트에서 신규한 전극 어셈블리 (예를 들어, 상부 전극, 즉, UE) 의 표면 두께를 측정함으로써 결정될 수 있다. 표면 두께의 후속 측정치는, 3 시그마 (σ) 표준 편차내에서 표면 두께의 분포를 결정하기 위해 사용될 수 있다. 약 15% 이상의 비-균일도 측정치가 일반적으로 전극 어셈블리의 성능 악화에 관련되므로, 바람직한 비-균일도 측정치는 10%이하이고, 더 바람직하게는, 8%이하이다.
도 9a 및 9b는, 각각, SiN 웨이퍼의 에칭에 대한 에칭 레이트 및 에칭 비-균 일도의 차트이고, 도 9c 및 9d는, 각각, SiO2 웨이퍼에 대한 에칭 레이트 및 에칭 비-균일도의 차트이다. 도 9a 내지 9d는, 각각, 각각의 에칭 사이클 이후 산성 용액으로 연마 및 세정되는 전극 어셈블리로 4회 에칭 (예를 들어, 800 웨이퍼의 에칭) 하기 위해 사용되었던 전극 어셈블리에 대한 에칭 레이트 또는 에칭 비-균일도 데이터를 나타낸다.
도 10a는 SiN 웨이퍼의 에칭에 대한 에칭 레이트 및 에칭 비-균일도의 차트이고, 도 10b는 SiOX의 에칭에 대한 에칭 레이트 및 에칭 비-균일도의 차트이다. 도 10은, 10 RF 시간 이후, SiN이 블랙 실리콘 포메이션을 나타낼 수도 있지만, 플루오르화된 규산염 글라스 (fluorinated silicate glass) 의 에칭을 통해 30 RF 시간 이후라도, SiOX 에칭 레이트 및 비-균일도가 블랙 실리콘의 포메이션을 나타내지 않는다는 것을 표시한다.
0.130μm 보다 더 큰 파티클에 대한 표면 파티클 측정치는, 연마 및 챔버 성능 테스팅 이후, 제품 규격 (예를 들어, 30 이하의 파티클 카운트) 내에 존재한다는 것을 발견하였다. RF에 의하지 않은 테스팅 (즉, 플라즈마 없는 흐름 가스) 이, 예를 들어, 14만큼 파티클 카운트를 증가시켰지만, RF에 의한 테스팅은, 예를 들어, 12만큼 파티클 카운트를 증가시켰다.
도 11a 내지 11e는, 3mm의 에지를 배제하고, 웨이퍼상의 49포인트에서 신규, 사용, 및 복원된 전극 어셈블리에 대한 SiN 에칭 레이트 분포를 도시한다. 더 상세하게, 도 11a는 신규한 전극 어셈블리에 대한 웨이퍼상의 SiN 에칭 레이트 분 포를 도시하고, 도 11b는 사용 전극 어셈블리에 대한 웨이퍼상의 SiN 에칭 레이트 분포를 도시하고, 도 11c는 수동 연마 이후의 웨이퍼상의 SiN 에칭 레이트 분포를 도시하고, 도 11d는 10 RF 시간 동안 전극 어셈블리로 에칭한 이후의 웨이퍼상의 SiN 에칭 레이트 분포를 도시하며, 도 11e는 30 RF 시간 동안 전극 어셈블리로 에칭한 이후의 웨이퍼상의 SiN 에칭 레이트 분포를 도시한다. 도 9 내지 11은 에칭 레이트 및 에칭 균일도 복원의 효율도를 나타낸다.
다양한 실시형태들이 설명되었지만, 변형 및 변경은 당업자에게 명백할 것이라는 것을 알 수 있다. 그러한 변형 및 변경은 여기에 첨부된 청구항의 견지 및 범위내에서 고려될 것이다.

Claims (23)

  1. 플라즈마-노출된 실리콘 표면을 포함하는 사용 전극 어셈블리를 세정하는 방법으로서,
    상기 실리콘 표면을 연마하는 단계를 포함하며,
    상기 세정은 상기 실리콘 표면으로부터 블랙 실리콘을 제거하는, 사용 전극 어셈블리 세정 방법.
  2. 제 1 항에 있어서,
    상기 연마 단계 이전에 상기 실리콘 표면을 CO2 스노우 블래스팅 (snow blasting) 하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 표면은 약 8μ-인치 이하의 표면 거칠기로 연마되는, 사용 전극 어셈블리 세정 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 표면은 일정한 유수 (running water) 하에서 연마되는, 사용 전극 어셈블리 세정 방법.
  5. 제 1 항에 있어서,
    상기 실리콘 표면은, 220, 280, 360, 800 및/또는 1350 그리트 (grit) 다이아몬드 연마 디스크들을 사용하여 연마되는, 사용 전극 어셈블리 세정 방법.
  6. 제 1 항에 있어서,
    상기 전극 어셈블리는 연마 단계 동안 약 40 내지 160rpm의 속도로 회전되는, 사용 전극 어셈블리 세정 방법.
  7. 제 1 항에 있어서,
    상기 연마 단계 이후에 상기 전극 어셈블리의 접합부내에서 및 상기 전극 어셈블리의 가스 배출구로부터 파티클들을 제거하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  8. 제 7 항에 있어서,
    상기 파티클들은 질소/탈이온수 건 (deionized gun) 을 사용하여 제거되는, 사용 전극 어셈블리 세정 방법.
  9. 제 1 항에 있어서,
    탈이온수에 상기 전극 어셈블리를 담그는 단계를 더 포함하는, 사용 전극 어 셈블리 세정 방법.
  10. 제 9 항에 있어서,
    탈이온수에서 상기 전극 어셈블리를 초음파 세정하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  11. 제 1 항에 있어서,
    상기 전극 어셈블리는 가스 배출구를 갖는 샤워헤드 (showerhead) 전극인, 사용 전극 어셈블리 세정 방법.
  12. 제 1 항에 있어서,
    상기 실리콘 표면은 흑연 백킹 부재 (graphite backing member) 에 엘라스토머 (elastomer) 결합되는, 사용 전극 어셈블리 세정 방법.
  13. 제 12 항에 있어서,
    상기 흑연 백킹 부재는 탑재 홀을 포함하는, 사용 전극 어셈블리 세정 방법.
  14. 제 1 항에 있어서,
    상기 전극 어셈블리는 외부 전극 부재에 의해 둘러싸인 내부 전극을 포함하는, 사용 전극 어셈블리 세정 방법.
  15. 제 14 항에 있어서,
    상기 외부 전극 부재는 환상 구조로 배열된 실리콘 세그먼트들로 구성되는, 사용 전극 어셈블리 세정 방법.
  16. 제 1 항에 있어서,
    상기 실리콘 표면은 단결정 (single crystalline) 실리콘인, 사용 전극 어셈블리 세정 방법.
  17. 제 1 항에 있어서,
    산성 용액으로 상기 실리콘 표면을 세정하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  18. 제 1 항에 있어서,
    상기 전극 어셈블리가 제품 규격에 따른다는 것을 보장하기 위해, 상기 연마 단계 이후 상기 전극 어셈블리를 검사하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  19. 제 18 항에 있어서,
    상기 실리콘 표면의 거칠기가 검사되는, 사용 전극 어셈블리 세정 방법.
  20. 제 1 항에 있어서,
    상기 연마 단계 이후, 플라즈마 에칭 챔버에서 상기 전극 어셈블리의 성능을 테스팅하는 단계를 더 포함하는, 사용 전극 어셈블리 세정 방법.
  21. 제 20 항에 있어서,
    상기 전극 어셈블리의 에칭 레이트 및 에칭 균일도가 테스팅되는, 사용 전극 어셈블리 세정 방법.
  22. 제 1 항에 기재된 방법에 따라 세정되는, 전극 어셈블리.
  23. 제 1 항에 기재된 세정된 전극 어셈블리를 사용하여 플라즈마 에칭 챔버에서 유전체 재료를 에칭하는, 방법.
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