KR20070088886A - 표시 기판 및 이의 제조 방법 - Google Patents

표시 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20070088886A
KR20070088886A KR1020060018684A KR20060018684A KR20070088886A KR 20070088886 A KR20070088886 A KR 20070088886A KR 1020060018684 A KR1020060018684 A KR 1020060018684A KR 20060018684 A KR20060018684 A KR 20060018684A KR 20070088886 A KR20070088886 A KR 20070088886A
Authority
KR
South Korea
Prior art keywords
electrode
gate
layer
metal layer
copper
Prior art date
Application number
KR1020060018684A
Other languages
English (en)
Inventor
이제훈
김주한
김도현
배양호
김병범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060018684A priority Critical patent/KR20070088886A/ko
Publication of KR20070088886A publication Critical patent/KR20070088886A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background

Abstract

고개구율 및 저저항 금속 배선을 갖는 표시 기판 및 이의 제조 방법이 개시된다. 표시 기판은 게이트 배선, 소스 배선, 스위칭 소자, 화소 전극 및 스토리지 공통전극을 포함한다. 게이트 배선은 베이스 기판 위에 투명 도전성 물질로 형성된 하부층, 하부층 위에 형성된 저저항 금속층, 저저항 금속층 위에 적어도 하나 이상의 상부층으로 이루어진다. 소스 배선은 게이트 배선과 교차한다. 스위칭 소자는 게이트 배선과 소스 배선에 연결된다. 화소 전극은 스위칭 소자의 드레인 전극과 중첩되어 전기적으로 연결된다. 스토리지 공통전극은 화소 전극의 아래에 형성되어 하부층으로 형성된다. 이에 따라, 투명 도전성 물질로 형성된 하부층과, 하부층 위에 구리 또는 구리 합금으로 형성된 저저항 금속층을 포함하는 다중 구조의 게이트 금속층을 하나의 마스크로 선택적으로 식각하여 게이트 배선 및 투명한 스토리지 공통전극을 형성함으로써 고개구율, 공정의 간단화 및 저저항 배선을 구현할 수 있다.
고개구율, 스토리지 공통전극, 저마스크공정, 저저항 배선

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2a 내지 도 2c는 제1 마스크에 의한 표시 기판의 제조 공정도들이다.
도 3은 제2 마스크에 의한 표시 기판의 제조 공정도이다.
도 4는 제3 마스크에 의한 표시 기판의 제조 공정도이다.
도 5는 제4 마스크에 의한 표시 기판의 제조 공정도이다.
도 6a 및 도 6b는 제5 마스크에 의한 표시 기판의 제조 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 게이트 금속층 111 : 하부층
112 : 저저항 금속층 113 : 상부층
120 : 게이트 절연층 130 : 채널층
131 : 활성층 132 : 저항성 접촉층
140 : 투명 전극층 150 : 소스 금속층
160 : 보호 절연층
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 고개구율 및 저저항 금속 배선을 갖는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판은 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들에 의해 복수의 화소부들이 정의된다. 각 화소부에는 게이트 배선과 소스 배선에 연결된 스위칭 소자와, 스위칭 소자에 연결되어 화소부에 형성된 화소 전극과, 상기 화소부의 일부영역에 형성된 스토리지 배선을 포함한다.
상기 스토리지 배선은 상기 화소전극과 스토리지 캐패시터를 정의하며, 상기 스토리지 배선은 일반적으로 게이트 배선과 동일한 불투명 금속층을 형성된다. 이에 의해 화소부의 개구율을 저하시키는 요인으로 작용하고 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고개구율, 저저항 배선 및 제조공정의 간단화를 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 게이트 배선, 소스 배선, 스위칭 소자, 화소 전극 및 스토리지 공통전극을 포함한다. 상기 게이트 배선은 베이스 기판 위에 투명 도전성 물질로 형성된 하부층, 상기 하부층 위에 형성된 저저항 금속층과, 상기 저저항 금속층 위에 적어도 하나 이상의 상부층으로 이루어진다. 상기 소스 배선은 상기 게이트 배선과 교차한다. 상기 스위칭 소자는 상기 게이트 배선과 소스 배선에 연결된다. 상기 화소 전극은 상기 스위칭 소자의 드레인 전극과 중첩되어 전기적으로 연결된다. 상기 스토리지 공통전극은 상기 화소 전극의 아래에 형성되어 상기 하부층으로 형성된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 투명 도전성 물질로 형성된 하부층, 저저항 금속층 및 적어도 하나 이상의 상부층이 적층된 게이트 금속층을 형성하는 단계와, 상기 포토레지스트 패턴을 이용해 상기 게이트 금속층으로 형성된 게이트 배선, 스위칭 소자의 게이트 전극과 상기 하부층으로 형성된 스토리지 공통전극을 형성하는 단계와, 상기 스토리지 공통전극을 커버하도록 화소 전극을 형성하는 단계 및 상기 게이트 배선과 교차하는 소스 배선과, 상기 소스 배선으로부터 연장된 상기 스위칭 소자의 소스 전극 및 상기 화소 전극의 단부와 중첩되어 전기적으로 연결된 드레인 전극을 형성하는 단계를 포함한다.
이러한 표시 기판 및 이의 제조 방법에 의하면, 투명 도전성 물질로 형성된 하부층과, 상기 하부층 위에 구리 또는 구리 합금으로 형성된 저저항 금속층을 포함하는 게이트 금속층을 하나의 마스크로 선택적으로 식각하여 게이트 배선 및 투명한 스토리지 공통전극을 형성함으로써 고개구율, 공정의 간단화 및 저저항 배선을 구현할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판은 복수의 게이트 배선들(GLn-1, GLn)과, 복수의 소스 배선들(DLm, DLm+1), 화소부(P), 스위칭 소자(TFT), 스토리지 공통전극(CSE) 및 화소 전극(PE)을 포함한다.
상기 게이트 배선들(GLn-1, GLn)은 제1 방향으로 연장되어 형성되고, 게이트 금속층으로 형성된다. 상기 게이트 금속층은 투명 도전성 물질로 형성된 하부층(M1)과, 상기 하부층(M1) 위에 형성된 구리 또는 구리 합금으로 형성된 저저항 금속층(Cu)을 포함하는 다중 구조로 형성된다.
예를 들면, 상기 다중 구조는 하부층(M1) 및 저저항 금속층(Cu)으로 적층된 M1/Cu 이중 구조, 하부층(M1), 저저항 금속층(Cu), 제1 상부층(M2)으로 적층된 M1/Cu/M2 삼중 구조 및 하부층(M1), 저저항 금속층(Cu), 제1 상부층(M2) 및 제2 상부층(M3)으로 적층된 M1/Cu/M2/M3 사중 구조를 포함한다. 상기 하부층(M1)은 a-ITO, IZO, ITO, AZO와, 이들에 각각 질소(N)가 함유된 물질로 형성되어, 상기 저저항 금속층(Cu)을 포함하는 게이트 금속층의 접착성을 향상시킨다.
상기 제1 및 제2 상부층(M2, M3)은 상기 저저항 금속층(Cu)과 일괄 식각이 가능한 물질로 형성된다. 예를 들면, 구리와 일괄 식각이 가능한 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 구리 질화물(Cu nitride), 구리 산화물(Cu oxide) 및 구리 산질화물(Cu oxynitride) 또는 이들의 조합물질로 형성된다.
상기 소스 배선들(DLm, DLm+1)은 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 소스 금속층으로 형성된다. 상기 소스 금속층은 구리(Cu)나 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 포함하는 금속물질로 형성된다.
상기 화소부(P)는 상기 게이트 배선들(GLn-1, GLn)과, 소스 배선들(DLm, DLm+1)에 의해 정의된다. 상기 화소부(P)에는 상기 스위칭 소자(TFT), 스토리지 공통전극(CSE) 및 화소 전극(PE)이 형성된다.
상기 스위칭 소자(TFT)는 상기 게이트 배선(GLn)으로부터 연장되어 형성된 게이트 전극(GE)과, 상기 소스 배선(DLm)으로부터 연장되어 형성된 소스 전극(SE) 및 상기 화소 전극(PE)과 전기적으로 연결된 드레인 전극(DE)을 포함한다. 상기 게이트 전극(GE)은 상기 게이트 금속층으로 형성되고 상기 소스 및 드레인 전극(SE, DE)은 상기 소스 금속층으로 형성된다.
상기 화소 전극(PE)은 투명 도전성 물질로 형성되어, 상기 드레인 전극(DE)과 전기적으로 연결되고, 상기 스토리지 공통전극(CSE)과 마주하여 스토리지 캐패시터를 정의한다. 상기 투명 도전성 물질은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다.
상기 스토리지 공통전극(CSE)은 상기 게이트 금속층 중 투명 도전성 물질로 형성된 하부층(M1)으로 형성된다. 상기 스토리지 공통전극(CSE)이 투명 도전성 물 질로 형성됨에 따라서 배면으로부터 제공되는 광이 투과된다. 따라서, 화소부(P)의 개구율을 향상시킨다.
도 2a 내지 도 7은 도 1의 I-I'선을 따라 절단한 표시 기판에 대한 제조 방법을 설명하기 위한 공정도들이다.
도 2a 내지 도 2c는 제1 마스크에 의한 표시 기판의 제조 공정도들이다.
도 1 및 도 2a를 참조하면, 베이스 기판(101) 위에 다중 구조의 게이트 금속층(110)을 형성한다. 구체적으로 베이스 기판(101) 위에 투명 도전성 물질인, a-ITO, IZO, ITO 및 AZO 와, 이들에 각각 질소(N)가 함유된 물질로 하부층(111)을 형성한다. 상기 하부층(111) 위에 저저항 금속 물질인 구리(Cu) 또는 구리 합금으로 저저항 금속층(112)을 형성한다. 상기 저저항 금속층(112) 위에 상기 저저항 금속층(112)과 일괄 식각이 가능한 물질인, 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 구리 질화물(Cu nitride), 구리 산화물(Cu oxide) 및 구리 산질화물(Cu oxynitride) 또는 이들의 조합물질로 상부층(113)을 형성한다.
상기 베이스 기판(101) 위에 상기 하부층(111), 저저항 금속층(112) 및 상부층(113)을 순차적으로 적층하여 게이트 금속층(110)을 형성한다.
상기 게이트 금속층(110) 위에 제1 포토레지스트층을 형성하고, 상기 제1 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴(PR11, PR12)을 형성한다. 구체적으로 상기 제1 포토레지스트 패턴은 상기 게이트 배선(GLn)이 형성된 게이트배선영역(GLA)과 게이트 전극(GE)이 형성되는 게이트전극영역(GEA)에 형성된 제1 두께(t1)의 제1 패턴(PR11)과, 상기 스토리지 공통전극(CSE)이 형성되는 공통전극영역 (CSEA)에 형성된 제2 두께(t2)의 제2 패턴(PR12)을 포함한다. 상기 제1 포토레지스트층이 포지티브형인 경우, 상기 제2 패턴(PR12)은 슬릿 마스크 또는 하프톤 마스크를 통해서 패터닝되어 상기 제1 두께(t1) 보다 얇은 상기 제2 두께(t2)로 형성된다.
도 1 및 도 2b를 참조하면, 상기 제1 포토레지스트 패턴(PR11, PR12)을 이용해 상기 게이트 금속층(110)을 제1 습식 식각 하여, 게이트 배선(GLn), 게이트 전극(GE) 및 스토리지 전극패턴(CSP)을 포함하는 게이트 패턴을 형성한다.
이때, 상기 제1 습식 식각 공정시 사용되는 제1 식각액은 상기 하부층(111), 저저항 금속층(112) 및 상부층(113)을 일괄적으로 식각 가능해야 한다.
예컨대, 상기 저저항 금속층(112)을 이루는 구리(Cu)는 HCl, 옥살산(oxalic acid)에는 잘 녹지 않고, HNO3, H2O2에는 잘 녹는다. 상기 a-ITO는 비정질 상태에서 H2O2 등의 약산, 옥살산(oxalic acid)에 잘 녹는다. 반면, 고온 열처리된 결정화 상태의 ITO는 H2O2 등의 약산, 옥살산(oxalic acid)에 잘 녹지 않고, HNO3 + HCl 계열의 왕수(nitrohydrochloric acid)에 잘 녹는다. 상기 IZO는 일반적으로 HCl과 CH3COOH가 함유된 용액 및 H2SO3의 용액에 잘 녹는다.
따라서, 상기 제1 식각액은 H2O2, HNO3, HCl, H2SO4 및 옥살산(oxalic acid) 중 선택된 하나를 함유한 용액을 사용한다.
이 후, 상기 제1 포토레지스트 패턴(PR11, PR12)을 일정 두께 만큼 제거하는 에치 백 공정을 수행한다.
도 1 및 도 2c를 참조하면, 상기 에치 백 공정을 통해 상기 제2 두께의 제2 패턴(PR12)은 제거되고 스토리지 전극패턴(CSP)이 노출된다. 반면, 상기 제1 두께의 제1 패턴(PR11)은 일정 두께 제거되어 제3 두께의 제3 패턴(PR13)으로 상기 게이트 배선(GLn) 및 게이트 전극(GE) 위에 잔류한다.
상기 제3 패턴(PR13)을 이용해 상기 스토리지 전극패턴(CSP)을 제2 습식 식각 하여, 상기 스토리지 전극패턴(CSP)의 상부층(113), 저저항 금속층(112)을 선택적으로 식각한다. 이에 의해 상기 스토리지 전극패턴(CSP)은 하부층(111)만 남는다. 상기 스토리지 전극패턴(CSP)의 하부층(111)은 스토리지 공통전극(CSE)이 된다. 즉, 투명한 도전성 물질로 형성된 스토리지 공통전극(CSE)에 의해 화소부(P)는 고개구율을 갖는다.
상기 제2 습식 식각 공정에 사용되는 제2 식각액은 상기 상부층(113) 및 저저항 금속층(112) 만을 선택적으로 식각 가능해야 한다. 예컨대, 상기 제2 식각액은 HCl, H2SO4, HNO3 및 옥살산(oxalic acid)을 함유하지 않은 용액이다.
또는, 상기 하부층(111)이 a-ITO로 형성된 경우, 상기 H2O2 계열의 식각액을 사용하여 상기 제1 습식 식각 공정을 수행한다. 이후, 섭씨 150도 이상의 고온 열처리 공정을 통해 상기 a-ITO를 결정화시키고 후속 공정인 상기 제2 습식 식각 공정에서 상기 H2O2 계열의 용액을 사용하여 식각한다. 이때, 상기 하부층(111), 즉, ITO는 결정화 상태이므로 상기 H2O2 계열의 용액에 의해 식각되지 않는다. 이와 같이, 비정질 상태의 a-ITO를 사용하여 게이트 금속층(110)의 하부층(111)을 형성할 경우, 제2 습식 식각 공정 전에 결정화 공정을 통해 제1 및 제2 식각액을 동일하게 사용할 수 있다.
도 3은 제2 마스크에 의한 표시 기판의 제조 공정도이다.
도 1 및 도 3을 참조하면, 게이트 배선(GLn) 및 게이트 전극(GE)은 삼중 구조의 게이트 금속층(110)으로 형성되고, 상기 스토리지 공통전극(CSE)은 투명 도전성 물질로 형성된다.
상기 게이트 패턴(GLn, GE, CSE)이 형성된 베이스 기판(101)위 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120) 위에 채널층(130)을 형성한다. 상기 채널층(130)은 비정질 실리콘(a-Si)으로 형성된 활성층(131)과 상기 활성층(131) 위에 형성된 고농도로 불순물이 도핑된 비정질 실리콘(n+ a-Si)으로 형성된 저항성 접촉층(132)을 포함한다. 상기 채널층(130) 위에 제2 포토레지스트층을 형성하고 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 스위칭 소자(TFT)의 게이트 전극(GE)을 커버하는 영역(AA)에 형성된다.
도 4는 제3 마스크에 의한 표시 기판의 제조 공정도이다.
도 1 및 도 4를 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 의해 상기 채널층(130)은 패터닝되어 상기 게이트 전극(GE)에 대응하는 게이트 절연층(120) 위에 채널 패턴(CH)이 형성된다.
상기 채널 패턴(CH)이 형성된 베이스 기판 (101) 위에 투명 도전성 물질을 도포하여 투명 도전층(140)을 형성한다. 상기 투명 도전성 물질은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다.
상기 투명 도전층(140) 위에 제3 포토레지스트층을 형성하고 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제3 포토레지스트 패턴(PR3)은 화소 전극(PE)이 형성되는 화소전극영역(PEA)에 형성된다.
도 5는 제4 마스크에 의한 표시 기판의 제조 공정도이다.
도 1 및 도 5를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 통해 상기 투명 도전층(140)은 패터닝되어 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)이 형성된 베이스 기판(101) 위에 소스 금속층(150)을 형성한다. 상기 소스 금속층(150)은 구리(Cu)나 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 포함하는 금속물질로 형성된다.
상기 소스 금속층(150)이 형성된 베이스 기판(101) 위에 제4 포토레지스트층을 형성하고 패터닝하여 제4 포토레지스트 패턴(PR4)을 형성한다. 상기 제4 포토레지스트 패턴(PR4)은 소스 배선(DLm)이 형성되는 소스배선영역(DLA), 소스 전극(SE)이 형성되는 소스전극영역(SEA) 및 드레인 전극(DE)이 형성되는 드레인전극영역(DEA)에 형성된다.
도 6a 및 도 6b는 제5 마스크에 의한 표시 기판의 제조 공정도들이다.
도 1 및 도 6a를 참조하면, 상기 제4 포토레지스트 패턴(PR4)을 이용해 상기 소스 금속층(150)을 패터닝하여 소스 패턴, 즉 소스 배선(DLm), 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 상기 드레인 전극(SE)은 상기 화소 전극(PE)과 일정영역(CA) 중첩되게 형성되어 전기적으로 상호 접촉된다.
이어, 상기 소스 전극(SE) 및 드레인 전극(DE)을 마스크로하여 상기 저항성 접촉층(132)을 패터닝하여 상기 스위칭 소자(TFT)를 완성한다.
상기 소스 패턴이 형성된 베이스 기판(101) 위에 보호 절연층(160)을 형성한다. 상기 보호 절연층(160) 위에 제5 포토레지스트층을 형성하고 패터닝하여 제5 포토레지스트 패턴(PR5)을 형성한다.
상기 제5 포토레지스트 패턴(PR5)은 게이트 배선(GLn)이 형성된 게이트배선영역(GLA), 소스 배선(DLm)이 형성된 소스배선영역(DLA) 및 상기 스위칭 소자(TFT)가 형성되는 스위칭소자영역(SWA)에 형성된다. 한편, 상기 게이트 배선(GLn)의 단부에 형성되어 게이트신호가 입력되는 게이트 패드(GP)가 형성되는 게이트패드영역(GPA), 소스 배선(DLm)의 단부에 형성되어 소스신호가 입력되는 소스 패드(SP)가 형성되는 소스패드영역(SPA) 및 화소 전극(PE)이 형성된 화소전극영역(PEA)에는 상기 제5 포토레지스트 패턴이 형성되지 않고 보호 절연층(160)을 노출시킨다.
도 1 및 도 6b를 참조하면, 상기 제5 포토레지스트 패턴(PR5)에 의해 노출된 상기 보호 절연층(160) 및 게이트 절연층(120)은 식각된다. 상기 게이트패드영역(GPA)에는 게이트 금속층이 노출되어 게이트 패드(GP)가 형성되고, 상기 소스패드영역(SPA)에는 소스 금속층이 노출되어 소스 패드(SP)가 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따르면 화소부에 형성되는 스토리지 공통전극이 투명 도전층으로 형성됨에 따라서 화소부의 개구율을 향상시킬 수 있다. 또한, 투명 도전층을 포함하는 게이트 금속층을 이용해 선택적으로 식각하여 스토리지 공통전극을 형성함으로써 저마스크 공정으로 공정의 간단화 및 제조 원가를 절감할 수 있다. 또한 저저항 금속 물질인 구리 및 구리 합금으로 게이트 배선을 형성함으로써 저저항 배선을 구현할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 베이스 기판 위에 투명 도전성 물질로 형성된 하부층, 상기 하부층 위에 형성된 저저항 금속층과, 상기 저저항 금속층 위에 적어도 하나 이상의 상부층으로 이루어진 게이트 배선;
    상기 게이트 배선과 교차하는 소스 배선;
    상기 게이트 배선과 소스 배선에 연결된 스위칭 소자;
    상기 스위칭 소자의 드레인 전극과 중첩되어 전기적으로 연결된 화소 전극; 및
    상기 화소 전극의 아래에 상기 하부층으로 형성된 스토리지 공통전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 투명 도전성 물질은 a-ITO, IZO, ITO 및 AZO 중 선택된 하나 또는 상기 하나에 질소가 함유된 물질인 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 저저항 금속층은 구리 및 구리 합금 중 선택된 하나인 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 상부층은 상기 저저항 금속층과 일괄 식각 가능한 금속 물질로 형성된 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 상부층은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 구리 질화물(Cu nitride), 구리 산화물(Cu oxide) 및 구리 산질화물(Cu oxynitride) 중 선택된 어느 하나 또는 조합으로 형성된 것을 특징으로 하는 표시 기판.
  6. 베이스 기판 위에 투명 도전성 물질로 형성된 하부층, 저저항 금속층 및 적어도 하나 이상의 상부층이 적층된 게이트 금속층을 형성하는 단계;
    상기 포토레지스트 패턴을 이용해 상기 게이트 금속층으로 형성된 게이트 배선 및 스위칭 소자의 게이트 전극과, 상기 하부층으로 형성된 스토리지 공통전극을 형성하는 단계;
    상기 스토리지 공통전극을 커버하도록 화소 전극을 형성하는 단계; 및
    상기 게이트 배선과 교차하는 소스 배선과, 상기 소스 배선으로부터 연장된 상기 스위칭 소자의 소스 전극 및 상기 화소 전극의 단부와 중첩되어 전기적으로 연결된 드레인 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  7. 제6항에 있어서, 상기 투명 도전성 물질은 a-ITO, IZO, ITO 및 AZO 중 선택된 하나 또는 상기 하나에 질소가 함유된 물질인 것을 특징으로 하는 표시 기판의 제조 방법.
  8. 제6항에 있어서, 상기 저저항 금속층은 구리 및 구리 합금 중 선택된 하나인 것을 특징으로 하는 표시 기판의 제조 방법.
  9. 제8항에 있어서, 상기 상부층은 상기 저저항 금속층과 일괄 식각 가능한 금속 물질로 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제6항에 있어서, 상기 상부층은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 구리 질화물(Cu nitride), 구리 산화물(Cu oxide) 및 구리 산질화물(Cu oxynitride) 중 선택된 어느 하나 또는 조합으로 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제7항에 있어서, 상기 스토리지 공통전극을 형성하는 단계는
    상기 게이트 배선 및 게이트 전극 위에 제1 두께의 제1 패턴과 상기 스토리지 공통전극 위에 제2 두께의 제2 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계;
    제1 습식 식각 공정을 통해 상기 하부층, 저저항 금속층 및 상부층을 일괄 식각하여 상기 게이트 배선, 게이트 전극 및 스토리지 전극패턴을 형성하는 단계;
    상기 제1 및 제2 패턴을 일정두께 제거하여, 상기 제1 패턴을 잔류시키고 상기 스토리지 전극패턴을 노출시키는 단계; 및
    제2 습식 식각 공정을 통해 상기 스토리지 전극패턴의 상부층 및 저저항 금속층을 선택적으로 제거하는 단계를 포함하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 하부층이 a-ITO로 형성하는 경우,
    상기 제2 습식 공정 전에 상기 a-ITO을 결정화시키는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 습식 식각 및 제2 습식 식각은 동일한 식각액을 사용하는 것을 특징으로 하는 표시 기판의 제조 방법.
KR1020060018684A 2006-02-27 2006-02-27 표시 기판 및 이의 제조 방법 KR20070088886A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060018684A KR20070088886A (ko) 2006-02-27 2006-02-27 표시 기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060018684A KR20070088886A (ko) 2006-02-27 2006-02-27 표시 기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20070088886A true KR20070088886A (ko) 2007-08-30

Family

ID=38614124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060018684A KR20070088886A (ko) 2006-02-27 2006-02-27 표시 기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20070088886A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101296654B1 (ko) * 2007-12-26 2013-08-14 엘지디스플레이 주식회사 구리 배선, 이를 이용한 평판 표시 장치, 및 그 구리배선의 형성 방법
US8722438B2 (en) 2011-07-20 2014-05-13 Samsung Display Co., Ltd. Method of manufacturing a display substrate
US9316879B2 (en) 2013-07-22 2016-04-19 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same
US9513521B2 (en) 2012-12-31 2016-12-06 Samsung Display Co., Ltd. Display device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101296654B1 (ko) * 2007-12-26 2013-08-14 엘지디스플레이 주식회사 구리 배선, 이를 이용한 평판 표시 장치, 및 그 구리배선의 형성 방법
US8722438B2 (en) 2011-07-20 2014-05-13 Samsung Display Co., Ltd. Method of manufacturing a display substrate
US9513521B2 (en) 2012-12-31 2016-12-06 Samsung Display Co., Ltd. Display device
US9791749B2 (en) 2012-12-31 2017-10-17 Samsung Display Co., Ltd. Display device
US9316879B2 (en) 2013-07-22 2016-04-19 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Similar Documents

Publication Publication Date Title
KR101325053B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR100379824B1 (ko) 식각용액 및 식각용액으로 패턴된 구리배선을 가지는전자기기용 어레이기판
JP5215543B2 (ja) 薄膜トランジスタ基板
US8785257B2 (en) Array substrate for display device
KR101431136B1 (ko) 박막 트랜지스터 기판의 제조 방법
US10192904B2 (en) Array substrate and manufacturing method thereof, display device
JP4859469B2 (ja) エッチング液組成物及び薄膜トランジスタ表示板の製造方法
US8836877B2 (en) Display substrate, display device, and method of manufacturing the display substrate
JP2007053363A5 (ko)
US7858412B2 (en) Thin-film transistor substrate and method of fabricating the same
CN109661696A (zh) 有源矩阵基板及其制造方法
KR20130117558A (ko) 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
KR20050067934A (ko) 금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법
CN105118864B (zh) 薄膜晶体管及其制作方法、显示器件
US11721704B2 (en) Active matrix substrate
JP2019169606A (ja) アクティブマトリクス基板およびその製造方法
KR102531650B1 (ko) 박막 트랜지스터, 박막 트랜지스터 표시판 및 이의 제조 방법
US8178879B2 (en) Array substrate for display device and method of fabricating the same
KR20070088886A (ko) 표시 기판 및 이의 제조 방법
US20200161143A1 (en) Thin film transistor substrate, liquid crystal display panel having the same and method of manufacturing the same
KR102001056B1 (ko) 산화물 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법
US20090184319A1 (en) Display substrate and a method of manufacturing the display substrate
KR20060028519A (ko) 박막트랜지스터 표시판 및 그 제조 방법
KR100672623B1 (ko) 액정표시장치 제조방법
KR101813719B1 (ko) 박막트랜지스터 어레이 기판의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination