KR20070087848A - 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법이 개시된다. 본 플래시 소자는, 반도체 기판에 도펀트를 주입하여 형성된 소스 및 드레인 확산 영역과, 상기 소스 및 드레인 확산 영역 사이에서 상기 기판 위에 형성된 제어 게이트와, 상기 소스 및 드레인 확산 영역 위의 상기 기판 표면에 형성된 터널 산화막과, 상기 제어 게이트의 양 측벽에 형성된 측벽 절연막과, 상기 제어 게이트의 양측에서 상기 터널 산화막 및 상기 측벽 절연막 사이에 형성된 전하저장층을 포함한다. 여기서, 전하 저장층은 스페이서 형태로 형성될 수 있으며, 전하 저장층은 실리콘 질화막으로 형성될 수 있다. 또한, 드레인 확산 영역에는 LDD(Lightly Doped Drain) 영역이 선택적으로 형성될 수 있다.
플래시 메모리, 스플리트 게이트, 제어 게이트
Description
도 1은 스플리트 게이트 구조를 가지는 종래의 플래시 메모리 소자의 단면도이다.
도 2는 본 발명에 따른 1-폴리 구조의 플래시 메모리 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 1-폴리 구조의 플래시 메모리 소자의 제조 과정을 설명하는 도면들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플리트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
한편, NOR형 소자는 비트 라인에 메모리 셀들이 병렬로 연결되어 있다. 따라서, 만약 셀 트랜지스터의 문턱 전압(Threshold Voltage)이 비선택 메모리 소자의 제어 게이트 전극에 인가되는 전압(통상 0볼트)보다 낮아지게 되면, 선택 메모리 소자의 온 또는 오프에 관계없이 소스와 드레인 사이에 전류가 흘러 모든 메모리 소자가 온 상태로 읽혀지는 오동작이 발생할 수 있다. 또한, 채널 핫 캐리어 주입(Channel Hot Carrier Injection)에 의한 프로그램을 수행할 때 필요한 전압을 발생시키기 위하여 고용량의 승압 회로가 필요한다.
이러한 문제를 해결하기 위하여, 일반적으로 스플리트 게이트라고 불리는 게이트 구조가 제안되었다. 도 1에는 2-폴리(Poly) 구조의 스플리트 게이트가 형성된 단위 셀 트랜지스터의 단면을 개략적으로 도시하였다. 도 1을 참조하면, 기판(10)의 활성 영역에는 소스 확산 영역(12s) 및 드레인 확산 영역(12d)이 형성되며, 드레인 확산 영역(12d) 근처에 부유 게이트(16)가 게이트 절연막(14)를 개재하여 기판(10) 위에 형성된다. 또한, 제어 게이트(22)는 부유 게이트(16)의 상부로부터 그 측벽으로 연장되며, 일단부가 기판(10)에 평행하게 형성된다. 제어 게이트(22)와 부유 게이트(16)는 게이트간 절연막(18)에 의해 절연되어 있으며, 기판(10)과 제어 게이트(22)의 사이에는 터널 절연막(20)이 개재된다.
도 1에 도시한 스플리트 게이트 구조의 메모리 소자에서는, 제어 게이트(22) 및 드레인 영역(12d)에 각각 전압 Vth 및 Vpp를 인가하면, 소스 영역(12s)으로부터 드레인 영역(12d)로 전류가 흐르게 되고, 이렇게 발생한 전자가 부유 게이트(16)로부터의 정전기력에 의해 절연막을 통해 부유 게이트(16) 내로 주입됨으로써 프로그램이 수행된다. 또한, 제어 게이트(22)에 고전압을 인가하고 소스 및 드레인 영역(12s, 12d)을 접지시키면, 부유 게이트(16)에 충전된 전자들이 제어 게이트(22)에 인가한 고전압에 의해 부유 게이트(16)로부터 F-N 터널링(Fowler-Nordheim Tunneling)되어 소거된다.
그러나, 상술한 스플리트 게이트 소자에서는, 제어 게이트의 채널 길이가 사진 공정에 의해 형성되기 때문에 채널 길이를 정확하게 제어하기가 어렵다. 따라서, 제어 게이트의 구동시 불가피하게 전압 및 전류의 변동이 발생할 수 밖에 없 다. 또한, 제어 게이트의 일단이 기판의 표면을 따라 평행하게 형성되므로, 셀 사이즈를 줄이는 데에 한계가 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 전하 저장층으로서 부유 게이트를 사용하지 않고, 제어 게이트에 스페이서 형태로 형성된 실리콘 질화막을 사용하는 플래시 메모리 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 1-폴리 구조의 플래시 메모리 소자 제조 방법은, (a) 반도체 기판에 활성 영역을 정의하는 단계와, (b) 상기 활성 영역 위에 게이트 절연막이 개재된 제어 게이트를 형성하는 단계와, (c) 상기 제어 게이트의 양측에 위치한 상기 활성 영역 위에 터널 절연막을 형성하는 단계와, (d) 상기 제어 게이트의 양 측벽에 각각 측벽 절연막을 형성하는 단계와, (e) 상기 제어 게이트의 양측에서 상기 터널 산화막 및 상기 측벽 절연막 사이에 전하 저장층을 형성하는 단계를 포함한다.
본 방법은 상기 활성 영역에 LDD(Lightly Doped Drain)를 형성하는 단계를 더 포함할 수 있다. 또한, 터널 절연막 및 측벽 절연막은 기판 및 제어 게이트를 산화시켜 동시에 형성될 수 있다. 전하 저장층은 스페이서 형태로 형성되는 것이 바람직하다. 아울러, 전하 저장층을 형성한 후, 이온 주입 공정을 통해 기판의 활성 영역에 소스 및 드레인 확산 영역을 형성할 수 있다.
또한, 본 발명에 따른 1-폴리 구조의 플래시 메모리 소자는, 반도체 기판에 도펀트를 주입하여 형성된 소스 및 드레인 확산 영역과, 상기 소스 및 드레인 확산 영역 사이에서 상기 기판 위에 형성된 제어 게이트와, 상기 소스 및 드레인 확산 영역 위의 상기 기판 표면에 형성된 터널 산화막과, 상기 제어 게이트의 양 측벽에 형성된 측벽 절연막과, 상기 제어 게이트의 양측에서 상기 터널 산화막 및 상기 측벽 절연막 사이에 형성된 전하저장층을 포함한다.
전하 저장층은 스페이서 형태로 형성될 수 있으며, 전하 저장층은 실리콘 질화막으로 형성될 수 있다. 또한, 드레인 확산 영역에는 LDD(Lightly Doped Drain) 영역이 선택적으로 형성될 수 있다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 플래시 메모리 소자 및 그 제조 방법의 바람직한 실시예를 자세히 설명하기로 한다.
먼저, 도 2를 참조하여, 본 발명에 따른 플래시 메모리 소자의 구조에 대하여 살펴본다. 도 2를 참조하면, 본 발명에 따른 플래시 메모리 소자는 1-폴리 구조로 되어 있다. 구체적으로 살펴보면, 소자분리막(미도시)에 의해 활성 영역이 정의된 반도체 기판(100) 위에 제어 게이트(220a)가 형성되어 워드 라인을 이룬다. 제어 게이트(220a)와 기판(100) 사이에는 게이트 절연막(140a)이 개재된다. 또한, 제어 게이트(220a)의 양측에서 기판(100)에 도펀트가 이온 주입되어 소스 및 드레인 확산 영역(120s, 120d)이 형성된다. 특히, 드레인 확산 영역(120d)에는 도펀트 가 얕게 도핑된 영역, 즉 LDD(Lightly Doped Drain; 120a)가 형성되어 있다.
한편, 소스 및 드레인 확산 영역(120s, 120d)이 형성된 기판의 상면에는 터널 절연막(200a)이 형성되고, 또한 제어 게이트(220a)의 측벽 및 상면에는 각각 측벽 절연막(200b) 및 캐핑 절연막(200c)이 형성된다. 그리고, 터널 절연막(200a) 및 측벽 절연막(200b)의 사이에는 스페이서 형태의 전하 저장층(300a)이 형성되어 있다. 전하 저장층(300a)은 실리콘 질화막으로 형성될 수 있다.
상술한 구조의 플래시 메모리 소자에서, 제어 게이트(220a) 및 드레인 영역(120d)에 각각 전압 Vth 및 Vpp를 인가하면, 소스 영역(120s)으로부터 드레인 영역(120d)으로 전류가 흐르게 되고, 이렇게 발생한 전자가 제어 게이트(220a)의 정전기력에 의해 터널 절연막(200a)을 통해 전하 저장층(300a) 내로 주입됨으로써 프로그램이 수행될 수 있다. 반대로, 소스 확산 영역(120s)에 양(+) 전압을 인가하고 제어 게이트(220a)에 부(-) 전압을 인가하면, 전하 저장층(300a)에 충전된 전자들이 F-N 터널링에 의해 기판으로 방출됨으로써 소거 동작이 수행될 수 있다.
종래의 스플리트 게이트 구조에서는 2개의 트랜지스터를 기본으로 하지만, 도 2에 도시한 게이트 구조에서는 1개의 트랜지스터가 단위 셀로 동작하게 된다. 따라서, 단위 셀의 사이즈가 최소화될 수 있다. 또한, 프로그램을 수행할 때, 드레인 영역(120d)에는 고전압이 인가되므로 그로 인해 누설 전류가 발생할 수 있으나, 드레인 영역측에 비대칭적으로 형성된 LDD 영역(120a)에 의해 누설 전류가 방지될 수 있다.
다음으로, 도 3a 내지 도 3f를 참조하여 본 발명에 따른 플래시 메모리 소자 의 제조 방법을 설명한다.
먼저, 도 3a에서 보듯이, 소자 분리막(미도시)에 의해 활성 영역이 정의된 반도체 기판(100) 위에 게이트 절연막(140) 및 폴리실리콘층을 순차적으로 형성한다. 그 후, 폴리실리콘층을 패터닝하여 제어 게이트(220a)를 형성한다. 제어 게이트(220a)는 소자 분리막에 의해 정의된 복수의 활성 영역을 가로질러 형성된다.
다음으로, 도 3b에서 보듯이, 이웃하는 두개의 제어 게이트(220a) 상부에 중첩되어 그 사이의 활성 영역을 마스킹하는 포토레지스트 패턴(PR)을 형성한다. 그리고, 포토레지스트 패턴을 마스크로 사용하여 기판에 도펀트(I)를 이온 주입함으로써, 드레인으로 형성될 영역에만 선택적으로 얕게 도핑된 드레인(LDD; 120a)을 형성한다.
다음으로, 제어 게이트(220a)와 기판(100) 사이에 개재된 게이트 절연막(140a)을 남기고 나머지 영역에 형성된 절연막을 제거한다. 그 후, 도 3c에서 보듯이, 실리콘 기판 및 폴리실리콘 제어 게이트를 산화시키면, 기판 위에는 터널 산화막(200a)이 형성되고, 제어 게이트(220a)의 측벽과 상면에는 각각 측벽 산화막(200b) 및 캐핑 산화막(200c)이 형성된다.
다음으로, 도 3d에서 보듯이, 제어 게이트(220a)를 포함한 기판(100)의 전면에 실리콘 질화막(300)을 증착한다. 그리고, 도 3e에서 보듯이, 에치백 공정을 통해 제어 게이트(220a)의 측벽에 스페이서 형태의 질화막(300a)을 형성한다. 이렇게 형성된 질화막(300a)은 전하 저장층으로서 기능하며, 터널 산화막(200a) 및 측벽 산화막(200b)과 함께 ONO(Oxide-Nitride-Oxide) 구조를 이룬다.
마지막으로, 도 3f에서 보듯이, 기판(100)의 전면에 도펀트(I)를 주입하여 소스 및 드레인 확산 영역(120s, 120d)을 형성한다. 그 후, 후속하는 소자의 제조 공정을 통해, 샐리사이드(Salicide), 층간 절연막(Polysilicon-Metal Dielectric), 콘택(Contact), 금속 배선 등을 형성하여 플래시 메모리 소자를 완성한다.
상술한 플래시 메모리 소자의 제조 방법은 일반적인 로직 트랜지스터의 제조 방법과 유사하다. 따라서, 임베디드 소자(Embedded Device)를 제조하는 경우, 종래의 플래시 메모리 소자의 제조 방법에 비해 제조 공정수가 현저히 감소된다.
본 발명에 따른 플래시 메모리 소자에서는, 스페이서 형태를 갖는 ONO 구조의 전하 저장층을 이용하여 전자의 주입 및 방출이 이루어진다. 또한, 스플리트 게이트가 1-폴리 구조로 되어 있으므로, 일반적인 로직 트랜지스터의 제조 공정과 유사한 공정을 통해 플래시 메모리 소자를 제조할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (10)
1-폴리 구조의 플래시 메모리 소자 제조 방법으로서,
(a) 반도체 기판에 활성 영역을 정의하는 단계와,
(b) 상기 활성 영역 위에 게이트 절연막이 개재된 제어 게이트를 형성하는 단계와,
(c) 상기 제어 게이트의 양측에 위치한 상기 활성 영역 위에 터널 절연막을 형성하는 단계와,
(d) 상기 제어 게이트의 양 측벽에 각각 측벽 절연막을 형성하는 단계와,
(e) 상기 제어 게이트의 양측에서 상기 터널 산화막 및 상기 측벽 절연막 사이에 전하 저장층을 형성하는 단계를 포함하는 플래시 메모리 소자 제조 방법.
제1항에서,
상기 (b) 단계 이후에 상기 활성 영역에 LDD(Lightly Doped Drain)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
제1항에서,
상기 (c) 단계 및 상기 (d) 단계에서, 상기 터널 절연막 및 상기 측벽 절연 막은 상기 기판 및 상기 제어 게이트를 산화시켜 동시에 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
제1항에서,
상기 (e) 단계에서 상기 전하 저장층은 스페이서 형태로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
제1항에서,
상기 (e) 단계 이후에, 상기 기판의 활성 영역에 소스 및 드레인 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
1-폴리 구조의 플래시 메모리 소자로서,
반도체 기판에 도펀트를 주입하여 형성된 소스 및 드레인 확산 영역과,
상기 소스 및 드레인 확산 영역 사이에서 상기 기판 위에 형성된 제어 게이트와,
상기 소스 및 드레인 확산 영역 위의 상기 기판 표면에 형성된 터널 산화막 과,
상기 제어 게이트의 양 측벽에 형성된 측벽 절연막과,
상기 제어 게이트의 양측에서 상기 터널 산화막 및 상기 측벽 절연막 사이에 형성된 전하저장층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
제6항에서,
상기 전하 저장층은 스페이서 형태로 형성된 것을 특징으로 하는 플래시 메모리 소자.
제6항에서,
상기 측벽 절연막 및 상기 터널 절연막은 상기 기판 및 상기 제어 게이트를 산화시켜 형성된 산화막인 것을 특징으로 하는 플래시 메모리 소자.
제6항에서,
상기 전하 저장층은 질화막인 것을 특징으로 하는 플래시 메모리 소자.
제6항에서,
상기 드레인 확산 영역에 형성된 LDD(Lightly Doped Drain) 영역을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
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| KR100607173B1 (ko) * | 2004-02-20 | 2006-08-01 | 삼성전자주식회사 | 산화물 전하 저장층을 갖는 비휘발성 메모리 소자 |
-
2005
- 2005-12-29 KR KR1020050133267A patent/KR100806776B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR100806776B1 (ko) | 2008-02-27 |
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