KR20070087847A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3원색의 파장 차이로 실리콘 격자 구조의 침투 깊이(penetration depth)를 감안하여 포토다이오드를 형성함으로써 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것으로서, 제 1, 제 2 포토다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 제 1 포토다이오드 영역에 소정깊이를 형성되는 청색 포토다이오드 영역과, 상기 청색 포토다이오드 영역과 일정한 갭을 상기 제 1 포토다이오드 영역에 상기 청색 포토다이오드 영역보다 깊게 형성되는 적색 포토다이오드 영역과, 상기 제 2 포토다이오드 영역에 상기 청색 포토다이오드 영역과 적색 포토다이오드 영역 사이의 깊이를 갖고 형성되는 녹색 포토다이오드 영역과, 상기 반도체 기판의 전면에 평탄화층과, 상기 평탄화층상에 상기 제 1, 제 2 포토다이오드 영역과 대응되게 형성되는 마이크로렌즈를 포함하여 구성됨을 특징으로 한다.
이미지 센서, 포토다이오드, 3원색, 마이크로렌즈, 컬러 필터

Description

씨모스 이미지 센서 및 그 제조방법{CMOS image sensor and method for manufacturing the same}
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3은 일반적인 칼라 필터의 바이어 패턴을 나타낸 평면도
도 4a 내지 도 4g는 도 2의 Ⅰ-Ⅰ'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도
도 5는 본 발명에 의한 CMOS 이미지 센서에서 칼라 필터의 바이어 패턴을 나타낸 평면도
도 6은 본 발명에 의한 씨모스 이미지 센서를 나타낸 단면도
도 7a 내지 도 7h는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 에피층
103 : 소자 격리막 104 : 게이트 절연막
105 : 게이트 전극 107a : 청색 포토다이오드 영역
107b : 적색 포토다이오드 영역 107c : 녹색 포토다이오드 영역
109 : 절연막 측벽 111 : 고농도 n+형 확산 영역
113 : p0형 확산 영역 114 : 층간 절연막
115 : 평탄화층 116 : 마이크로렌즈
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비 하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이다.
도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변환부로서의 포토 다이오드(photo diode)(10)와, 4개의 트랜지스터들을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(20), 리셋 트랜지스터(30), 드라이브 트랜지스터(40) 및 셀렉트 트랜지스터(50)이다. 그리고, 상기 각 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(60)가 전기적으로 연결된다.
여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 트랜스퍼 트랜지스터(20)의 게이트 전압이고, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 드라 이브 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전압이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 2에 도시한 바와 같이, 액티브 영역이 정의되어 상기 액티브 영역을 제외한 부분에 소자 격리막이 형성된다. 상기 액티브 영역 중 폭이 넓은 부분에 1개의 포토다이오드(PD)가 형성되고, 상기 나머지 부분의 액티브 영역에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(23, 33, 43, 53)이 형성된다.
즉, 상기 게이트 전극(23)에 의해 트랜스퍼 트랜지스터(20)가 형성되고, 상기 게이트 전극(33)에 의해 리셋 트랜지스터(30)가 형성되고, 상기 게이트 전극(43)에 의해 드라이브 트랜지스터(40)가 형성되며, 상기 게이트 전극(53)에 의해 셀렉트 트랜지스터(50)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역에는 각 게이트 전극(23, 33, 43, 53) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역(S/D)이 형성된다.
도 3은 일반적인 칼라 필터의 바이어 패턴을 나타낸 평면도이다.
도 3에 도시한 바와 같이, 제 1 열에 녹색(G), 청색(B), 녹색(G), 청색(B) 순으로 배열되고, 상기 제 1 열과 대응되게 제 2 열에는 적색(R), 녹색(G), 적색(R), 녹색(G) 순으로 배열되어 있다.
즉, 녹색(G)이 W 형태로 배열되고 상기 W 형태의 V자 내에는 청색(B)가 배열되고, V자 밖에는 적색(R)이 배열되고 있다.
도 4a 내지 도 4g는 도 2의 Ⅰ-Ⅰ'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 고농도 P++형 반도체 기판(61)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(62)을 형성한다.
이어, 상기 반도체 기판(61)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 격리막(63)을 형성한다.
그리고, 상기 소자 격리막(63)이 형성된 에피층(62) 전면에 게이트 절연막(64)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(65)을 형성한다.
도 4b에 도시한 바와 같이, 상기 반도체 기판(61)의 전면에 제 1 감광막(66)을 도포하고, 노광 및 현상 공정으로 청색(Blue), 녹색(Green), 적색(Red)의 각 포토다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(66)을 마스크로 이용하여 상기 에피층(62)에 저농도 n-형 불순물 이온을 주입하여 상기 청색, 드린, 적색 포토다이오드 영역(67)을 형성한다.
또한, 상기 각 포토다이오드 영역(67)은 리셋 트랜지스터(도 1 및 도 2의 Rx)의 소오스 영역이다.
한편, 상기 각 포토다이오드 영역(67)과 저농도 P-형 에피층(62)간에 역바이 어스가 걸리면, 공핍층이 생기고 여기서 빛을 받아 생기는 전자가 리셋 트랜지스터가 턴-오프(turn off)될 때 드라이브 트랜지스터 포텐셜을 낮추게 되고, 이는 리셋 트랜지스터가 턴-온되었다가 턴-오프될 때부터 계속 상기 포텐셜을 낮추게 되어 전압차이가 발생하게 되어 이를 신호처리로 이용하여 이미지 센서의 동작을 하게 된다.
여기서, 상기 각 포토다이오드 영역(67)의 깊이는 2 ~ 3㎛로 동일한 깊이로 형성하고 있다.
즉, 각 포토다이오드 영역(67)에 동일한 이온 주입 에너지로 불순물 이온을 주입하여 동일한 깊이를 갖도록 형성하고 있다.
도 4c에 도시한 바와 같이, 상기 제 1 감광막(66)을 완전히 제거하고, 상기 반도체 기판(61)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(65)의 양측면에 측벽 절연막(68)을 형성한다.
이어, 상기 반도체 기판(61)의 전면에 제 2 감광막(69)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(69)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 n+형 확산 영역(70)을 형성한다.
도 4d에 도시한 바와 같이, 상기 제 2 감광막(69)을 제거하고, 상기 반도체 기판(61)의 전면에 제 3 감광막(71)을 도포한 후, 노광 및 현상 공정으로 각 포토다이오드 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(71)을 마스크로 이용하여 상기 n-형 확산 영역(67)이 형성된 포토다이오드 영역에 p0형 불순물 이온을 주입하여 반도체 기판의 표면내에 p0형 확산 영역(72)을 형성한다.
여기서, 상기 p0형 확산 영역(72)은 0.1㎛ 이내의 깊이로 형성한다.
도 4e에 도시한 바와 같이, 상기 제 3 감광막(71)을 제거하고, 상기 반도체 기판(61)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
이어, 상기 반도체 기판(61)의 전면에 층간 절연막(73)을 형성하고, 상기 층간 절연막(73)상에 금속막을 증착한 후 선택적으로 패터닝하여 각종 금속배선(도시되지 않음)을 형성한다.
한편, 상기 층간 절연막(73) 및 금속 배선들은 여러 층으로 형성할 수도 있다.
그리고 상기 층간 절연막(73)상에 제 1 평탄화층(74)을 형성한다.
도 4f에 도시한 바와 같이, 상기 제 1 평탄화층(74)상에 청색, 적색, 녹색의 레지스트층을 각각 도포한 후, 노광 및 현상 공정을 진행하여 각각의 파장대별로 빛을 필터링하는 칼라필터층(75)을 형성한다.
이때 상기 각 칼라필터층(75)은 서로 다른 포토 및 식각 공정을 통해 형성되기 때문에 서로 높낮이 다른 단차를 가지고 있다.
도 4g에 도시한 바와 같이, 상기 평탄화가 진행된 칼라필터층(75)을 포함한 반도체 기판(61)의 전면에 제 2 평탄화층(76)을 형성하고, 상기 제 2 평탄화층(76)상에 마이크로렌즈 형성용 물질층을 도포한 후, 노광 및 현상 공정으로 상기 물질층을 패터닝하여 마이크로렌즈 패턴을 형성한다.
이어, 상기 마이크로렌즈 패턴을 리플로우시키어 마이크로렌즈(77)를 형성한다.
그러나 상기와 같은 종래 기술에 의한 씨모스 이미지 센서의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 색의 3원색인 청색(Blue), 녹색(Green), 적색(Red)의 포토다이오드를 각각 동일한 깊이로 형성함으로써 실리콘(silicon) 격자 구조에 대항하여 3원색은 파장의 차이 때문에 실리콘 표면으로부터 청색(B), 녹색(G), 적색(R)까지 침투 깊이의 차이가 심하여 특히 청색, 적색 픽셀(pixel)에 대하여 효과적인 역할을 못하여 이미지 센서의 특성이 저하되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 3원색의 파장 차이로 실리콘 격자 구조의 침투 깊이(penetration depth)를 감안하여 포토다이오드를 형성함으로써 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는 제 1, 제 2 포토다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 제 1 포토다이오드 영역에 소정깊이를 형성되는 청색 포토다이오드 영역과, 상기 청색 포토다이오드 영역과 일정한 갭을 상기 제 1 포토다이오드 영역에 상기 청색 포토다이오드 영역보다 깊게 형성되는 적색 포토다이오드 영역과, 상기 제 2 포토다이오드 영역에 상기 청색 포토다이오드 영역과 적색 포토다이오드 영역 사이의 깊이를 갖고 형성되는 녹색 포토다이오드 영역과, 상기 반도체 기판의 전면에 평탄화층과, 상기 평탄화층상에 상기 제 1, 제 2 포토다이오드 영역과 대응되게 형성되는 마이크로렌즈를 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 제 1, 제 2 포토다이오드 영역 및 트랜지스터 영역으로 정의된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 일정한 간격을 갖는 다수개의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 제 1 포토다이오드 영역에 불순물 이온을 주입하여 소정깊이를 갖는 청색 포토다이오드 영역을 형성하는 단계와, 상기 청색 포토다이오드 영역이 형성된 제 1 포토다이오드 영역에 상기 청색 포토다이오드 영역보다 더 깊게 불순물 이온을 주입하여 적색 포토다이오드 영역을 형성하는 단계와, 상기 제 2 포토다이오드 영역에 상기 청색 포토다이오드 영역과 적색 포토다이오드 영역 사이의 깊이로 불순물 이온을 주입하여 녹색 포토다이오드 영역을 형성하는 단계와, 상기 게이트 전극 타측의 트랜지스터 영역에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막 및 평탄화층을 차례로 형성하는 단계 와, 상기 평탄화층상에 상기 청색 및 적색 포토다이오드 영역과 녹색 포토다이오드 영역에 대응되게 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서 및 그의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명에 의한 CMOS 이미지 센서에서 칼라 필터의 바이어 패턴을 나타낸 평면도이다.
도 5에 도시한 바와 같이, 본 발명에 의한 CMOS 이미지 센서에서는 청색(Blue)과 적색(Red) 픽셀을 겸용으로 사용하고, 녹색(Green) 픽셀보다 크게 형성하여 칼라 필터의 바이어 패턴을 구성하고 있다.
즉, 한 픽셀에 청색(B)과 적색(R)의 포토다이오드 영역을 깊이만 다르게 하여 겸용으로 사용하고 있다.
도 6은 본 발명에 의한 씨모스 이미지 센서를 나타낸 구조 단면도이다.
도 6에 도시한 바와 같이, 제 1 도전형(P++형) 반도체 기판(101)의 표면내에 형성되는 제 1 도전형(P_형) 에피층(102)과, 상기 반도체 기판(101)의 소자 격리 영역에 형성되는 소자 격리막(103)과, 상기 소자 격리막(103)에 의해 정의된 반도체 기판(101)의 액티브 영역에 게이트 절연막(104)을 개재하여 형성되는 게이트 전극(105)과, 상기 게이트 전극(105) 일측의 상기 에피층(102)의 표면내에 0.3 ~ 0.5㎛의 깊이를 갖고 형성되는 제 2 도전형(n-형) 청색 포토다이오드 영역(107a)과, 상기 청색 포토다이오드 영역(107a)이 형성된 에피층(102)내에 상기 청색 포토다이 오드 영역(107a)보다 깊은 4.0 ~ 5.0㎛의 깊이를 갖고 형성되는 제 2 도전형(n-형) 적색 포토다이오드 영역(107b)과, 상기 청색 포토다이오드 영역(107a)과 일정한 간격을 갖고 1.5 ~ 3.0㎛의 깊이를 갖고 상기 에피층(102)의 표면내에 형성되는 제 2 도전형(n-형) 녹색 포토다이오드 영역(107c)과, 상기 청색 포토다이오드 영역(107a)의 표면내에 0.1㎛이내의 깊이를 갖고 형성되는 제 1 도전형(P0형) 불순물 영역(113)과, 상기 게이트 전극(105)의 양측면에 형성되는 절연막 측벽(109)과, 상기 게이트 전극(105) 타측의 에피층(102) 표면내에 형성되는 제 2 도전형(n+형) 불순물 영역(111)과, 상기 반도체 기판(101)의 전면에 차례로 형성되는 층간 절연막(114) 및 평탄화층(115)과, 상기 평탄화층(115)상에 상기 청색 및 적색 포토다이오드 영역(107a,107b)과 녹색 포토다이오드 영역(107c)과 대응되게 형성되는 마이크로렌즈(116)를 포함하여 구성되어 있다.
또한, 상기 에피층(102)의 두께는 4 ~ 7㎛로 형성되어 있다.
도 7a 내지 도 7h는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 7a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 단결정 실리콘 등의 반도체 기판(101)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(102)을 형성한다.
여기서, 상기 에피층(102)은 포토다이오드에서 공핍 영역(depletion region) 을 크고 깊게 형성하는데, 이는 광 전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위해서이다.
한편, 상기 반도체 기판(101)은 n형 기판에 p형 에피층을 형성할 수도 있다.
여기서, 상기 P-형 에피층(102)의 두께(B)는 4 ~ 7㎛로 형성한다.
이어, 상기 에피층(102)이 형성된 반도체 기판(101)에 소자간 격리를 위하여 소자 격리막(103)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(103)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치가 형성된 기판 전면에 희생 산화막(sacrifice oxide)을 얇게 형성하고, 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성한다. 이 때 상기 희생 산화막은 상기 트렌치의 내벽에도 형성되며, 상기 O3 TEOS막은 약 1000℃ 이상의 온도에서 진행된다.
이어, 상기 반도체 기판의 전면에, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 상기 O3 TEOS막을 제거하여 상기 트렌치의 내부에 소자 격리막(103)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
그리고 상기 그 후, 상기 소자 격리막(103)이 형성된 에피층(102) 전면에 게이트 절연막(104)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착한다.
여기서, 상기 게이트 절연막(104)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수도 있다.
그리고 상기 도전층 및 게이트 절연막(104)을 선택적으로 제거하여 게이트 전극(105)을 형성한다.
도 7b에 도시한 바와 같이, 상기 반도체 기판(101) 전면에 제 1 감광막(106)을 도포하고, 노광 및 현상 공정으로 청색(Blue) 포토다이오드 영역 및 적색 포토다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(106)을 마스크로 이용하여 상기 에피층 (102)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 녹색(Blue) 포토다이오드 영역(107a)을 형성한다.
여기서, 상기 녹색 포토다이오드 영역(107a)의 깊이는 반도체 기판(101)의 표면으로부터 약 0.3~0.5㎛로 형성한다.
도 7c에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(106)을 마스크로 이용하여 상기 에피층(102)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 적색(Red) 포토다이오드 영역(107b)을 형성한다.
여기서, 상기 적색 포토다이오드 영역(107a)의 깊이는 반도체 기판(101)의 표면으로부터 4~5㎛로 형성한다.
한편, 상기 청색 포토다이오드 영역(107a)과 적색 포토다이오드 영역(107b)은 동일 마스크를 이용하고, 이온 주입 에너지를 달리하여 형성한다.
또한, 상기 적색 포토다이오드 영역(107b)을 먼저 형성한 후, 더 낮은 이온 주입 에너지로 청색 포토다이오드 영역(107a)을 형성할 수도 있다.
도 7d에 도시한 바와 같이, 상기 제 1 감광막(106)을 모두 제거한 다음, 상기 반도체 기판(101) 전면에 제 2 감광막(108)을 도포하고, 노광 및 현상 공정으로 녹색(Green) 포토다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(108)을 마스크로 이용하여 상기 에피층(102)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 녹색(Green) 포토다이오드 영역(107c)을 형성한다.
여기서, 상기 녹색 포토다이오드 영역(107c)의 깊이는 상기 반도체 기판(101) 내에 표면으로부터 1.5 ~ 3.0㎛로 형성한다.
한편, 상기 녹색 포토다이오드 영역(107c)과 반도체 기판(101)의 갭은 0.5~1.0㎛을 갖도록 이온 주입 에너지를 조절하여 형성한다.
도 7e에 도시한 바와 같이, 상기 제 2 감광막(108)을 완전히 제거하고, 상기 반도체 기판(101)의 전면에 절연막을 증착한 후, 에치백(etch back) 공정을 실시하여 상기 게이트 전극(105)의 양측면에 절연막 측벽(109)을 형성한다.
이어, 상기 측벽 절연막(109)이 형성된 반도체 기판(101)의 전면에 제 3 감광막(110)을 도포하고, 노광 및 현상 공정으로 상기 각 포토다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(110)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 n+형 확산 영역(111)을 형성한다.
도 7f에 도시한 바와 같이, 상기 제 3 감광막(110)을 제거하고, 상기 반도체 기판(101)의 전면에 제 4 감광막(112)을 도포한 후, 노광 및 현상 공정으로 적색 및 청색의 포토다이오드 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 4 감광막(112)을 마스크로 이용하여 상기 청색 포토다이오드 영역(107a)이 형성된 에피층(102)에 제 1 도전형(p0형) 불순물 이온을 주입하여 상기 에피층(102)의 표면내에 p0형 확산 영역(113)을 형성한다.
여기서, 상기 제 1 p0형 확산 영역(116a)의 깊이는 0.1㎛ 이내로 형성한다.
도 7g에 도시한 바와 같이, 상기 제 4 감광막(112)을 제거하고, 상기 반도체 기판(101)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
이어, 상기 반도체 기판(101)의 전면에 층간 절연막(114)을 형성하고, 상기 층간 절연막(114)상에 금속막을 증착한 후 선택적으로 패터닝하여 각종 금속배선(도시되지 않음)을 형성한다.
한편, 상기 층간 절연막(114) 및 금속 배선들은 여러 층으로 형성할 수도 있다.
그리고 상기 층간 절연막(114)상에 평탄화층(115)을 형성한다.
도 7h에 도시한 바와 같이, 상기 평탄화층(115)상에 마이크로렌즈 형성용 물질층을 도포한 후, 노광 및 현상 공정으로 상기 물질층을 패터닝하여 마이크로렌즈 패턴을 형성한다.
이어, 상기 마이크로렌즈 패턴을 150 ~ 200℃의 온도에서 리플로우시키어 마이크로렌즈(116)를 형성한다.
즉, 상기 평탄화층(116)상에 마이크로렌즈 형성용 물질층을 도포한 후, 노광 및 현상 공정으로 상기 물질층을 패터닝하여 마이크로렌즈 패턴을 형성한다.
여기서, 상기 마이크로렌즈 형성용 물질층으로, 레지스트 또는 TEOS와 같은 산화막을 사용할 수도 있다.
여기서, 상기 리플로우 공정은 핫 플레이트(hot plate)를 이용하거나 퍼니스 (furnace)를 이용할 수 있다. 이때 수축 가열하는 방법에 따라 마이크로렌즈(116)의 곡률이 달라지는데 이 곡률에 따라서 집속 효율도 달라지게 된다.
이어, 상기 마이크로렌즈(116)에 자외선을 조사하여 경화한다. 여기서, 상기 마이크로렌즈(116)에 자외선을 조사하여 경화함으로써 상기 마이크로렌즈(116)는 최적의 곡률 반경을 유지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 상세히 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서 및 그의 제조방법은 다음과 같은 효과가 있다.
즉, 청색(B), 녹색(G), 적색(R) 파장이 반도체 기판의 침투 깊이(penetration depth)가 차이가 나므로 이 영역에만 포텐셜 웰(potential well)이 높은 영역으로 형성하여 해당 빛 에너지(light energy)에 의한 광전자 발생(photo electron generation)이 발생하게 함으로써 별도 컬러 필터의 형성 공정이 필요 없어 공정 단순화 및 코스트를 절감할 수 있고, 빛 에너지가 컬러 필터층을 투과하면서 광 흡수율을 저감되는 것을 방지하여 광 감도를 향상시킬 수 있다.

Claims (14)

  1. 제 1, 제 2 포토다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과,
    상기 제 1 포토다이오드 영역에 소정깊이를 형성되는 청색 포토다이오드 영역과,
    상기 청색 포토다이오드 영역과 일정한 갭을 상기 제 1 포토다이오드 영역에 상기 청색 포토다이오드 영역보다 깊게 형성되는 적색 포토다이오드 영역과,
    상기 제 2 포토다이오드 영역에 상기 청색 포토다이오드 영역과 적색 포토다이오드 영역 사이의 깊이를 갖고 형성되는 녹색 포토다이오드 영역과,
    상기 반도체 기판의 전면에 평탄화층과,
    상기 평탄화층상에 상기 제 1, 제 2 포토다이오드 영역과 대응되게 형성되는 마이크로렌즈를 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서, 상기 청색 포토다이오드 영역은 0.3 ~ 0.5㎛의 깊이를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
  3. 제 1 항에 있어서, 상기 적색 포토다이오드 영역은 4 ~ 5㎛의 깊이를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
  4. 제 1 항에 있어서, 상기 녹색 포토다이오드 영역은 1.5 ~ 3.0㎛의 깊이를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
  5. 제 1 항에 있어서, 상기 청색 포토다이오드 영역이 형성된 반도체 기판의 표면내에 상기 청색 포토다이오드 영역과 반대 도전형을 갖고 형성되는 불순물 영역을 더 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
  6. 제 5 항에 있어서, 상기 불순물 영역은 0.1㎛ 이내의 깊이를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
  7. 제 1 항에 있어서, 상기 녹색 포토다이오드 영역은 반도체 기판의 표면과 0.5 ~ 1.0㎛의 갭을 갖고 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
  8. 제 1, 제 2 포토다이오드 영역 및 트랜지스터 영역으로 정의된 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 일정한 간격을 갖는 다수개의 게이트 전극을 형성하는 단계;
    상기 게이트 전극 일측의 제 1 포토다이오드 영역에 불순물 이온을 주입하여 소정깊이를 갖는 청색 포토다이오드 영역을 형성하는 단계;
    상기 청색 포토다이오드 영역이 형성된 제 1 포토다이오드 영역에 상기 청색 포토다이오드 영역보다 더 깊게 불순물 이온을 주입하여 적색 포토다이오드 영역을 형성하는 단계;
    상기 제 2 포토다이오드 영역에 상기 청색 포토다이오드 영역과 적색 포토다이오드 영역 사이의 깊이로 불순물 이온을 주입하여 녹색 포토다이오드 영역을 형성하는 단계;
    상기 게이트 전극 타측의 트랜지스터 영역에 소오스/드레인 불순물 영역을 형성하는 단계;
    상기 반도체 기판의 전면에 층간 절연막 및 평탄화층을 차례로 형성하는 단계;
    상기 평탄화층상에 상기 청색 및 적색 포토다이오드 영역과 녹색 포토다이오드 영역에 대응되게 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  9. 제 8 항에 있어서, 상기 청색 포토다이오드 영역은 0.3 ~ 0.5㎛의 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  10. 제 8 항에 있어서, 상기 적색 포토다이오드 영역은 4 ~ 5㎛의 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  11. 제 8 항에 있어서, 상기 녹색 포토다이오드 영역은 1.5 ~ 3.0㎛의 깊이로 형 성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  12. 제 8 항에 있어서, 상기 청색 포토다이오드 영역이 형성된 반도체 기판의 표면내에 상기 청색 포토다이오드 영역과 반대 도전형을 갖는 불순물 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  13. 제 12 항에 있어서, 상기 불순물 영역은 0.1㎛ 이내의 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  14. 제 8 항에 있어서, 상기 녹색 포토다이오드 영역은 반도체 기판의 표면과 0.5 ~ 1.0㎛의 갭을 갖도록 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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