KR20070084701A - 어레이 기판 - Google Patents

Abstract

제품의 수율을 향상시킬 수 있는 어레이 기판을 개시한다. 어레이 기판은 제1 내지 제3 전극, 및 제1 전극과 제2 전극을 전기적으로 연결하는 연결부로 이루어진 스토리지 커패시터를 포함한다. 제3 전극은 화소 전극으로부터 연장되어 형성되며, 제1 전극은 제2 전극이 노출되는 제2 비아홀에서 제거된다. 이에 따라, 스토리지 커패시터는 제2 전극에서 핀홀이 발생하여 제1 전극 및 제2 전극이 서로 쇼트되는 것을 방지할 수 있으므로, 액정표시장치는 제품의 수율을 향상시킬 수 있다.

스토리지 커패시터, 쇼트

Description

어레이 기판{ARRAY SUBSTRATE}

도 1은 본 발명의 일실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1의 절단선 I-I'에 따른 단면도이다.

도 3은 도 2의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 액정표시장치 110 : 박막 트랜지스터

120 : 화소 전극 130 : 스토리지 커패시터

131 : 제1 전극 133 : 제2 전극

135 : 연결부 137 : 제3 전극

140 : 베이스 기판 150 : 게이트 절연막

160 : 보호막

본 발명은 어레이 기판에 관한 것으로, 더욱 상세하게는 제품의 수율을 향상시키기 위한 어레이 기판에 관한 것이다.

일반적으로, 액정표시장치는 박막 트랜지스터가 형성된 어레이 기판, 컬러필 터기판 및 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 포함한다.

어레이 기판은 게이트 신호를 전송하는 게이트 라인, 데이터 라인을 전송하는 데이터 라인, 게이트 라인 및 데이터 라인과 전기적으로 연결된 박막 트랜지스터, 스토리지 커패시터 및 화소 전극을 포함한다.

여기서, 스토리지 커패시터는 소정의 커패시턴스을 형성하여 현재 화소에 인가된 신호 전압을 다음 신호 전압이 인가될 때까지 유지한다. 스토리지 커패시터는 게이트 라인으로부터 연장되어 형성된 제1 전극 및 제1 전극의 상부에 형성된 제2 전극을 포함한다. 제1 전극과 제2 전극과의 사이에는 게이트 절연막이 개재되고, 제2 전극과 화소 전극과의 사이에는 보호막이 개재된다. 보호막은 제2 전극을 일부분 노출하는 비아홀을 가지며, 화소 전극은 비아홀을 통해 제2 전극과 전기적으로 연결된다.

이와 같이, 보호막은 제2 전극의 상부에 형성되기 때문에, 보호막을 형성하는 공정 및 비아홀을 형성하는 공정을 진행하는 과정에서 제2 전극이 손상될 수 있다. 특히, 제2 전극은 몰리브덴(Mo)을 포함하여 이루어지기 때문에, 비아홀이 형성된 영역에서 몰리브덴이 훼손되어 핀홀이 발생할 수 있다. 이로 인해, 제2 전극이 제1 전극과 쇼트되어 제1 전극과 제2 전극과의 사이에 커패시턴스를 정상적으로 형성할 수 없다. 이에 따라, 액정표시장치는 정상적인 영상을 표시할 수 없으므로, 제품의 수율이 저하된다.

본 발명의 목적은 스토리지 커패시터에서 쇼트가 발생하는 것을 방지하여 제품의 수율을 향상시킬 수 있는 어레이 기판을 제공하는 것이다.

본 발명에 따른 어레이 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소전극, 스토리지 커패시터, 제1 절연막 및 제2 절연막으로 이루어진다.

상기 게이트 라인은 게이트 신호를 전송하고, 상기 데이터 라인은 데이터 신호를 전송한다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결된다. 상기 화소전극은 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 스토리지 커패시터는 상기 게이트 라인으로부터 연장되어 형성된 제1 전극, 상기 제1 전극의 상부에 형성된 제2 전극, 상기 제1 전극 및 상기 제2 전극을 전기적으로 연결하는 연결전극, 및 상기 제2 전극의 상부에 형성되고 상기 화소전극으로부터 연장된 제3 전극을 포함한다. 상기 제1 절연막은 상기 제2 전극과 상기 제3 전극과의 사이에 개재되고, 상기 제2 절연막은 상기 제1 전극과 상기 제2 전극과의 사이에 개재된다.

상기 제1 절연막에는 상기 제2 전극을 부분적으로 노출시키는 비아홀이 형성되고, 상기 연결 전극은 상기 비아홀을 통해 상기 제2 전극과 전기적으로 연결된다. 여기서, 상기 제1 전극은 상기 비아홀과 대응하는 부분이 제거된다.

이러한 어레이 기판에 따르면, 제1 전극이 비아홀과 대응하는 영역에서 제거되기 때문에, 제2 전극에서 핀홀이 발생하여 제1 전극과 제2 전극이 서로 쇼트되는 것을 방지할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 어레이 기판을 나타낸 평면도이다.

도 1을 참조하면, 상기 어레이 기판(100)은 베이스 기판(110), 게이트 라인들(..., GLn-1, GLn, ...), 데이터 라인들(..., DLm-1, DLm, ...), 박막 트랜지스터(Thin Film Transistor : 이하, TFT)(110), 화소 전극(120), 및 스토리지 커패시터(130)를 포함한다.

상기 게이트 라인들(..., GLn-1, GLn, ...)은 제1 방향(D1)으로 연장되어 형성되며, 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배치된다. 상기 게이트 라인들(..., GLn-1, GLn, ...)은 외부로부터 제공된 게이트 신호를 전송한다.

상기 데이터 라인들(..., DLm-1, DLm, ...)은 베이스 기판(110) 상에서 상기 게이트 라인들(..., GLn-1, GLn, ...)과 절연되어 구비된다. 상기 데이터 라인들(..., DLm-1, DLm, ...)은 상기 제2 방향(D2)으로 연장되어 형성되고, 상기 제1 방향(D1)으로 배치된다. 상기 데이터 라인들(..., DLm-1, DLm, ...)은 외부로부터 제공된 데이터 신호를 전송한다.

상기 게이트 라인들 및 다수의 데이터 라인들은 다수의 화소 영역을 정의한다. 도 1에 도시된 화소 영역(PA)은 n번째 게이트 라인(GLn) 및 m번째 데이터 라인(DLm)에 의해 정의된다.

상기 TFT(110)는 상기 화소 영역(PA)에 형성된다. 상기 TFT(110)는 n번째 게이트 라인(GLn) 및 m번째 데이터 라인(DLm)과 전기적으로 연결되어 신호 전압을 상기 화소 전극(120)에 인가하고 차단한다. 도면에는 하나의 TFT(110)만을 도시하였 으나, 상기 TFT(110)는 각 화소 영역별로 구비된다.

상기 TFT(110)는 상기 n번째 게이트 라인(GLn)으로부터 연장되어 형성된 게이트 전극(111), 상기 m번째 데이터 라인(DLm)으로부터 연장되어 형성된 소오스 전극(113) 및 상기 소오스 전극(113) 소정의 거리로 이격되어 형성된 드레인 전극(115)을 포함한다. 상기 소오스 전극(113) 및 상기 드레인 전극(115)은 일부분이 상기 게이트 전극(111)의 상부에 위치하고, 상기 드레인 전극(115)은 상기 화소 전극(120)과 전기적으로 연결된다.

도면에는 도시하지 않았으나, 상기 TFT(110)는 상기 게이트 전극(111)과 상기 소오스 전극(113) 및 상기 드레인 전극(115)과의 사이에 개재된 반도체 층을 더 포함한다.

상기 화소 전극(120)은 상기 드레인 전극(115)과 전기적으로 연결되어 상기 신호 전압을 수신한다. 상기 화소 전극(120)은 각 화소 영역별로 절연되어 형성된다. 상기 화소 전극(120)은 상기 화소 전극(150)은 투명한 도전성 전극, 예컨대, 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)로 이루어진다.

한편, 상기 스토리지 커패시터(130)는 커패시턴스을 형성하여 현재 상기 화소 영역(PA)에 인가된 신호 전압을 다음 신호 전압이 인가될 때까지 유지한다. 상기 캐패시터(130)는 각 화소 영역별로 형성된다.

이하, 도면을 참조하여서 상기 스토리지 커패시터(130)의 구조에 대하여 구체적으로 설명한다.

도 2는 도 1의 절단선 I-I'에 따른 단면도이고, 도 3은 도 2의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.

도 1 및 도 2를 참조하면, 스토리지 커패시터(130)는 제1 전극(131), 제2 전극(133), 상기 제1 전극(131)과 상기 제2 전극(133)을 전기적으로 연결하는 연결부(135), 및 제3 전극(137)을 포함한다.

상기 제1 전극(131)은 베이스 기판(110) 상에 형성된다. 여기서, 상기 베이스 기판(140)은 광이 투과하는 재질, 예컨대, 유리, 석영, 사파이어 등과 같은 투명한 재질로 이루어진 기판이다. 상기 제1 전극(131)은 상기 n-1번째 게이트 라인(GLn-1)으로부터 연장되어 형성되며, 상기 n-1번째 게이트 라인(GLn-1)이 형성되는 과정에서 함께 형성된다.

상기 제1 전극(131)은 상기 베이스 기판(140) 상에 형성된 하부 전극(131a) 및 상기 제1 상부 전극(131a)의 상면에 형성된 상부 전극(131b)을 포함한다. 상기 하부 전극(131a)은 몰리브덴(Mo)으로 이루어지며, 상부 전극(131b)은 알루미늄(Al) 또는 알루미늄 합금으로 이루어진다.

이 실시예에 있어서, 상기 제1 전극(131)은 이중막으로 형성되며, 단일막 또는 삼중막으로 형성될 수도 있다.

상기 제1 전극(131)이 형성된 상기 베이스 기판(140) 상에는 게이트 절연막(150)이 형성된다. 여기서, 상기 게이트 절연막(130)은 약 4000Å의 두께를 갖는다.

상기 게이트 절연막(130)의 상면에는 상기 제2 전극(133)이 형성된다. 상기 제2 전극(133)은 상기 제1 전극(131)과 대응하는 영역에 형성된다. 상기 제2 전극(133)은 상기 데이터 라인들(..., DLm-1, DLm, ...)과 동일층에 형성되며, 상기 데이터 라인들(..., DLm-1, DLm, ...)을 형성하는 공정 과정에서 함께 형성된다.

상기 제2 전극(133)은 제1 내지 제3 도전층(133a, 133b, 133c)으로 이루어진다. 상기 제1 도전층(133a)은 상기 게이트 절연막(150)의 상면에 형성되고, 몰리브덴으로 이루어진다. 제2 도전층(133b)은 상기 제1 도전층(133a)의 상면에 형성되고, 알루미늄 또는 알루미늄 합금으로 이루어진다. 제3 도전층(133c)은 상기 제2 도전층(133b)의 상면에 형성되고, 몰리브덴으로 이루어진다.

상기 제2 전극(133)이 형성된 상기 게이트 절연막(150) 상에는 보호막(160)이 형성된다. 상기 보호막(160)은 무기 절연물질, 예컨대, 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 이루어지며, 약 2000Å의 두께를 갖는다.

상기 게이트 절연막(150) 및 상기 보호막(160)은 일부분이 제거되어 형성된 제1 비아홀(VH1)을 갖는다. 상기 제1 전극(131)은 상기 제1 비아홀(VH1)을 통해 일부분이 노출된다. 여기서, 상기 제2 전극(132)은 상기 제1 비아홀(VH1)이 형성되는 영역에서 제거된다.

또한, 상기 보호막(160)은 상기 제2 전극(133)의 상부에서 일부분이 제거되어 형성된 제2 비아홀(VH2)을 갖는다. 상기 제2 전극(133)은 상기 제2 비아홀(VH2)을 통해 일부분이 노출된다.

상기 보호막(160)의 상면에는 상기 연결부(135)가 형성된다. 상기 연결부(135)는 상기 제1 및 제2 비아홀(VH1, VH2)이 형성된 영역에 위치하고, 상기 화소 전극(120)으로부터 소정의 거리로 이격되어 위치한다. 상기 연결부(135)는 상기 제1 비아홀(VH1)을 통해 상기 제1 전극(131)과 전기적으로 연결되고, 상기 제2 비아홀(VH2)을 통해 상기 제2 전극(133)과 전기적으로 연결된다. 이로써, 상기 제2 전극(133)은 상기 제1 전극(131)과 전기적으로 연결된다. 상기 연결부(135)는 투명한 도전성 전극, 예컨대, ITO 또는 IZO로 이루어진다.

특히, 상기 제1 전극(131)은 상기 제2 비아홀(VH2)과 대응하는 영역(OA)에서 제거된다. 이에 따라, 상기 제2 전극(133)의 제3 도전층(133c)이 상기 제2 비아홀(VH2)을 통해 노출된 부분에서 발생하는 핀홀 때문에, 상기 제1 전극(131) 및 상기 제2 전극(133)이 서로 쇼트되는 것을 방지할 수 있다. 따라서, 상기 액정표시장치(100)는 상기 스토리지 커패시터(130)의 쇼트 때문에 비정상적인 영상이 표시되는 것을 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

도 1 및 도 3을 참조하면, 상기 보호막(160)의 상면에는 상기 제3 전극(137)이 형성된다. 상기 제3 전극(137)은 상기 화소 전극(120)으로부터 연장되어 형성되며, 상기 화소 전극(120)이 형성되는 공정 과정에서 함께 형성된다. 상기 제3 전극(137)은 상기 연결부(135)와 소정의 거리로 이격되어 형성되며, 투명한 도전성 전극, 예컨대, ITO 또는 IZO로 이루어진다.

이로써, 상기 스토리지 커패시터(130)는 상기 제2 전극(133)과 상기 제3 전극(135)과의 사이에 커패시턴스가 형성된다. 여기서, 상기 제2 전극(133)과 상기 제3 전극(135)과의 사이에 개재된 상기 보호막(160)은 상기 게이트 절연막(150)보다 얇은 두께를 갖는다. 이에 따라, 상기 연결부(135)를 형성하기 위해서 상기 커 패시턴스를 형성하기 위한 상부 전극, 즉, 상기 제3 전극(137)의 크기가 축소되더라도 상기 캐패시턴스의 감소를 방지할 수 있다.

상술한 본 발명에 따르면, 스토리지 커패시터는 게이트 라인으로부터 연장된 제1 전극, 데이터 라인과 동일층에 형성된 제2 전극 및 화소 전극으로부터 연장된 제3 전극으로 이루어진다. 제1 전극 및 제2 전극은 연결부에 의해 전기적으로 연결되며, 제1 전극은 제2 전극과 연결부가 도전되는 제2 비아홀과 대응하는 영역이 제거된다. 이에 따라, 제2 비아홀을 통해 노출된 제2 전극에서 발생된 핀홀 때문에, 제1 전극 및 제2 전극이 서로 쇼트되는 것을 방지할 수 있다.

또한, 스토리지 커패시터는 제2 전극과 제3 전극과의 사이에는 게이트 절연막보다 두께가 얇은 보호막이 개재되기 때문에, 제3 전극의 크기가 축소되더라도 커패시턴스가 감소되는 것을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. 게이트 신호를 전송하는 게이트 라인;

   데이터 신호를 전송하는 데이터 라인;

   상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결된 박막 트랜지스터;

   상기 박막 트랜지스터와 전기적으로 연결된 화소 전극;

   상기 게이트 라인으로부터 연장되어 형성된 제1 전극, 상기 제1 전극의 상부에 형성된 제2 전극, 상기 제1 전극 및 상기 제2 전극을 전기적으로 연결하는 연결전극, 및 상기 제2 전극의 상부에 형성되고 상기 화소전극으로부터 연장된 제3 전극을 포함하는 스토리지 커패시터;

   상기 제2 전극과 상기 제3 전극과의 사이에 개재된 제1 절연막; 및

   상기 제1 전극과 상기 제2 전극과의 사이에 개재된 제2 절연막을 포함하는 것을 특징으로 하는 액정표시장치.
2. 제1항에 있어서, 상기 제3 전극은 상기 연결 전극과와 소정의 거리로 이격되어 위치하는 것을 특징으로 하는 액정표시장치.
3. 제2항에 있어서, 상기 제1 및 제2 절연막에는 상기 제1 전극을 부분적으로 노출시키는 제1 비아홀이 형성되고,

   상기 연결 전극은 상기 제1 비아홀을 통해 상기 제1 전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
4. 제3항에 있어서, 상기 제1 절연막에는 상기 제2 전극을 부분적으로 노출시키는 제2 비아홀이 형성되고,

   상기 연결 전극은 상기 제2 비아홀을 통해 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
5. 제4항에 있어서, 상기 제1 전극은 상기 제2 비아홀과 대응하는 부분이 제거되는 것을 특징으로 하는 액정표시장치.

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