KR20070080740A - 액정 표시장치 및 그 제조 방법 - Google Patents

액정 표시장치 및 그 제조 방법 Download PDF

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KR20070080740A KR1020060012164A KR20060012164A KR20070080740A KR 20070080740 A KR20070080740 A KR 20070080740A KR 1020060012164 A KR1020060012164 A KR 1020060012164A KR 20060012164 A KR20060012164 A KR 20060012164A KR 20070080740 A KR20070080740 A KR 20070080740A
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Abstract

본 발명은 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
본 발명의 제1 실시예에 따른 액정표시장치의 제조 방법은 제1 마스크 공정을 통해 하부 기판 상에 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결되고 화소 영역내에 나란한 다수개의 공통 전극 핑거부를 포함하는 게이트 금속 패턴군을 형성하는 단계와; 제2 마스크 공정을 통해 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인 하부 전극과 접속된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군과, 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군 및 상기 반도체 패턴군 하부에 중첩되는 게이트 절연 패턴을 형성하는 단계와; 제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극, 상기 드레인 전극을 덮는 화소 전극 수평부 및 상기 화소 전극 수평부와 연결되고 상기 공통 전극 핑거부와 나란한 화소 전극 핑거부를 포함하는 투명 도전 패턴군 및, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막을 형성하는 단계를 포함한다.

Description

액정 표시장치 및 그 제조 방법 {Liquid Crystal Display Device And Method For Fabricating The Same}
도 1은 종래 4 마스크 공정을 통해 제조된 액정표시장치의 박막 트랜지스터 어레이 기판의 일부를 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 XXI-XXI'선과 XXⅡ- XXⅡ'선을 따라 절취하여 나타내는 단면도.
도 3a 내지 도 3h는 도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 과정을 단계적으로 설명하기 위한 단면도들.
도 4는 본 발명의 제1 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 "I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ'"선을 따라 절취하여 나타내는 단면도.
도 6a 및 도 6b는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7d는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 8a 및 도 8b는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9c는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 10a 및 도 10b는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 내지 도 11d는 본 발명의 제1 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 12는 본 발명의 제2 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 13은 도 12에 도시된 박막 트랜지스터 어레이 기판을 "Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'"선을 따라 절취하여 나타내는 단면도.
도 14a 및 도 14b는 본 발명의 제2 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 본 발명의 제2 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 16a 및 도 16b는 본 발명의 제2 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 17은 본 발명의 제3 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 18은 도 17에 도시된 박막 트랜지스터 어레이 기판을 "Ⅶ-Ⅶ', Ⅷ-Ⅷ', Ⅸ-Ⅸ'"선을 따라 절취하여 나타내는 단면도.
도 19a 및 도 19b는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 20a 내지 도 20c는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 21a 및 도 21b는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 22a 내지 도 22c는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 23a 및 도 23b는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 24a 내지 도 24d는 본 발명의 제3 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 25는 본 발명의 제4 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 26은 도 25에 도시된 박막 트랜지스터 어레이 기판을 " Ⅹ-Ⅹ', ⅩＩ-ⅩＩ', ⅩⅡ-ⅩⅡ'"선을 따라 절취하여 나타내는 단면도.
도 27a 및 도 27b는 본 발명의 제4 실시예 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 28a 및 도 28b는 본 발명의 제4 실시예 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 29a 및 도 29b는 본 발명의 제4 실시예 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102, 202, 302, 402 : 게이트 라인
4, 104, 204, 304, 404 : 데이터 라인
104a, 204a, 304a, 404a : 데이터 라인 하부 전극
104b, 204b, 304b, 404b : 데이터 라인 하부 전극
6, 106, 206, 306, 406 : 박막 트랜지스터
8, 108, 208, 308, 408 : 게이트 전극
302a, 402a, 308a, 408a, 326a, 426a, 314a, 316a : 제1 도전층
302b, 402b, 308b, 408b, 326b, 426b, 314b, 316b : 제2 도전층
116, 316 : 공통 라인 114, 314 : 공통전극 핑거부
10, 110, 210, 310, 410 : 소스 전극
12, 112, 212, 312, 412 : 드레인 전극
21, 121, 221, 321, 421 : 활성층
23, 123, 223, 323, 423 : 오믹 접촉층
20, 120, 220, 320, 420 : 반도체 패턴
11 : 채널부 111, 211, 311, 411 : 채널 보호막
13, 122, 222, 322, 422: 컨택홀 14, 114, 214, 314, 414 : 화소 전극
150, 250, 350, 450 : 스토리지 캐패시터
252, 452 : 스토리지 전극 155, 355 : 공통 패드
132, 232, 332, 432 : 데이터 패드 하부 전극
134, 234, 334, 434 : 데이터 패드 상부 전극
130, 230, 330, 430 : 데이터 패드
126, 226, 326, 426 : 게이트 패드 하부 전극
128, 228, 328, 428 : 더미 전극
129, 229, 329, 429 : 게이트 패드 상부 전극
124, 224, 324, 424 : 게이트 패드
50, 160, 170, 180, 360, 370, 380 : 마스크
P1 : 투과 영역 P2 : 부분 투과 영역
P3 : 차단 영역
45, 162, 174, 184, 362, 374, 384 : 포토레지스트 패턴
127, 227, 327, 427 : 게이트 절연 패턴
127a, 227a : 제1 절연패턴 127b, 227b : 제1 절연패턴
본 발명은 액정표시장치에 관한 것으로, 특히 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 상/하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다. 이를 위하여 액정표시장치는 액정표시패널과, 액정표시패널에 광을 조사하는 백 라이트 유닛을 구비한다.
액정표시패널은 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래의 4마스크 공정을 이용한 박막 트랜지스터 어레이 기판의 일부를 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 "XXⅠ- XXⅠ'"선과 "XXⅡ- XXⅡ'"선을 따라 절취하여 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(25) 위에 게이트 절연막(27)을 사이에 두고 교차되는 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(14)과, 게이트 라인(2)과 화소 전극(14)의 중첩부에 형성된 스토리지 캐패시터(미도시)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(27)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널(11)을 형성하는 활성층(21)을 더 구비한다. 이러한 활성층(21) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(23)이 더 형성된다.
화소 전극(14)은 보호막(29)을 관통하는 접촉홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(미도시)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판을 제조하는 4마스크 공정을 상세히 하면 도 3a 내지 도 3h에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(25) 상에 게이트 전극(8)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(25) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 전극(8)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트 금속층으로는 알루미늄계 금속 등이 이용된다.
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(25) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(27), 비정질 실리콘층(51), n+ 비정질 실리콘층(53), 그리고 소스/드레인 금속층(41)이 순차적으로 형성된다. 여기서, 게이트 절연막(27)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
그 다음, 소스/드레인 금속층(41) 위에 포토레지스트(43)를 형성한 후 제2 마스크(50)가 하부기판(25) 상부에 정렬된다. 제2 마스크(50)는 자외선을 노출시키는 투과영역(P1)과, 자외선의 일부를 투과시키는 부분 투과영역(P2)과, 자외선을 차단하는 차단 영역(P3)을 구비한다. 제2 마스크 기판(50)의 부분 투과영역(P2)은 회절 노광부 또는 반투과부를 구비함으로써 자외선의 일부만을 투과시킨다.
이러한 제2 마스크(50)를 이용한 포토레지스트(43)를 노광한 후 현상함으로써 제2 마스크(50)의 차단 영역(P3)과 부분 투과 영역(P2)에 대응하는 부분에 도 3c에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(45)이 형성된다. 즉, 부분 투과 영역(P2)에 형성된 제2 포토레지스트 패턴(45B)은 차단 영역(P3)에서 형성된 제1 포토레지스트 패턴(45A)보다 낮은 높이를 갖게 된다.
이러한 포토레지스트 패턴(45)을 이용하여 노출된 소스/드레인 금속층(41) 과 노출된 소스/드레인 금속층(41) 하부의 n+ 비정질 실리콘층(53) 및 비정질 실리콘층(51)을 순차적으로 식각하여 제거한다. 포토레지스트 패턴(45)을 이용하여 소스/드레인 금속층(41), n+ 비정질 실리콘층(53) 및 비정질 실리콘층(51)을 순차적으로 제거하면 도 3d에 도시된 바와 같이 데이터 라인(4), 소스-드레인 금속패턴(73), 소스-드레인 금속패턴(73) 하부에 반도체 패턴(20)이 형성된다.
그 다음, 기체 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(45)을 애싱함으로써 도 3e에 도시된 바와 같이 제1 포토레지스트 패턴(45A)은 얇아지게 되고, 제2 포토레지스트 패턴(45B)은 제거된다. 애싱 공정 진행시 제2 포토레지스트 패턴(45B)의 제거와 함께 제1 포토레지스트 패턴(45A)의 양측부도 동시에 제거된다. 그리고, 도 3e에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(45A)을 이용한 습식 식각 공정으로 포토레지스트 패턴(45)의 애싱 공정 후 노출된 소스-드레인 금속패턴(73)과 데이터 라인(4)이 제거된다. 애싱 공정 후 노출된 소스-드레인 금속패턴(73)이 제거됨에 따라 소스 전극(10)과 드레인 전극(12)이 형성되 고, 제거된 소스-드레인 금속패턴(73) 및 데이터 라인(4) 아래의 오믹 접촉층(23)이 노출된다.
노출된 오믹 접촉층(23)은 도 3f에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(45A)을 이용한 건식 식각으로 제거되고, 박막 트랜지스터의 채널부(11)가 형성된다.
그리고, 도 3g에 도시된 바와 같이 소스 전극(10) 및 드레인 전극(12)과 데이터 라인(4) 위에 남아 있던 제1 포토레지스트 패턴(45A)이 스트립 공정으로 제거된다.
도 3b 내지 도 3g에서 상술한 바와 같이 단차를 갖는 포토레지스트 패턴(45) 을 이용하여 반도체 패턴(20)과, 박막 트랜지스터의 채널부(11)와, 소스 전극(10) 및 드레인 전극(12)을 하나의 마스크 공정으로 형성할 수 있다. 그러나 애싱된 제1 포토레지스트 패턴(45A)을 이용하여 데이터 라인(4), 소스-드레인 금속 패턴(43)과 오믹 접촉층(23)의 양측부가 한번 더 식각됨으로써 소스 전극(10), 드레인 전극(12) 및 오믹 접촉층(23)과 그(10, 12, 43) 아래 활성층(21)은 계단 형태로 일정한 단차를 갖게 된다.
도 3h를 참조하면, 제2 마스크 공정으로 소스 전극(10), 드레인 전극(12), 채널부(11), 데이터 라인(4)을 포함하는 제2 도전 패턴군이 형성된 게이트 절연막(27) 상에 제3 마스크 공정을 이용하여 접촉홀(13)을 포함하는 보호막(52)이 형성된다. 그리고 접촉홀(13)을 포함하는 보호막(52) 상에 제4 마스크를 이용하여 화소 전극(14)이 형성된다.
제3 마스크 공정 및 제4 마스크 공정을 상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(27) 상에 PECVD 등의 증착 방법으로 보호막(29)이 전면 형성된다. 이어서, 보호막(29)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 접촉홀(13)이 형성된다. 접촉홀(13)은 보호막(29)을 관통하여 드레인 전극(12)을 노출시킨다.
그리고 보호막(29) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(14)이 형성된다. 화소 전극(14)은 접촉홀(13)을 통해 드레인 전극(12)과 전기적으로 접속된다.
이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4 마스크 공정으로 형성되므로 제조 공정이 복잡하다는 문제점이 있다.
또한 종래 4 마스크 공정은 제2 마스크로 회절 노광 마스크를 사용함으로써 활성층(21)이 데이터 라인(4) 양측으로 노출됨에 따라 화면이 흔들리는 웨이브 노이즈(wave noise) 현상을 유발하므로 문제가 된다. 이러한 웨이브 노이즈 현상은 백라이트 유닛으로부터 액정표시패널로 조사된 광에 의해 활성층(21) 노출부에 광전류(photocurrent)가 발생함으로써 이 광전류가 흐르는 활성층(21) 및 화소 영역에 형성된 화소 전극(14) 사이에 캐패시터 값 변동등의 전류 왜곡 현상이 발생하기 때문에 유발된다.
한편, 제2 마스크로 주로 사용되는 회절 노광 마스크는 슬릿(slit)으로 형성된 회절 노광부를 포함하고 있고, 이 슬릿은 대형으로 갈수록 그 패턴이 불균일하 게 형성된다.
따라서 회절 노광 마스크를 통해 대면적의 박막 트랜지스터 어레이 기판을 제조할 때, 불균일한 슬릿 패턴을 통해 형성되는 포토레지스트 패턴 또한 불균일하게 형성될 수 있어 문제가 된다. 불균일하게 형성된 포토레지스트 패턴은 대면적의 액정표시장치의 신뢰성을 저하시키므로, 대면적의 액정표시장치를 제조에 회절 노광 마스크를 적용하는데 어려움이 있다.
한편, 회절 노광 마스크의 가격은 회절 노광부를 포함하지 않는 일반적인 마스크의 가격에 비해 매우 비싸므로 회절 노광 마스크는 회절 노광 마스크를 통해 제조되는 액정표시장치의 제조 단가를 상승시키는 주요 원인이 된다.
한편, 도 1 내지 도 3h에서는 수직 전계 인가형 액정표시장치를 도시하였으나 상술한 문제점들은 수직 전계 인가형 액정표시장치뿐만 아니라 수평 전계 인가형 액정표시장치에서도 발생할 수 있다.
따라서, 본 발명은 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있는 액정표시장치 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 액정표시장치는 하부 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과; 상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과; 상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과; 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴 및, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 형성된 공통라인과; 상기 공통라인과 연결되고 화소 영역내에 나란하게 형성된 다수의 공통 전극 핑거부와; 상기 드레인 전극 상에 직접 형성된 화소 전극 수평부와; 상기 화소 전극 수평부에 연결되어 상기 화소 영역 내에 상기 공통 전극 핑거부와 나란하게 형성된 화소 전극 핑거부를 구비한다.
상기 드레인 전극 및 상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되도록 상기 공통 라인을 따라 형성된다.
상기 공통 라인과 상기 데이터 라인 하부 전극의 교차부에서 상기 데이터 라인 하부 전극의 에지면은 상기 공통 라인의 에지면과 동일 선상에 형성되거나 상기 데이터 라인 하부 전극의 에지면이 상기 공통 라인의 에지면보다 돌출된 형상으로 형성된다.
상기 공통 라인에서 연장된 공통 패드 하부 전극과; 상기 공통 패드 하부 전극 상에 직접 형성된 공통 패드 상부 전극을 추가로 구비한다.
또한 상기 공통 라인에서 연장된 공통 패드 하부 전극과; 게이트 절연 패턴을 사이에 두고 상기 공통 패드 하부 전극과 중첩되는 더미 전극과; 상기 공통 패드 하부 전극 및 상기 더미 전극과 접속되는 공통 패드 상부 전극을 추가로 구비할 수 있다.
그리고 본 발명의 제2 실시예에 따른 액정표시장치는 하부 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과; 상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과; 상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과; 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴, 및 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와; 상기 드레인 전극 상에 직접 형성됨과 아울러 상기 화소 영역에 형성되는 화소 전극을 구비한다.
상기 화소 전극은 게이트 절연패턴 및 이 게이트 절연패턴과 중첩된 스토리지 전극을 사이에 두고 상기 게이트 라인과 중첩된다.
상기 스토리지 전극의 에지면은 상기 게이트 절연패턴의 에지면과 동일 선상에 형성된다.
상기 화소 전극 및 상기 스토리지 전극의 중첩부에서 상기 게이터 라인과 중 첩된 상기 스토리지 전극의 에지면은 상기 화소 전극의 에지면과 동일선상에 형성되거나 상기 화소 전극의 에지면보다 돌출된 형상으로 형성된다.
본 발명의 제1 및 제2 실시예에서 상기 데이터 라인 상부 전극은 연장되어 상기 소스 전극 상에 직접 형성되는 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에서 상기 게이트 절연패턴의 에지면은 상기 데이터 라인 하부 전극, 상기 소스 전극 및 드레인 전극의 에지면과 동일선상에 형성된다.
본 발명의 제1 및 제2 실시예의 상기 게이트 라인과 상기 데이터 라인 하부 전극의 교차부에서 상기 데이터 라인 하부 전극의 에지면은 상기 데이터 라인 상부 전극의 에지면과 동일 선상에 형성되거나 상기 데이터 라인 하부 전극의 에지면이 상기 데이터 라인 상부 전극의 에지면보다 돌출된 형상으로 형성된다.
본 발명의 제1 및 제2 실시예에서 상기 게이트 절연 패턴은 상기 게이트 라인 및 상기 게이트 전극에 중첩된 제1 게이트 절연패턴과; 상기 제1 게이트 절연패턴 및 상기 하부 기판상에 형성된 제2 게이트 절연패턴을 포함하는 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에서는 상기 게이트 라인에서 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비한다.
또한 본 발명의 제1 및 제2 실시예에서는 상기 게이트 라인에서 연장된 게이트 패드 하부 전극과; 게이트 절연 패턴을 사이에 두고 상기 게이트 패드 하부 전 극과 중첩되는 더미 전극과; 상기 게이트 패드 하부 전극 및 상기 더미 전극과 접속되는 게이트 패드 상부 전극을 추가로 구비할 수 있다.
본 발명의 제1 및 제2 실시예에서는 상기 데이터 라인에서 연장된 데이터 패드 하부 전극과; 상기 데이터 패드 하부 전극 상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비한다.
또한 본 발명의 제3 실시예에 따른 액정표시장치는 하부 기판 상에 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과; 상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과; 상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과; 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴 및, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 형성되고 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 공통라인과; 상기 공통라인과 연결되고 화소 영역내에 나란하게 형성된 다수의 공통 전극핑거부와; 상기 드레인 전극 상에 직접 형성된 화소 전극 수평부 와; 상기 화소 전극 수평부에 연결되어 상기 화소 영역 내에 상기 공통 전극 핑거부와 나란하게 형성된 화소 전극 핑거부를 구비한다.
상기 화소 전극 수평부 및 상기 화소 전극 핑거부의 하부에는 상기 게이트 절연 패턴이 중첩된다.
상기 게이트 절연패턴의 에지면은 상기 데이터 라인 상부 전극, 상기 화소 전극 수평부 및 상기 화소 전극 핑거부의 에지면과 동일선상에 형성된다.
상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩된다.
상기 공통 라인에서 연장된 공통 패드 하부 전극과; 상기 공통 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 공통 패드 상부 전극과; 상기 게이트 절연패턴을 관통하여 상기 공통 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀을 추가로 구비한다.
또한 상기 공통 라인에서 연장된 공통 패드 하부 전극과; 상기 공통 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 더미 전극과; 상기 게이트 절연패턴 및 상기 더미 전극을 관통하여 상기 공통 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀과; 상기 노출된 더미 전극 상에 직접 형성된 공통 패드 상부 전극을 추가로 구비할 수 있다.
그리고 본 발명의 제4 실시예에 따른 액정표시장치는 하부 기판 상에 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과; 상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성된 데이터 라인 상부 전극과; 상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과; 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴, 및 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와; 상기 드레인 전극 상에 직접 형성됨과 아울러 상기 화소 영역에 형성되는 화소 전극을 구비한다.
상기 화소 전극의 하부에는 상기 게이트 절연 패턴이 중첩된다.
상기 게이트 절연패턴의 에지면은 상기 데이터 라인 상부 전극, 상기 화소 전극의 에지면과 동일선상에 형성된다.
상기 화소 전극은 상기 게이트 절연패턴을 사이에 두고 상기 게이트 라인과 중첩된다.
상기 화소 전극 및 상기 게이트 절연 패턴 사이에 스토리지 전극을 추가로 구비할 수 있다.
상기 화소 전극 및 상기 스토리지 전극의 중첩부에서 상기 게이터 라인과 중첩된 상기 게이트 절연패턴의 에지면은 상기 스토리지 전극의 에지면과 동일 선상에 형성되거나 상기 스토리지 전극의 에지면보다 돌출된 형상으로 형성된다.
본 발명의 제3 및 제4 실시예에서는 상기 게이트 라인에서 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 게이트 패드 상부 전극과; 상기 게이트 절연패턴을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀을 추가로 구비한다.
또한 본 발명의 제3 및 제4 실시예에서는 상기 게이트 라인에서 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 더미 전극과; 상기 게이트 절연패턴 및 상기 더미 전극을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀과; 상기 노출된 더미 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비할 수 있다.
그리고 본 발명의 제3 및 제4 실시예에서는 상기 데이터 라인 하부 전극으로부터 연장된 데이터 패드 하부 전극과; 상기 데이터 라인 상부 전극으로부터 연장되어 상기 데이터 패드 하부 전극 상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비한다.
본 발명의 제3 및 제4 실시예에서는 상기 데이터 패드 하부 전극은 게이트 절연패턴 상에 형성된다.
본 발명의 제1 실시예에 따른 액정표시장치의 제조 방법은 제1 마스크 공정을 통해 하부 기판 상에 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결되고 화소 영역내에 나란한 다수개의 공통 전극 핑거부를 포함하는 게이트 금속 패턴군을 형성하는 단계와; 제2 마스크 공정을 통해 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인 하부 전극과 접속된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군과, 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군 및 상기 반도체 패턴군 하부에 중첩되는 게이트 절연 패턴을 형성하는 단계와; 제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극, 상기 드레인 전극을 덮는 화소 전극 수평부 및 상기 화소 전극 수평부와 연결되고 상기 공통 전극 핑거부와 나란한 화소 전극 핑거부를 포함하는 투명 도전 패턴군 및, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막을 형성하는 단계를 포함한다.
상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되게 형성된다.
본 발명의 제2 실시예에 따른 액정표시장치의 제조 방법은 제1 마스크 공정을 통해 하부 기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 금속 패턴군을 형성하는 단계와; 제2 마스크 공정을 통해 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인 하부 전극과 접속된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군과, 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군 및 상기 소스/드레인 금속 패턴군과 중첩되는 게이트 절연 패턴을 형성하는 단계와; 제3 마 스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극 및 상기 드레인 전극을 덮는 화소 전극을 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막을 형성하는 단계를 포함한다.
상기 제2 마스크 공정에서 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성 할 수 있다.
상기 화소 전극은 상기 스토리지 전극 상에 직접 형성한다.
상기 제1 마스크 공정에서 상기 공통 라인에서 연장된 공통 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정에서 상기 공통 패드 하부 전극 상에 직접 중첩되는 공통 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 제2 마스크 공정에서 상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극을 상기 소스/드레인 금속 패턴군 및 게이트 절연 패턴과 동시에 형성하는 단계를 추가로 포함할 수 있다.
상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극은 상기 공통 패드 하부 전극을 노출시키도록 형성되는 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에 따른 액정표시장치의 제조방법의 상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는 상기 게이트 금속 패턴군이 형성된 하부 기판상에 무기 절연층, 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순차적으로 증착하는 단계와; 상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층, 상기 비정질 실리콘층 및 상기 무기 절연층을 식각하는 단계를 포함한다.
본 발명의 제1 및 제2 실시예에 따른 액정표시장치의 제조방법의 상기 투명 도전 패턴군 및 상기 채널 보호막을 형성하는 단계는 상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군이 형성된 상기 하부 기판 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와; 상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계와; 상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이의 소스/드레인 금속 및 그 하부의 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와; 플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함한다.
본 발명의 제1 및 제2 실시예에 따른 액정표시장치의 제조방법의 상기 제1 마스크 공정은 상기 게이트 금속 패턴군에 중첩되는 제1 게이트 절연패턴을 형성하는 단계를 추가로 포함할 수 있다.
상기 게이트 금속 패턴군 및 제1 게이트 절연패턴을 형성하는 단계는 상기 하부 기판상에 게이트 금속, 무기 절연층 및 포토레지스트를 증착하는 단계와; 상기 제1 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 게이트 금속층 및 상기 무기 절연층을 식각하는 단계와; 상기 포토레지스트 패턴을 애싱하는 단계와; 상기 애싱된 포토레지스트 패턴을 이용하여 상기 무기 절연층을 추가로 식각하는 단계를 포함한다.
본 발명의 제1 및 제2 실시예에 따른 액정표시장치의 제조방법은 상기 제1 마스크 공정에서 상기 제1 마스크 공정에서 상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
또한 상기 제3 마스크 공정에서 상기 게이트 패드 하부 전극 상에 직접 중첩되는 게이트 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 한다.
그리고 상기 제2 마스크 공정에서 상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극을 상기 소스/드레인 금속 패턴군 및 게이트 절연 패턴과 동시에 형성하는 단계를 추가로 포함할 수 있다.
상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극은 상 기 게이트 패드 하부 전극을 노출시키도록 형성되는 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에 따른 액정표시장치의 제조방법은 상기 제2 마스크 공정에서 상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정에서 상기 데이터 라인 상부 전극에서 연장되어 상기 데이터 패드 하부 전극을 덮는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 한다.
본 발명의 제3 실시예에 따른 액정표시장치의 제조방법은 제1 마스크 공정을 통해 하부 기판 상에 게이트 금속의 제1 도전층과, 상기 제1 도전층 상부에 적층된 투명 도전성 금속의 제2 도전층을 포함한 구조의, 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결되고 화소 영역내에 나란한 다수개의 공통 전극 핑거부를 포함하는 게이트 금속 패턴군을 형성하는 단계와; 상기 게이트 금속 패턴군이 형성된 하부 기판상에 게이트 절연막을 형성하는 단계와; 제2 마스크 공정을 통해 상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩되고 상기 데이터 라인 하부 전극과 연결된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군 및 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군을 형성하는 단계와; 제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극, 상기 드레인 전극을 덮는 화소 전극 수평부 및 상기 화소 전극 수평부와 연결되고 상기 공통 전극 핑거부와 나란한 화소 전극 핑거부를 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막, 및 상기 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계를 포함한다.
상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되게 형성된다.
상기 제1 마스크 공정에서 상기 공통 라인에서 연장된 공통 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성한다.
상기 제3 마스크 공정에서 상기 게이트 절연 패턴을 관통하는 컨택홀 및 상기 공통 패드 하부 전극과 중첩되는 공통 패드 상부 전극을 상기 게이트 절연패턴 및 상기 투명 도전 패턴군과 동시에 형성한다.
상기 제2 마스크 공정에서 추가로 상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 상기 게이트 절연막을 사이에 두고 상기 공통 패드 하부 전극과 중첩되는 더미 전극 및 상기 게이트 절연막을 노출시키는 상기 컨택홀 상부를 상기 소스/드레인 금속 패턴군과 동시에 형성할 수 있다.
본 발명의 제4 실시예에 따른 액정표시장치의 제조방법은 제1 마스크 공정을 통해 하부 기판 상에 게이트 금속의 제1 도전층과, 상기 제1 도전층 상부에 적층된 투명 도전성 금속의 제2 도전층을 포함한 구조의, 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 금속 패턴군을 형성하는 단계와; 상기 게이트 금속 패턴군이 형성된 하부 기판상에 게이트 절연막을 형성하는 단계와; 제2 마스크 공정을 통해 상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩되고 상기 데이터 라인 하부 전극과 연결된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군 및 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군을 형성하는 단계와; 제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극 및 상기 드레인 전극을 덮는 화소 전극을 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막, 및 상기 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계를 포함한다.
상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 상기 소스/드레인 패턴군과 동시에 형성할 수 있다.
상기 화소 전극은 상기 스토리지 전극 상에 직접 형성하는 것을 특징으로 한다.
본 발명의 제3 및 제4 실시예에 따른 액정표시장치의 제조 방법의 상기 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는 상기 게이트 금속 패턴군이 형성된 상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순차적으로 증착하는 단계와; 상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층 및 상기 비정질 실리콘층을 식각하는 단계 를 포함한다.
본 발명의 제3 및 제4 실시예에 따른 액정표시장치의 제조 방법의 상기 투명 도전 패턴군, 상기 채널 보호막 및 상기 게이트 절연패턴을 형성하는 단계는 상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와; 상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 게이트 절연막을 식각하는 단계와; 상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이에 소스/드레인 금속 및 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와; 플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함한다.
본 발명의 제3 및 제4 실시예에 따른 액정표시장치의 제조 방법은 상기 제1 마스크 공정에서 상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정에서 상기 게이트 절연 패턴을 관통하는 컨택홀 및 상기 게이트 패드 하부 전극과 중첩되는 게이트 패드 상부 전극을 상기 게이트 절연패턴 및 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 한다.
본 발명의 제3 및 제4 실시예에 따른 액정표시장치의 제조 방법의 상기 제2 마스크 공정은 추가로 상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 상기 게이트 절연막을 사이에 두고 상기 게이트 패드 하부 전극과 중첩되는 더미 전극 및 상기 게이트 절연막을 노출시키는 상기 컨택홀 상부를 상기 소스/드 레인 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
본 발명의 제3 및 제4 실시예에 따른 액정표시장치의 제조 방법은 상기 제2 마스크 공정에서 상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정에서 상기 데이터 패드 하부 전극 상에 직접 중첩되는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 29b를 참조하여 상세하게 설명하기로 한다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수평 전계 인가형은 박막 트랜지스터 어레이 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정을 구동한다.
수직 전계 인가형은 박막 트랜지스터 기판 및 칼라 필터 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 액정을 구동한다.
도 4는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 "I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ'" 선을 따라 절취하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(125) 위에 게이트 절연패턴(127)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118)에 접속된 박막 트랜지스터(106), 화소 영역에서 수평 전계를 형성하기 위한 화소 전극(118) 및 공통 전극 핑거부(114), 공통 전극 핑거부(114)와 접속된 공통 라인(116)과, 화소 전극(114)과 접속된 스토리지 캐패시터(150)를 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)과 접속된 게이트 패드(124), 데이터 라인(104)과 접속된 데이터 패드(130), 공통 라인(116)과 접속된 공통 패드(155)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연 패턴(127)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
데이터 라인(104)은 소스/드레인 금속으로 이루어진 데이터 라인 하부 전극(104a) 및 데이터 라인 하부 전극(104a) 상에 직접 형성됨과 아울러 투명 도전성 금속으로 이루어진 데이터 라인 상부 전극(104b)으로 구성된다. 특히, 데이터 라인(104) 및 게이트 라인(102)의 교차부에서, 그리고 데이터 라인(104) 및 공통 라인(116)의 교차부에서 데이터 라인 하부 전극(104a)의 에지(edge)면은 데이터 라인 상부 전극(104b)의 에지면과 동일선상에 형성되거나, 데이터 라인 상부 전극(104b) 의 에지면보다 돌출되게 형성됨으로써 데이터 라인(104)이 게이트 라인(102) 및 공통 라인(116)과 절연된다.
여기서 상술한 데이터 라인(104)이 게이트 라인(102) 및 공통 라인(116)과 절연되는 방법에 대해 상세히 설명하기로 한다. 제1 실시예에 따른 박막 트랜지스터 기판의 제조 공정에서 데이터 라인 하부 전극(104a)과 게이트 절연패턴(127)은 동일한 포토레지스트 패턴을 통해 형성된다. 이 때문에 데이터 라인 하부 전극(104a)과 중첩되지 않은 게이트 라인(102) 및 공통 라인(116)은 외부로 노출된다. 데이터 라인(104) 및 게이트 라인(102)의 교차부에서, 그리고 데이터 라인(104) 및 공통 라인(116)의 교차부에서 데이터 라인 상부 전극(104b)의 에지면이 데이터 라인 하부 전극(104a)의 에지면의 바깥쪽으로 돌출되면, 데이터 라인 상부 전극(104b) 및 노출된 게이트 라인(102), 그리고 데이터 라인 상부 전극(104b) 및 공통 라인(116)은 쇼트될 수 있다. 따라서 데이터 라인(104)이 게이트 라인(102) 및 공통 라인(116)과 절연되기 위해 데이터 라인(104) 및 게이트 라인(102)의 교차부에서, 그리고 데이터 라인(104) 및 공통 라인(116)의 교차부에서 데이터 라인 하부 전극(104a)의 에지면은 데이터 라인 상부 전극(104b)의 에지면과 동일선상에 형성되거나, 데이터 라인 상부 전극(104b)의 에지면의 바깥쪽으로 돌출되도록 형성된다.
박막 트랜지스터(106)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 연결된 게이트 전극(108), 데 이터 라인(104)과 연결된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 그리고 게이트 절연패턴(127)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(121) 및 활성층(121)과 소스 및 드레인 전극(110, 112)과의 오믹 접촉을 위한 오믹 컨택층(123)을 포함하는 반도체 패턴(120)을 구비한다. 여기서 소스 전극(110)은 데이터 라인 하부 전극(104a)으로부터 연장되고, 소스 전극(110) 상부에는 데이터 라인 상부 전극(104b)이 연장되어 소스 전극(110)과 중첩된다. 또한 드레인 전극(112) 상부에는 화소 전극(118)이 연장되어 드레인 전극(112) 상에 직접 형성된다. 이 때 소스 전극(110) 하부의 게이트 절연 패턴(127)은 소스 전극(110)과 중첩되는 게이트 라인(102) 및 게이트 전극(108)의 상면 및 측면을 덮도록 형성되고, 드레인 전극(112) 하부의 게이트 절연 패턴(127)은 드레인 전극(112)과 중첩되는 게이트 전극(108) 및 공통 라인(116)의 상면 및 측면을 덮도록 형성되어 소스 전극(110) 및 드레인 전극(112)이 게이트 라인(102), 게이트 전극(108) 및 공통 라인(116)과 쇼트되지 않도록 한다.
공통 라인(116)은 공통 전극을 통해 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다. 이러한 공통 라인(116)은 게이트 라인(102)과 나란하게 형성된다.
공통 전극은 공통 라인(116)과 연결되고 화소 영역내에서 화소 전극(118)의 핑거부(118b)와 나란하게 배치된 다수의 공통 전극 핑거부(114)를 포함한다.
화소 전극(118)은 박막 트랜지스터(106)의 드레인 전극(112)상에 직접 형성 됨으로써 드레인 전극(118)과 접속됨과 아울러 화소 영역에 형성된다. 이러한 화소 전극(114)은 상술한 바와 같이 드레인 전극(112)과 접속되고, 인접한 게이트 라인(102)과 나란하게 형성됨과 아울러 공통 라인(116)과 중첩되게 형성된 수평부(118a) 및 수평부(118a)에 연결되어 화소 영역 내로 돌출된 핑거부(118b)를 구비한다.
스토리지 캐패시터(150)는 공통 라인(116) 및 공통 라인(116)과 게이트 절연 패턴(127)을 사이에 두고 중첩된 드레인 전극(112)으로 구성된다. 드레인 전극(112)은 공통 라인(116)과 중첩되도록 공통 라인(116)을 따라 형성된다. 이러한 스토리지 캐패시터(150)는 화소 전극(118)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 화소 전극(118)의 전압을 안정적으로 유지시킨다.
게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(126)과, 게이트 절연패턴(127)을 사이에 두고 게이트 패드 하부 전극(126)과 중첩되며 소스/드레인 금속으로 이루어진 더미 전극(128)과, 더미 전극(128) 상에 직접 형성된 게이트 패드 상부 전극(129)을 구비한다. 또한 게이트 패드(124)에 형성된 게이트 절연 패턴(127)은 게이트 패드 하부 전극(126)의 측면을 노출시키도록 형성하여 게이트 패드 상부 전극(129)이 게이트 패드 하부 전극(126)과 접속되게 한다. 게이트 절연 패턴(127)은 식각 정도에 따라 게이트 패드 하부 전극(126)의 측면 및 상면을 노출시키도록 형성될 수 있고 이 노출된 게이트 패드 하부 전극(126)의 측면 및 상면은 상기 게이트 패드 상부 전극(129)과 접속될 수 있다.
또한 게이트 패드(124)는 게이트 패드 하부 전극(126) 및 게이트 패드 하부 전극(126) 상에 직접 형성된 게이트 패드 상부 전극(129)으로 구성될 수 있다. 그러나 도 5에 도시된 더미 전극(128) 및 게이트 절연 패턴(127)이 추가로 구비됨으로써 더욱 신뢰성 있는 박막 트랜지스터 어레이 기판을 형성할 수 있다. 더미 전극(128) 및 게이트 절연 패턴(127)이 박막 트랜지스터 어레이 기판 형성의 신뢰성을 향상시키는 이유는 도 9b에서 후술하기로 한다.
공통 라인(116)에 공통 전압원(미도시)으로부터의 공통 전압을 공급하는 공통 패드(155)는 공통 라인(116)에서 연장되어 상기 게이트 패드(124)와 동일한 수직 구조로 형성된다.
데이터 라인(104)은 데이터 패드(130)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(130)는 데이터 라인 하부 전극(104a)으로부터 연장된 데이터 패드 하부 전극(132)과, 데이터 라인 상부 전극(104b)으로부터 연장된 데이터 패드 상부 전극(134)을 구비한다. 데이터 패드 상부 전극(134)은 데이터 패드 하부 전극(132) 상에 직접 형성되어 데이터 패드 하부 전극(132)과 접속된다.
한편, 각 패드부(124, 130)는 액정표시패널을 완성한 후 모듈공정에서 외부로 노출되며 각 드라이버의 회로 기판에 접속된다. 이 때 각 드라이버의 회로 기판과 패드부(124, 130)의 접속은 ACF(anisotropic conduction film : 이방성 도전 필름)등과 같은 도전성 접착제를 통해 이루어진다. 만약 각 드라이버의 회로 기판과 패드부(124, 130) 사이에 접속 불량이 발생하면 그 접착부를 나무칼로 긁어 분리한 후 각 드라이버의 회로 기판과 패드부(124, 130)를 ACF를 통해 다시 접속시키 는 리워크(rework) 작업을 진행한다. 따라서 각 패드부 상부 전극(129, 134)은 공기 중의 수분에 의해 부식되는 것을 방지할 수 있으며, 나무칼 등의 외력에 의해 스크래치 등의 손상 발생을 방지할 수 있는 투명 도전성 금속으로 형성된다.
도 13, 도 18 및 도 26에서 후술할 본 발명의 제2 실시예 내지 제4 실시예에서의 패드부들(230, 224, 330, 324, 355, 430, 424)에 의해 노출되는 전극들(229, 234, 329, 334, 429, 434) 또한 상술한 바와 동일한 이유로 투명 도전성 금속으로 형성된다.
상술한 제1 실시예에 따른 박막 트랜지스터 기판은 공통 라인(116)을 통해 공통 전극에 기준 전압이 공급되고 박막 트랜지스터(106)를 통해 화소 전극(118)에 비디오 신호가 공급되면, 공통 전극의 핑거부(114) 및 화소 전극의 핑거부(118b) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 도 6a 내지 도 11d에 도시된 바와 같이 3마스크 공정을 통해 형성된다.
도 6a 및 도 6b를 참조하면, 제1 마스크 공정을 통해 하부 기판(125) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(126), 공통 라인(116) 및 공통 전극 핑거부(114)를 포함하는 게이트 금속 패턴군 및 게이트 금속 패턴군 상부에 중첩된 제1 절연패턴(127a)이 형성된다.
도 7a 내지 도 7d를 결부하여 제1 마스크 공정을 상세히 설명하면, 하부 기판(125) 상에 스퍼터링, PECVD 방법 등의 증착 방법을 통해 Al, Mo, Cr계 등으로 이루어진 게이트 금속층(164) 및 SiOx, SiNx 등으로 이루어진 무기 절연층(166)이 증착된다.
상기 무기 절연층(166)상에 포토레지스트를 도포한 후, 제1 마스크(160)를 이용한 포토리소그래피 공정으로 도 7a에 도시된 바와 같이 무기 절연층(166) 상부에 포토레지스트 패턴(162)이 형성된다. 도 7a에 도시된 제1 마스크(160)는 투과 영역(P1) 및 차단 영역(P3)을 구비하는 마스크이다.
상기의 포토레지스 패턴(162)을 이용하여 무기 절연층(166)을 건식 식각하고, 게이트 금속층(164)을 습식 식각함으로써 도 7b에 도시된 바와 같이 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(126), 공통 라인(116) 및 공통 전극 핑거부(114)를 포함하는 게이트 금속 패턴군 및 그 상부에 제1 절연패턴(127a)이 형성된다. 이 때 식각비의 차이로 인해 게이트 금속 패턴 상부의 제1 절연패턴(127a)의 에지면이 게이트 금속 패턴군의 에지면보다 돌출될 수 있다. 게이트 금속 패턴군의 에지면보다 돌출되는 제1 절연패턴(127a)의 에지면은 도 5에 도시된 박막 트랜지스터부, 특히 화소 영역과 인접한 영역의 박막 트랜지스터부 단차의 높이(d1)를 증가시킬 수 있다. 단차의 높이(d1)가 증가하게 되면 액정을 배향시키기 위한 배향막의 러빙 공정이 제대로 이루어지기 어렵게 된다. 러빙 공정이 제대로 이루어지지 않은 부분의 화소영역에 주입된 액정은 배향이 제대로 이루어지지 않아 빛샘을 유발하므로 문제가 된다. 따라서 단차의 높이(d1)가 증가되는 것 을 막기 위해 제1 절연패턴(127a)의 에지면이 게이트 금속 패턴군의 에지면 보다 돌출되지 않도록 한다. 이를 위해서 포토레지스트 패턴(162)을 애싱하는 공정을 추가한다.
포토레지스트 패턴(162)을 애싱하면, 도 7c에 도시된 바와 같이 포토레지스트 패턴(162)의 두께가 얇아지게 됨과 동시에 포토레지스트 패턴(162)의 양측이 애싱됨으로써 제1 절연패턴(127a)의 일부가 노출된다.
이 후, 노출된 제1 절연패턴(127a)을 건식 식각하고 남은 포토레지스트 패턴(162)을 스트립 공정으로 제거하면 도 7d에 도시된 바와 같이 게이트 도전 패턴군의 에지면은 제1 절연패턴(127a)의 에지면 보다 돌출되지 않는다.
도 8a 및 도 8b를 참조하면, 제2 마스크 공정을 통해 게이트 금속 패턴군 및 제1 절연패턴(127a)이 형성된 하부 기판(125) 상에 데이터 라인 하부 전극(104a), 소스 전극(110), 소스 전극(110)과 연결된 드레인 전극(112), 더미 전극(128) 및 데이터 패드 하부 전극(132)을 포함하는 소스/드레인 금속 패턴군과, 소스/드레인 금속 패턴군 하부에 중첩된 반도체 패턴(120) 및 반도체 패턴(120) 하부에 중첩된 제2 절연패턴(127b)을 포함하는 게이트 절연패턴(127)이 형성된다. 반도체 패턴(120)은 활성층(121) 및 오믹 컨택층(123)을 포함한다.
도 9a 내지 도 9c를 결부하여 제2 마스크 공정을 상세히 설명하면, 게이트 금속 패턴군 및 제1 절연패턴(127a)이 형성된 하부 기판(125) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 SiOx, SiNx 등으로 이루어진 무기 절연층(166), 비정질 실리콘층(121a), n+ 비정질 실리콘층(123a), 그리고 소스/드레인 금속층(172)이 순 차적으로 증착된다. 소스/드레인 금속층(172)으로는 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 등이 이용된다.
그 다음, 소스/드레인 금속층(172) 위에 포토레지스트가 도포된 후, 제2 마스크(170)를 이용한 포토리소그래피 공정으로 도 9a에 도시된 바와 같이 포토레지스트 패턴(174)을 형성한다. 도 9a에 도시된 제2 마스크(170)는 투과 영역(P1) 및 차단 영역(P3)을 구비하는 마스크이다.
이러한 포토레지스트 패턴(174)을 이용한 습식 식각 공정으로 도 9b에 도시된 바와 같이 소스/드레인 금속층(172)이 패터닝됨으로써 데이터 라인 하부 전극(104a), 소스 전극(110), 이 소스 전극(110)과 연결됨과 아울러 공통라인(116)을 따라 공통라인(116)과 중첩되는 드레인 전극(112), 더미 전극(128) 및 데이터 패드 하부 전극(132)을 포함하는 소스/드레인 금속 패턴군이 형성된다. 그리고, 동일한 포토레지스트 패턴(174)을 이용한 건식 식각 공정으로 노출된 n+ 비정질 실리콘층(123a)과 비정질 실리콘층(121a)이 패터닝됨으로써 소스/드레인 금속 패턴군 하부에 오믹 컨택층(123) 및 활성층(121)을 포함하는 반도체 패턴(120)이 형성된다. 이어서, n+ 비정질 실리콘층(123a)과 비정질 실리콘층(121a)의 식각으로 노출된 무기 절연층(166) 및 제1 절연패턴(127a)을 식각 공정으로 제거하여 제2 절연패턴(127b)을 포함하는 게이트 절연패턴(127)을 형성한다. 이 게이트 절연패턴(127)의 식각은 일반적으로 플라즈마 기체를 통해 이루어지는데, 게이트 절연패턴(127) 식각을 위한 플라즈마 기체는 게이트 금속을 손상시킬 수 있다. 따라서 게이트 패드 하부 전극(126)은 게이트 절연패턴(127)이 형성되기 전 게이트 절연막(166)을 통해 플라즈마 기체로 인한 손상으로부터 보호받을 수 있다. 그리고 게이트 절연 패턴(127)은 더미 전극(128)과 동일한 마스크 공정을 통해 형성되므로 게이트 하부 전극(126)은 공정 특성상 더미 전극(128)과 중첩된다. 즉 제2 마스크 공정을 통해 더미 전극(128) 및 게이트 절연패턴(126)이 게이트 패드 하부 전극(126)과 중첩됨으로써 게이트 패드 하부 전극(126)의 손상을 방지할 수 있게 되므로 박막 트랜지스터 어레이 기판의 형성 신뢰성을 향상시킬 수 있다.
또한 게이트 패드 하부 전극(126)과 중첩되는 게이트 절연패턴(127)은 후속 공정에서 형성되는 게이트 패드 상부 전극(129)과의 접속을 위해 게이트 패드 하부 전극(126)의 측면 또는 게이트 패드 하부 전극(126)의 측면 또는 상면을 노출시키도록 식각되어야 한다.
이어서, 도 9c에 도시된 바와 같이 포토레지스트 패턴(174)을 스트립 공정으로 제거한다.
도 10a 및 도 10b를 참조하면, 제3 마스크 공정을 통해 반도체 패턴(120) 및 소스/드레인 금속 패턴군이 형성된 하부 기판(125) 상에 데이터 라인 상부 전극(104b), 화소 전극(118), 게이트 패드 상부 전극(129) 및 데이터 패드 상부 전극(134)을 포함하는 투명 도전 패턴군이 형성되고, 소스 전극(110) 및 드레인 전극(112) 사이에 채널부가 형성됨과 아울러 채널 보호막(111)이 형성된다.
도 11a 내지 도 11d를 참조하여 제3 마스크 공정을 상세히 설명하면, 반도체 패턴(120) 및 소스/드레인 금속 패턴군이 형성된 하부 기판(125) 상에 스퍼터링 등의 증착 방법으로 ITO(Indium Tin Oxide) 등의 투명 도전막(182)이 증착된다. 이 어서 포토레지스트가 도포된 후, 제3 마스크(180)를 이용한 포토리소그래피 공정을 통해 도 11a에 도시된 바와 같이 포토레지스트 패턴(184)이 형성된다. 도 11a에 도시된 제3 마스크(180)는 투과 영역(P1) 및 차단 영역(P3)을 포함하는 마스크이다.
이후 포토레지스트 패턴(184)을 이용하여 투명 도전막(182)을 패터닝함으로써 도 11b에 도시된 바와 같이 데이터 라인의 데이터 라인 상부 전극(104b), 화소 전극(118), 게이트 패드 상부 전극(129), 데이터 패드 상부 전극(134)을 포함하는 투명 도전 패턴군이 형성된다. 화소 전극(118)은 드레인 전극(112) 상에 직접 형성됨으로써 드레인 전극(112)과 접속된다. 게이트 패드 상부 전극(129)은 노출된 게이트 패드 하부 전극(126)과 접속됨과 아울러 더미 전극(128)의 상면 및 측면과 접속된다. 데이터 패드 상부 전극(134)은 데이터 라인 상부 전극(104b)으로부터 연장되어 데이터 패드 하부 전극(132)상에 직접 중첩됨으로써 데이터 패드 하부 전극(132)과 접속된다. 화소 전극의 수평부(118a)는 드레인 전극(112)과 접속됨과 아울러 게이트 절연패턴(127)을 사이에 두고 공통 라인(116)과 중첩되어 스토리지 캐패시터(150)를 형성한다. 이 때 화소 전극의 수평부(118a)는 공통 전극(114)과 쇼트되지 않도록 게이트 절연 패턴(127)과 중첩되는 부분에만 형성한다.
이 후, 투명 도전 패턴군과 중첩되지 않아 노출된 소스 전극(110) 및 소스 전극(110)과 연결된 드레인 전극(112)의 연결부를 식각 공정을 통해 제거하여 반도체 패턴(120)의 활성층(121)을 노출시킴으로써 소스 전극(110) 및 드레인 전극(112)을 분리하는 채널부가 형성된다. 노출된 활성층(121) 표면에는 도 11c 및 도 11d에 도시된 바와 같이 여러가지 가스 플라즈마를 이용한 표면 처리 공정을 진행하여 300Å 내지 500Å 두께의 채널 보호막(111)이 형성된다. 예를 들어 도 11c에 도시된 바와 같이 산소(O2)플라즈마를 이용한 표면 처리 공정을 통해 노출된 활성층의 표면에 SiO2 산화막을 형성할수 있다. 산소(O2) 이외에도 질소(N2), 수소(H2)등의 가스를 이용하여 채널 보호막(111)을 형성할 수 있다.
그리고 나서 도 11d에 도시된 바와 같이 남은 포토 레지스트 패턴(184)을 스트립 공정을 통해 제거한다.
상술한 본 발명의 제1 실시예에 따른 제1 내지 제3 마스크 공정에서 공통 패드(155)의 형성 과정은 게이트 패드(124)의 형성과정과 동일하므로 공통 패드(155)의 형성과정에 대한 설명은 생략하였다.
본 발명의 제1 실시예에서 게이트 절연 패턴(127)은 제1 절연패턴(127a)을 형성하는 제1 마스크 공정 및 제2 절연패턴(127b)을 형성하는 제2 마스크 공정의 각각 분리된 공정을 통해 형성된다. 게이트 절연패턴(127)을 제1 절연패턴(127a) 및 제2 절연패턴(127b)의 형성공정으로 분리하여 형성하는 이유는 게이트 절연패턴(127)을 통해 형성되는 박막 트랜지스터부의 단차의 높이(d1)를 줄이기 위해서이다.
통상적으로 무기 절연 물질로 형성되는 게이트 절연패턴(127)은 게이트 도전 패턴군 상부에서 4000Å의 두께로 형성되어야 한다. 만약 게이트 절연패턴(127)을 한 번의 증착 공정을 통해 4000Å의 두께로 형성하고, 그 상부에 형성되는 반도체 패턴(120) 및 소스 전극(112)의 두께를 각각 2000Å으로 형성한다고 가정하게 되면 화소 영역과 인접한 박막 트랜지스터부의 단차의 높이(d1)는 총 8000Å이 된다.
그러나 본 발명의 제1 실시예에서와 같이 게이트 절연패턴(127)을 게이트 도전 패턴군 상부에 형성되는 제1 절연패턴(127a) 및 제1 절연패턴(127a)의 상부에 형성되는 제2 절연패턴(127b)으로 각각 형성함으로써 게이트 도전 패턴군 상부에서의 게이트 절연패턴(127)의 총 두께가 4000Å을 유지할 수 있도록 한다. 예를 들어 제1 절연패턴(127a)의 두께를 2000Å으로 형성하고 제2 절연패턴(127b)의 두께를 2000Å을 형성함과 아울러 그 상부에 형성되는 반도체 패턴(120) 및 소스 전극(112)의 두께를 각각 2000Å으로 가정하게 되면 화소 영역과 인접한 박막 트랜지스터부의 단차의 높이(d1)는 총 6000Å이 된다. 따라서 본 발명의 제1 실시예에서의 게이트 절연패턴(127)은 제1 절연패턴(127a)의 형성 공정과 제2 절연패턴(127b)의 형성공정을 통해 형성됨으로써 게이트 도전 패턴군 상부에서 4000Å의 두께로 형성될 수 있을 뿐 아니라 화소 영역과 인접한 박막 트랜지스터부의 단차의 높이(d1)를 줄일 수 있게 된다. 화소 영역과 인접한 박막 트랜지스터부의 단차의 높이(d1)가 줄어들게 되면 제1 실시예에 따른 박막 트랜지스터 기판의 제3 마스크 공정 완료 후 진행되는 배향막의 러빙 공정이 균일하게 이루어질 수 있게 된다. 러빙 공정이 균일하게 이루어지면 높은 단차의 높이(d1)로 인해 러빙 공정이 균일하게 이루어지지 않음으로써 발생하는 빛샘 현상을 감소시킬 수 있다.
상술한 제1 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 기존의 공정 및 재료를 활용할 수 있음과 아울러 회절 노광 마스크를 사용하지 않고 마스 크 공정수를 줄일 수 있음으로써 액정표시장치의 제조 비용을 절감할 수 있고 공정이 단순해질 수 있다. 또한 본 발명의 제1 실시예에서는 박막 트랜지스터의 채널부를 보호하는 보호막을 형성하는 별도의 공정이 제거됨으로써 비용이 절감되고 공정이 단순해지게 된다. 이 때 본 발명의 제1 실시예에서는 외부로 노출되는 채널부에는 채널 보호막이 형성됨으로 채널부의 오염을 방지할 있게 된다.
그리고 본 발명의 제1 실시예에서는 활성층이 데이터 라인 양측으로 노출되지 않는다. 따라서 본 발명의 제1 실시예는 활성층이 데이터 라인 양측으로 노출됨으로써 발생하는 웨이브 노이즈(wave noise) 현상을 방지할 수 있다.
그리고 본 발명의 제1 실시예는 회절 노광 마스크를 사용하지 않음으로써 대면적의 박막 트랜지스터 어레이 기판의 제조의 신뢰성을 확보할 수 있으므로 대면적의 박막 트랜지스터 어레이 기판의 제조에도 적용 가능하다.
도 12는 본 발명의 제2 실시예에 따른 수직 전계 인가형 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 13은 도 12에 도시된 박막 트랜지스터 기판을 "Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'" 선을 따라 절취하여 도시한 단면도이다.
도 12 및 도 13에 도시된 박막 트랜지스터 기판은 하부 기판(225) 위에 게이트 절연패턴(227)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(202) 및 데이터 라인(204), 게이트 라인(202) 및 데이터 라인(204)과 화소 전극(218)에 접속된 박막 트랜지스터(206), 화소 영역에서 칼라 필터 어레이 기판에 형성된 공통 전극(미도시)과 수직 전계를 형성하기 위한 화소 전극(218), 화소 전극(218)과 접속된 스토리지 캐패시터(250)을 구비한다. 그리고, 박막 트랜지스터 기판은 게 이트 라인(202)과 접속된 게이트 패드(224), 데이터 라인(204)과 접속된 데이터 패드(230)를 더 구비한다.
게이트 라인(202)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(204)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(202) 및 데이터 라인(204)은 게이트 절연막(227)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
데이터 라인(204)은 소스/드레인 금속으로 이루어진 데이터 라인 하부 전극(204a) 및 데이터 라인 하부 전극(204a) 상에 직접 형성됨과 아울러 투명 도전성 금속으로 이루어진 데이터 라인 상부 전극(204b)으로 구성된다. 특히, 데이터 라인(204) 및 게이트 라인(202)의 교차부에서 데이터 라인 하부 전극(204a)의 에지면은 데이터 라인 상부 전극(204b)의 에지면과 동일선상에 형성되거나, 데이터 라인 상부 전극(204b)의 에지면보다 돌출되게 형성됨으로써 데이터 라인(204)이 게이트 라인(202)과 절연되게 한다. 이와 같이 데이터 라인(204)이 게이트 라인(202)과 절연되도록 하기 위해 데이터 라인(204) 및 게이트 라인(202) 교차부에서 데이터 라인 하부 전극(204a)의 에지면의 형태를 제한하는 이유는 제1 실시예의 도 4 및 도 5에 대한 설명에서 상술한 바 있으므로 생략한다.
박막 트랜지스터(206)는 게이트 라인(202)의 스캔 신호에 응답하여 데이터 라인(204) 상의 비디오 신호가 화소 전극(218)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(206)는 게이트 라인(202)과 연결된 게이트 전극(208), 데이터 라인(204)과 연결된 소스 전극(210), 소스 전극(210)과 마주하며 화소 전극 (218)과 접속된 드레인 전극(212), 그리고 게이트 절연패턴(127)을 사이에 두고 게이트 전극(208)과 중첩되어 소스 전극(210)과 드레인 전극(212) 사이에 채널을 형성하는 활성층(221) 및 활성층(221)과 소스 및 드레인 전극(210, 212)과의 오믹 접촉을 위한 오믹 컨택층(223)을 포함하는 반도체 패턴(220)을 구비한다. 여기서 소스 전극(210)은 데이터 라인 하부 전극(204a)으로부터 연장되고, 소스 전극(210)상부에는 데이터 라인 상부 전극(204b)이 연장되어 중첩된다. 또한 드레인 전극(212) 상에는 화소 전극(218)이 연장되어 중첩됨으로써 화소 전극(218)과 드레인 전극(212)이 접속된다. 이 때 소스 전극(210) 하부의 게이트 절연 패턴(227)은 소스 전극(210)과 중첩되는 게이트 라인(202) 및 게이트 전극(208)의 상면 및 측면을 덮도록 형성되고, 드레인 전극(212) 하부의 게이트 절연 패턴(227)은 드레인 전극(212)과 중첩되는 게이트 전극(208)의 상면 및 측면을 덮도록 형성되어 소스 전극(210) 및 드레인 전극(212)이 게이트 라인(202) 및 게이트 전극(208)과 쇼트되지 않도록 한다.
화소 전극(218)은 박막 트랜지스터(206)의 드레인 전극(212) 상에 직접 형성됨으로써 드레인 전극(212)과 접속됨과 아울러 화소 영역에 형성된다.
스토리지 캐패시터(250)는 게이트 라인(202)과, 그 게이트 라인(202)과 게이트 절연패턴(227), 반도체 패턴(220)을 사이에 두고 중첩되는 스토리지 전극(252)과, 그 스토리지 전극(252)과 중첩되어 접속된 화소 전극(218)으로 구성된다. 이러한 스토리지 캐패시터(250)는 화소 전극(218)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 화소 전극(218)의 전압을 안정적으로 유지시킨다.
게이트 라인(202)은 게이트 패드(224)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(224)는 게이트 라인(202)으로부터 연장된 게이트 패드 하부 전극(226)과, 게이트 절연패턴(227)을 사이에 두고 게이트 패드 하부 전극(226)과 중첩되며 소스/드레인 금속으로 이루어진 더미 전극(228)과, 더미 전극(228) 상에 직접 형성된 게이트 패드 상부 전극(229)을 구비한다. 또한 게이트 패드(224)에 형성된 게이트 절연 패턴(227)은 게이트 패드 하부 전극(226)의 측면을 노출시키도록 형성하여 게이트 패드 상부 전극(229)이 게이트 패드 하부 전극(226)과 접속되게 한다. 게이트 절연 패턴(227)은 식각 정도에 따라 게이트 패드 하부 전극(226)의 측면 및 상면을 노출시키도록 형성될 수 있고 이 노출된 게이트 패드 하부 전극(226)의 측면 및 상면은 상기 게이트 패드 상부 전극(229)과 접속될 수 있다.
또한 게이트 패드(224)는 게이트 패드 하부 전극(226) 및 게이트 패드 하부 전극(226) 상에 직접 형성된 게이트 패드 상부 전극(229)으로 구성될 수 있다. 그러나 도 13에 도시된 더미 전극(228) 및 게이트 절연 패턴(227)이 추가로 구비됨으로써 더욱 신뢰성 있는 박막 트랜지스터 어레이 기판을 형성할 수 있다. 더미 전극(228) 및 게이트 절연 패턴(227)이 박막 트랜지스터 어레이 기판 형성의 신뢰성을 향상시키는 이유는 도 9b에서 상술한 바 있으므로 생략한다.
데이터 라인(204)은 데이터 패드(230)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(230)는 데이터 라인 하부 전극(204a)으로부터 연장된 데이터 패드 하부 전극(232)과, 데이터 라인 상부 전극(204b)으로부터 연장된 데이터 패드 상부 전극(234)을 구비한다. 데이터 패드 상부 전극(234)은 데이터 패드 하부 전 극(232) 상에 직접 형성되어 데이터 패드 하부 전극(232)과 접속된다.
상술한 제2 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터(206)를 통해 화소 전극(218)에 비디오 신호가 공급되면, 칼라 필터 기판 상에 형성된 공통 전극(미도시) 및 화소 전극(218) 사이에는 수직 전계가 형성된다. 이러한 수직 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 도 14a 내지 도 16d에 도시된 바와 같이 3마스크 공정을 통해 형성된다.
도 14a 및 도 14b를 참조하면, 제1 마스크 공정을 통해 하부 기판(125) 상에 게이트 라인(202), 게이트 전극(208) 및 게이트 패드 하부 전극(226)을 포함하는 게이트 금속 패턴군 및 게이트 금속 패턴군 상부에 중첩된 제1 절연패턴(227a)이 형성된다.
제1 마스크 공정에 대한 상세한 설명은 상술한 도 7a 내지 도 7d에 대한 설명과 동일하므로 생략한다. 단 본 발명의 제2 실시예의 제1 마스크 공정에서는 도 7a 내지 도 7d에서 상술한 공통 라인(116) 및 공통 전극 핑거부(114)는 형성되지 않는다.
도 15a 및 도 15b를 참조하면, 제2 마스크 공정을 통해 게이트 금속 패턴군 및 제1 절연패턴(227a)이 형성된 하부 기판(225) 상에 데이터 라인 하부 전극(204a), 소스 전극(210), 소스 전극(210)과 연결된 드레인 전극(212), 스토리지 전 극(252), 더미 전극(228) 및 데이터 패드 하부 전극(232)을 포함하는 소스/드레인 금속 패턴군과, 소스/드레인 금속 패턴군 하부에 중첩된 반도체 패턴(220) 및 반도체 패턴(220) 하부에 중첩된 제2 절연패턴(227b)을 포함하는 게이트 절연패턴(227)이 형성된다. 반도체 패턴(220)은 활성층(221) 및 오믹 컨택층(223)을 포함한다.
제2 마스크 공정에 대한 상세한 설명은 상술한 도 9a 내지 도 9c에 대한 설명과 동일하므로 생략한다. 단 본 발명의 제2 실시예의 제2 마스크 공정에서는 게이트 라인(202)과 게이트 절연 패턴(227)을 사이에 두고 중첩되는 스토리지 전극(252)이 추가로 형성된다. 또한, 이 스토리지 전극(252)은 게이트 라인(202)과 절연되도록 형성된다.
도 16a 및 도 16b를 참조하면, 제3 마스크 공정을 통해 반도체 패턴(220) 및 소스/드레인 금속 패턴군이 형성된 하부 기판(225) 상에 데이터 라인 상부 전극(204b), 화소 전극(218), 게이트 패드 상부 전극(229), 데이터 패드 상부 전극(234)을 포함하는 투명 도전 패턴군이 형성되고, 소스 전극(210) 및 드레인 전극(212) 사이에 채널부가 형성됨과 아울러 채널 보호막(211)이 형성된다.
제3 마스크 공정에 대한 상세한 설명은 상술한 도 11a 내지 도 11d에 대한 설명과 동일하므로 생략한다. 단 본 발명의 제2 실시예의 제3 마스크 공정에서는 화소 전극(218)이 게이트 절연패턴(227) 및 스토리지 전극(252)을 사이에 두고 게이트 라인(202)과 중첩된다. 이 때 화소 전극(218)은 게이트 라인(202)과 쇼트되지 않기 위해 화소 전극(218) 및 게이트 라인(202)이 중첩되는 부분에서 화소 전극(218)의 에지면이 스토리지 전극(252)의 에지면보다 돌출되지 않도록 형성한다.
본 발명의 제2 실시예에서 게이트 절연패턴(227)은 제1 절연패턴(227a)을 형성하는 제1 마스크 공정 및 제2 절연패턴(227b)을 형성하는 제2 마스크 공정을 통해 형성된다. 게이트 절연패턴(227)을 제1 절연패턴(227a) 및 제2 절연패턴(227b)의 형성공정으로 분리하여 형성하는 이유는 게이트 절연패턴(227)을 통해 형성되는 박막 트랜지스터부의 단차의 높이(d2)를 줄이기 위해서이다.
단차의 높이(d2)가 줄어드는 것에 대한 상세한 설명은 본 발명의 제1 실시예에서 상술한 바 있으므로 생략한다.
화소 영역과 인접한 박막 트랜지스터부의 단차의 높이(d2)가 줄어들게 되면 제2 실시예에 따른 박막 트랜지스터 기판의 3 마스크 공정 완료 후 진행되는 배향막의 러빙 공정이 균일하게 이루어질 수 있게 된다. 러빙 공정이 균일하게 이루어지면 높은 단차(d2)로 인해 러빙 공정이 균일하게 이루어지지 않음으로써 발생하는 빛샘 현상을 감소시킬 수 있다.
상술한 제2 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 기존의 공정 및 재료를 활용할 수 있음과 아울러 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있음으로써 액정표시장치의 제조 비용을 절감할 수 있고 공정이 단순해질 수 있다. 또한 본 발명의 제2 실시예에서는 박막 트랜지스터의 채널부를 보호하는 보호막을 형성하는 별도의 공정이 제거됨으로써 비용이 절감되고 공정이 단순해지게 된다. 이 때 본 발명의 제2 실시예에서는 외부로 노출되는 채널부에 채널 보호막을 형성함으로 채널부의 오염을 방지할 있게 된다.
그리고 본 발명의 제2 실시예에서는 활성층이 데이터 라인 양측으로 노출되 지 않는다. 따라서 본 발명의 제2 실시예는 활성층이 데이터 라인 양측으로 노출됨으로써 발생하는 웨이브 노이즈(wave noise) 현상을 방지할 수 있다.
그리고 본 발명의 제2 실시예는 회절 노광 마스크를 사용하지 않음으로써 대면적의 박막 트랜지스터 어레이 기판의 제조의 신뢰성을 확보할 수 있으므로 대면적의 박막 트랜지스터 어레이 기판의 제조에도 적용 가능하다.
도 17은 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 18은 도 17에 도시된 박막 트랜지스터 기판을 "Ⅶ-Ⅶ', Ⅷ-Ⅷ',Ⅸ-Ⅸ'" 선을 따라 절취하여 도시한 단면도이다.
도 17 및 도 18에 도시된 박막 트랜지스터 기판은 하부 기판(325) 위에 게이트 절연패턴(327)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(302) 및 데이터 라인(304), 게이트 라인(302) 및 데이터 라인(304)과 화소 전극(314)에 접속된 박막 트랜지스터(306), 화소 영역에서 수평 전계를 형성하기 위한 화소 전극(318) 및 공통 전극, 공통 전극과 접속된 공통 라인(316)과, 화소 전극(314)과 접속된 스토리지 캐패시터(350)를 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(302)과 접속된 게이트 패드(324), 데이터 라인(304)과 접속된 데이터 패드(330), 공통 라인(316)과 접속된 공통 패드(355)를 더 구비한다.
게이트 라인(302)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(304)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(302) 및 데이터 라인(304)은 게이트 절연패턴(327)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
또한 데이터 라인(304)은 소스/드레인 금속으로 이루어진 데이터 라인 하부 전극(304a) 및 데이터 라인 하부 전극(304a)상에 직접 형성됨과 아울러 투명 도전성 금속으로 이루어진 데이터 라인 상부 전극(302b)으로 구성된다. 그리고 게이트 라인(302)은 게이트 금속으로 이루어진 제1 도전층(302a) 및 투명 도전성 금속으로 이루어진 제2 도전층(302b)을 포함한 이중층으로 형성된다.
박막 트랜지스터(306)는 게이트 라인(302)의 스캔 신호에 응답하여 데이터 라인(304) 상의 비디오 신호가 화소 전극(318)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(306)는 게이트 라인(302)과 연결된 게이트 전극(308), 데이터 라인(304)과 연결된 소스 전극(310), 소스 전극(310)과 마주하며 화소 전극(318)과 접속된 드레인 전극(312), 그리고 게이트 절연패턴(327)을 사이에 두고 게이트 전극(308)과 중첩되어 소스 전극(310)과 드레인 전극(312) 사이에 채널을 형성하는 활성층(321) 및 활성층(321)과 소스 및 드레인 전극(310, 312)과의 오믹 접촉을 위한 오믹 컨택층(323)을 포함하는 반도체 패턴(320)을 구비한다. 여기서 소스 전극(310)은 데이터 라인 하부 전극(304a)으로부터 연장되고, 소스 전극(310)상부에는 데이터 라인 상부 전극(304b)이 연장되어 중첩된다. 또한 드레인 전극(312)은 드레인 전극(312) 상에 화소 전극(318)이 직접 형성됨으로써 화소 전극(318)과 접속된다. 그리고 게이트 전극(308)은 게이트 금속으로 이루어진 제1 도전층(308a) 및 투명 도전성 금속으로 이루어진 제2 도전층(308b)을 포함한 이중층으로 형성된다.
공통 라인(316)은 공통 전극(314)을 통해 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다. 이러한 공통 라인(316)은 게이트 라인(302)과 나란하게 형성된다. 여기서 공통 라인(316)은 게이트 금속으로 이루어진 제1 도전층(316a) 및 투명 도전성 금속으로 이루어진 제2 도전층(316b)을 포함한 이중층으로 형성된다.
공통 전극은 공통 라인(316)과 연결되고 화소 영역에서 화소 전극(318)의 핑거부(318b)와 나란하게 배치된 다수의 공통 전극 핑거부(314)를 포함한다. 여기서 공통 전극은 게이트 금속으로 이루어진 제1 도전층(314a) 및 투명 도전성 금속으로 이루어진 제2 도전층(314b)을 포함한 이중층으로 형성된다.
화소 전극(318)은 박막 트랜지스터(306)의 드레인 전극(312)과 접속되어 화소 영역에 형성된다. 이러한 화소 전극(314)은 드레인 전극(312)과 접속되고, 인접한 게이트 라인(302)과 나란하게 형성됨과 아울러 공통 라인(316)을 따라 형성된 수평부(318a) 및 수평부(318a)에 연결되어 화소 영역 내로 돌출된 핑거부(318b)를 구비한다.
스토리지 캐패시터(350)는 공통 라인(316)과, 그 공통 라인(316)과 게이트 절연패턴(327)을 사이에 두고 중첩되며 드레인 전극(312)과 접속된 화소 전극의 수평부(318a)로 구성된다. 이러한 스토리지 캐패시터(350)는 화소 전극(318)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 화소 전극(318)의 전압을 안정적으로 유지시킨다.
한편, 화소 전극의 수평부(318a)와 접속된 드레인 전극(312)은 공통 라인(316)과 중첩되도록 공통 라인(316)을 따라 형성될 수 있다.
게이트 라인(302)은 게이트 패드(324)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(324)는 게이트 라인(302)으로부터 연장된 게이트 패드 하부 전극(326)과, 게이트 절연패턴(327)을 사이에 두고 게이트 패드 하부 전극(326)과 중첩되며 소스/드레인 금속으로 이루어진 더미 전극(328)과, 더미 전극(328) 및 게이트 절연 패턴(327)을 관통하여 게이트 패드 하부 전극(326)을 노출시키는 컨택홀(322)과, 더미 전극(328) 상에 직접 형성되는 게이트 패드 상부 전극(329)을 구비한다. 여기서 게이트 패드 하부 전극(326)은 게이트 금속으로 이루어진 제1 도전층(326a) 및 투명 도전성 금속으로 이루어진 제2 도전층(326b)을 포함한 이중층으로 형성된다. 이러한 구성 외에 게이트 패드(324)는 게이트 패드 하부 전극(326), 게이트 절연 패턴(327)을 사이에 두고 게이트 패트 하부 전극(326)과 중첩된 게이트 패드 상부 전극(329) 및 게이트 절연 패턴(327)을 관통하여 게이트 패드 하부 전극(326)을 노출시키는 컨택홀(322)을 구비할 수 있다.
한편, 상기의 컨택홀(322)을 통해 노출되는 것은 게이트 패드 하부 전극의 제2 도전층(326b)이다
게이트 드라이버는 게이트 패드 하부 전극의 제2 도전층(326b)과 접속된다. 또한 게이트 패드(324)의 게이트 패드 상부 전극(329) 및 게이트 패드 하부 전극(326)은 모듈공정에서 컨택홀(322)을 통해 노출된 게이트 패드 하부 전극의 제2 도전층(326b) 및 게이트 패드 상부 전극(329)의 노출면에 ACF 등을 이용하여 게이트 드라이버의 회로 기판을 접착시킴으로써 전기적으로 접속될 수 있다.
공통 라인(316)에 공통 전압원(미도시)으로부터의 공통 전압을 공급하는 공 통 패드(355)는 상기 게이트 패드(324)와 동일한 수직 구조로 형성된다.
데이터 라인(304)은 데이터 패드(330)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(330)는 데이터 라인 하부 전극(304a)으로부터 연장된 데이터 패드 하부 전극(332)과, 데이터 라인 상부 전극(304b)으로부터 연장된 데이터 패드 상부 전극(334)을 구비한다. 이러한 데이터 패트 상부 전극(334)는 데이터 패드 하부 전극(322)상에 직접 형성됨으로써 데이터 패드 하부 전극(322)과 접속된다.
상술한 제3 실시예에 따른 박막 트랜지스터 기판은 공통 라인(316)을 통해 공통 전극에 기준 전압이 공급되고 박막 트랜지스터(306)를 통해 화소 전극(318)에 비디오 신호가 공급되면, 공통 전극의 핑거부(314) 및 화소 전극의 핑거부(318b) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 도 19a 내지 도 24d에 도시된 바와 같이 3마스크 공정을 통해 형성된다.
도 19a 및 도 19b를 참조하면, 제1 마스크 공정을 통해 하부 기판(325) 상에 게이트 라인(302), 게이트 전극(308), 게이트 패드 하부 전극(326), 공통 라인(316) 및 공통 전극 핑거부(314)를 포함하는 게이트 금속 패턴군이 형성된다.
도 20a 내지 도 20c를 참조하여 제1 마스크 공정을 상세히 설명하면, 하부 기판(325) 상에 스퍼터링, PECVD 방법 등의 증착 방법을 통해 Al, Mo, Cr계 등으로 이루어진 게이트 금속층(364) 및 ITO 등으로 이루어진 투명 도전막(368)이 증착된다. 이어서 투명 도전막(368)상에 포토레지스트를 도포한 후, 제1 마스크(360)를 이용한 포토리소그래피 공정으로 도 20a에 도시된 바와 같이 투명 도전성 금속층(368) 상부에 포토레지스트 패턴(362)이 형성된다. 도 20a에 도시된 제1 마스크(360)는 투과 영역(P1) 및 차단 영역(P3)을 포함하는 마스크이다.
상기의 포토레지스 패턴(362)을 이용하여 투명 도전성 금속층(368) 및 게이트 금속층(364)을 식각함으로써 도 20b에 도시된 바와 같이 게이트 라인(302), 게이트 전극(308), 게이트 패드 하부 전극(326), 공통 라인(316) 및 공통 전극 핑거부(314)를 포함하는 게이트 금속 패턴군이 형성된다.
이 후, 도 20c에 도시된 바와 같이 남은 포토레지스트 패턴(362)을 스트립 공정으로 제거한다.
도 21a 및 도 21b를 참조하면, 게이트 금속 패턴군이 형성된 하부 기판(325) 상에 게이트 절연막(327a)을 형성한 후, 제2 마스크 공정을 통해 데이터 라인 하부 전극(304a), 소스 전극(310), 소스 전극(310)과 연결된 드레인 전극(312), 더미 전극(328) 및 데이터 패드 하부 전극(332)을 포함하는 소스/드레인 금속 패턴군 및 소스/드레인 금속 패턴군 하부에 중첩되는 반도체 패턴(320)이 형성한다. 반도체 패턴(320)은 활성층(321) 및 오믹 컨택층(323)을 포함한다. 또한 제2 마스크 공정을 통해 더미 전극(328)을 관통하여 게이트 절연막(327a)을 노출시키는 컨택홀 상부(322a)가 형성된다.
도 22a 내지 도 22c를 참조하여 제2 마스크 공정을 상세히 설명하면, 게이트 금속 패턴군이 형성된 하부 기판(325) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 SiOx, SiNx 등으로 이루어진 무기 절연층(366), 비정질 실리콘층(321a), n+ 비정질 실리콘층(323a), 그리고 소스/드레인 금속층(372)이 순차적으로 증착된다. 소스/드레인 금속층(372)으로는 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 등이 이용된다.
그 다음, 소스/드레인 금속층(372) 위에 포토레지스트가 도포된 후, 제2 마스크(370)를 이용한 포토리소그래피 공정으로 도 22a에 도시된 바와 같이 포토레지스트 패턴(374)을 형성한다. 도 22a에 도시된 제2 마스크(370)는 투과 영역(P1) 및 차단 영역(P3)을 포함하는 마스크이다.
이러한 포토레지스트 패턴(374)을 이용한 식각 공정으로 도 22b에 도시된 바와 같이 소스/드레인 금속층(372)이 패터닝됨으로써 데이터 라인 하부 전극(304a), 소스 전극(310), 그 소스 전극(310)과 일체화된 드레인 전극(312), 더미 전극(328) 및 데이터 패드 하부 전극(332)을 포함하는 소스/드레인 금속 패턴군이 형성된다. 이 때 드레인 전극(312)은 본 발명의 제1 실시예의 드레인 전극(312)과 같이 공통라인(316)과 중첩되도록 공통라인(316)을 따라 형성될 수 있다. 이 후, 동일한 포토레지스트 패턴(374)을 이용한 식각 공정으로 n+ 비정질 실리콘층(323a)과 비정질 실리콘층(321a)이 패터닝됨으로써 소스/드레인 금속 패턴군 하부에 오믹 컨택층(323) 및 활성층(321)을 포함하는 반도체 패턴(320)이 형성된다. 소스/드레인 금속 패턴군 및 반도체 패턴(320)이 형성될 때, 게이트 패드 하부 전극(326)과 중첩된 게이트 절연막(327a)은 더미 전극(328) 및 더미 전극(328) 하부의 반도체 패턴 (320)을 관통하는 컨택홀 상부(322a)가 형성됨으로써 외부로 노출된다.
이어서, 도 21c에 도시된 바와 같이 포토레지스트 패턴(374)을 스트립 공정으로 제거한다.
도 23a 및 도 23b를 참조하면, 제3 마스크 공정을 통해 반도체 패턴(320) 및 소스/드레인 금속 패턴군이 형성된 게이트 절연막(327a) 상에 데이터 라인 상부 전극(304b), 화소 전극(318), 게이트 패드 상부 전극(329), 데이터 패드 상부 전극(334)을 포함하는 투명 도전 패턴군이 형성되고, 소스 전극(310) 및 드레인 전극(312) 사이에 채널부가 형성됨과 아울러 채널 보호막(311)이 형성된다. 또한 이와 더불어 게이트 절연막(327a)이 패터닝됨으로써 게이트 절연패턴(327)이 형성되고,게이트 패드 하부 전극의 제2 도전층(326b)을 노출시키는 컨택홀(322)이 형성된다.
도 24a 내지 도 24d를 참조하여 제3 마스크 공정을 상세히 설명하면, 반도체 패턴(320) 및 소스/드레인 금속 패턴군이 형성된 게이트 절연막(327a) 상에 스퍼터링 등의 증착 방법으로 ITO(Indium Tin Oxide) 등의 투명 도전막(382)이 증착된다. 이어서 포토레지스트가 도포된 후, 제3 마스크(380)를 이용한 포토리소그래피 공정을 통해 도 24a에 도시된 바와 같이 포토레지스트 패턴(384)이 형성된다. 도 24a에 도시된 제3 마스크(380)는 투과 영역(P1) 및 차단 영역(P3)을 포함하는 마스크이다.
이후 포토레지스트 패턴(384)을 이용하여 투명 도전막(382) 및 게이트 절연막(327a)을 패터닝함으로써 도 24b에 도시된 바와 같이 데이터 라인 상부 전극(304b), 화소 전극(318), 게이트 패드 상부 전극(329), 데이터 패드 상부 전극 (334)을 포함하는 투명 도전 패턴군 및 그 하부에 중첩되는 게이트 절연패턴(327)이 형성된다. 화소 전극(318)은 드레인 전극(312)과 상에 직접 형성되어 드레인 전극(312)과 접속된다. 게이트 패드 하부 전극의 제2 도전층(326b)은 게이트 절연막(327a)이 패터닝됨으로써 형성되는 컨택홀(322)을 통해 외부로 노출된다.
데이터 패드 상부 전극(334)은 데이터 라인 상부 전극(304b)으로부터 연장되어 데이터 패드 하부 전극(332) 상에 직접 형성됨으로써 데이터 패드 하부 전극(332)과 접속된다. 화소 전극의 수평부(318a)는 드레인 전극(312)과 접속됨과 아울러 게이트 절연패턴(327a)을 사이에 두고 공통 라인(316)과 중첩되어 스토리지 캐패시터(350)를 형성한다.
이 후, 노출된 소스 전극(310) 및 소스 전극(310)과 연결된 드레인 전극(312)의 연결부를 식각 공정을 통해 제거하여 반도체 패턴(320)의 활성층(321)을 노출시킴으로써 소스 전극(310) 및 드레인 전극(312)을 분리하고, 소스 전극(310) 및 드레인 전극(312) 사이에 채널부를 형성한다. 노출된 활성층(321)의 표면에는 도 24c 및 도 24d에 도시된 바와 같이 여러가지 가스 플라즈마를 이용한 표면 처리 공정으로 300Å 내지 500Å 두께의 채널 보호막(311)을 형성한다. 예를 들어 도 24c에 도시된 바와 같이 산소(O2)플라즈마를 이용한 표면 처리 공정으로 노출된 활성층의 표면에 SiO2 산화막을 형성할수 있다. 산소(O2) 이외에도 질소(N2), 수소(H2)등의 가스를 이용하여 채널 보호막(311)을 형성할 수 있다.
그리고 나서 도 24d에 도시된 바와 같이 남은 포토 레지스트 패턴(384)을 스 트립 공정을 통해 제거한다.
상술한 본 발명의 제3 실시예에 따른 제1 내지 제3 마스크 공정에서 공통 패드(355)의 형성 과정은 게이트 패드(324)의 형성과정과 동일하므로 공통 패드(355)의 형성과정에 대한 설명은 생략하였다.
상술한 제3 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 기존의 공정 및 재료를 활용할 수 있음과 아울러 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있음으로써 액정표시장치의 제조 비용을 절감할 수 있고 공정이 단순해질 수 있다. 또한 본 발명의 제3 실시예에서는 박막 트랜지스터의 채널부를 보호하는 보호막을 형성하는 별도의 공정이 제거됨으로써 비용이 절감되고 공정이 단순해지게 된다. 이 때 본 발명의 제3 실시예에서는 외부로 노출되는 채널부에 채널 보호막을 형성함으로 채널부의 오염을 방지할 있게 된다.
그리고 본 발명의 제3 실시예에서는 활성층이 데이터 라인 양측으로 드러지 않음으로써 활성층이 데이터 라인 양측으로 드러남으로써 발생하는 웨이브 노이즈(wave noise) 현상을 방지할 수 있다.
그리고 본 발명의 제3 실시예는 회절 노광 마스크를 사용하지 않음으로써 대면적의 박막 트랜지스터 어레이 기판의 제조의 신뢰성을 확보할 수 있으므로 대면적의 박막 트랜지스터 어레이 기판의 제조에도 적용 가능하다.
도 25는 본 발명의 제4 실시예에 따른 수직 전계 인가형 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 26은 도 25에 도시된 박막 트랜지스터 기판을 "Ⅹ-Ⅹ', ⅩⅠ-ⅩⅠ', ⅩⅡ-ⅩⅡ'" 선을 따라 절취하여 도시한 단면도이 다.
도 25 및 도 26에 도시된 박막 트랜지스터 기판은 하부 기판(425) 위에 게이트 절연패턴(427)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(402) 및 데이터 라인(404), 게이트 라인(402) 및 데이터 라인(404)과 화소 전극(414)에 접속된 박막 트랜지스터(406), 화소 영역에서 칼라 필터 기판에 형성된 공통 전극(미도시)과 수직 전계를 형성하기 위한 화소 전극(418) 및 화소 전극(418)과 접속된 스토리지 캐패시터(450)을 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(402)과 접속된 게이트 패드(424), 데이터 라인(404)과 접속된 데이터 패드(430)를 더 구비한다.
게이트 라인(402)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(404)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(402) 및 데이터 라인(404)은 게이트 절연패턴(427)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
또한 데이터 라인(404)은 소스/드레인 금속으로 이루어진 데이터 라인 하부 전극(404a) 및 데이터 라인 하부 전극(404a) 상에 직접 형성됨과 아울러 투명 도전성 금속으로 이루어진 데이터 라인 상부 전극(404b)을 포함한 이중층으로 형성된다. 그리고 게이트 라인(402)은 게이트 금속으로 이루어진 제1 도전층(402a) 및 투명 도전성 금속으로 이루어진 제2 도전층(402b)을 포함한 이중층으로 형성된다.
박막 트랜지스터(406)는 게이트 라인(402)의 스캔 신호에 응답하여 데이터 라인(404) 상의 비디오 신호가 화소 전극(418)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(406)는 게이트 라인(402)과 연결된 게이트 전극(408), 데이터 라인(404)과 연결된 소스 전극(410), 소스 전극(410)과 마주하며 화소 전극(418)과 접속된 드레인 전극(412), 그리고 게이트 절연패턴(427)을 사이에 두고 게이트 전극(408)과 중첩되어 소스 전극(410)과 드레인 전극(412) 사이에 채널을 형성하는 활성층(421) 및 활성층(421)과 소스 및 드레인 전극(410, 412)과의 오믹 접촉을 위한 오믹 컨택층(423)을 포함하는 반도체 패턴(420)을 구비한다. 여기서 소스 전극(410)은 데이터 라인 하부 전극(404a)이 연장되고, 소스 전극(410) 상에는 데이터 라인 상부 전극(404b)이 직접 형성된다. 또한 드레인 전극(412)은 화소 전극(418)이 드레인 전극(412) 상에 직접 형성됨으로써 화소 전극(418)과 접속된다. 그리고 게이트 전극(408)은 게이트 금속으로 이루어진 제1 도전층(408a) 및 투명 도전성 금속으로 이루어진 제2 도전층(408b)을 포함한 이중층으로 형성된다.
화소 전극(418)은 박막 트랜지스터(406)의 드레인 전극(412)과 접속되어 화소 영역에 형성된다.
스토리지 캐패시터(450)는 게이트 라인(402)과, 그 게이트 라인(402)과 게이트 절연패턴(427) 및 반도체 패턴(420)을 사이에 두고 중첩되는 스토리지 전극(452)과, 그 스토리지 전극(452)과 중첩되어 접속된 화소 전극(418)으로 구성된다. 이러한 스토리지 캐패시터(450)는 화소 전극(218)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 화소 전극(218)의 전압을 안정적으로 유지시킨다.
상기의 스토리지 캐패시터(450)는 게이트 라인(402)과, 그 게이트 라인(402)과 게이트 절연패턴(427)을 사이에 두고 중첩되는 화소 전극(418)만으로 구성될 수 있다.
게이트 라인(402)은 게이트 패드(424)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(424)는 게이트 라인(402)으로부터 연장된 게이트 패드 하부 전극(426)과, 게이트 절연패턴(427)을 사이에 두고 게이트 패드 하부 전극(426)과 중첩되며 소스/드레인 금속으로 이루어진 더미 전극(428)과, 더미 전극(428) 및 게이트 절연 패턴(427)을 관통하여 게이트 패드 하부 전극(426)을 노출시키는 컨택홀(422)과, 컨택홀(422)을 통해 게이트 패드 하부 전극(426)과 접속되는 게이트 패드 상부 전극(429)을 구비한다. 여기서 게이트 패드 하부 전극(426)은 게이트 금속으로 이루어진 제1 도전층(426a) 및 투명 도전성 금속으로 이루어진 제2 도전층(426b)을 포함한 이중층으로 형성된다. 이러한 구성 외에 게이트 패드(424)는 게이트 패드 하부 전극(426), 게이트 절연 패턴(427)을 사이에 두고 게이트 패트 하부 전극(426)과 중첩된 게이트 패드 상부 전극(429) 및 게이트 절연 패턴(427)을 관통하여 게이트 패드 하부 전극(426)을 노출시키는 컨택홀(422)을 구비할 수 있다.
한편, 상기의 컨택홀(422)을 통해 노출되는 것은 게이트 패드 하부 전극의 제2 도전층(426b)이다
게이트 드라이버는 게이트 패드 하부 전극의 제2 도전층(426b)과 접속된다. 또한 게이트 패드(424)의 게이트 패드 상부 전극(429) 및 게이트 패드 하부 전극(426)은 모듈공정에서 컨택홀(422)을 통해 노출된 게이트 패드 하부 전극의 제2 도전층(426b) 및 게이트 패드 상부 전극(429)의 노출면에 ACF 등을 이용하여 게이트 드라이버의 회로 기판을 접착시킴으로써 전기적으로 접속될 수 있다.
데이터 라인(404)은 데이터 패드(430)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(430)는 데이터 라인 하부 전극(404a)으로부터 연장된 데이터 패드 하부 전극(432)과, 데이터 라인 상부 전극(404b)으로부터 연장된 데이터 패드 상부 전극(434)을 구비한다. 이 데이터 패드 상부 전극(434)은 데이터 패드 하부 전극(432) 상에 직접 형성됨으로써 데이터 패드 하부 전극(434)과 접속된다.
상술한 제4 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터(406)를 통해 화소 전극(418)에 비디오 신호가 공급되면, 칼라 필터 어레이 기판의 공통 전극(미도시)과 화소 전극(418) 사이에는 수직 전계가 형성된다. 이러한 수직 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 도 17a 내지 도 29b에 도시된 바와 같이 3마스크 공정을 통해 형성된다.
도 27a 및 도 27b를 참조하면, 제1 마스크 공정을 통해 하부 기판(425) 상에 게이트 라인(402), 게이트 전극(408) 및 게이트 패드 하부 전극(426)을 포함하는 게이트 금속 패턴군이 형성된다.
제1 마스크 공정에 대한 상세한 설명은 상술한 도 20a 내지 도 20c에 대한 설명과 동일하므로 생략한다. 단 본 발명의 제4 실시예의 제1 마스크 공정에서는 도 20a 내지 도 20c에서 상술한 공통 라인(316) 및 공통 전극 핑거부(314)가 형성 되지 않는다.
도 28a 및 도 28b를 참조하면, 게이트 금속 패턴군이 형성된 하부 기판(425) 상에 게이트 절연막(427a)을 형성한 후, 제2 마스크 공정을 통해 데이터 라인 하부 전극(404a), 소스 전극(410), 소스 전극(410)과 연결된 드레인 전극(412), 스토리지 전극(452), 더미 전극(428) 및 데이터 패드 하부 전극(432)을 포함하는 소스/드레인 금속 패턴군 및 반도체 패턴(420)을 형성한다. 반도체 패턴(420)은 활성층(421) 및 오믹 컨택층(423)을 포함한다. 또한 제2 마스크 공정을 통해 더미 전극(428)을 관통하여 게이트 절연막(427a)을 노출시키는 컨택홀 상부(422a)가 형성된다.
제2 마스크 공정에 대한 상세한 설명은 상술한 도 22a 내지 도 22c에 대한 설명과 동일하므로 생략한다. 단 본 발명의 제4 실시예의 제2 마스크 공정에서는 게이트 라인(402)과 게이트 절연막(427a)을 사이에 두고 중첩되는 스토리지 전극(452)이 추가로 형성될 수 있다.
도 29a 및 도 29b를 참조하면, 제3 마스크 공정을 통해 반도체 패턴(420) 및 소스/드레인 금속 패턴군이 형성된 게이트 절연막(427a) 상에 데이터 라인 상부 전극(404b), 화소 전극(418), 게이트 패드 상부 전극(429), 데이터 패드 상부 전극(434)을 포함하는 투명 도전 패턴군이 형성되고, 소스 전극(410) 및 드레인 전극(412) 사이에 채널부가 형성됨과 아울러 채널 보호막(411)이 형성된다. 또한 이와 더불어 게이트 절연막(427a)이 패터닝됨으로써 게이트 절연패턴(427)이 형성되고,게이트 패드 하부 전극의 제2 도전층(426b)을 노출시키는 컨택홀(422)이 형성된다.
제3 마스크 공정에 대한 상세한 설명은 상술한 도 24a 내지 도 24d에 대한 설명과 동일하므로 생략한다.
상술한 제4 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 기존의 공정 및 재료를 활용할 수 있음과 아울러 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있음으로써 액정표시장치의 제조 비용을 절감할 수 있고 공정이 단순해질 수 있다. 또한 본 발명의 제4 실시예에서는 박막 트랜지스터의 채널부를 보호하는 보호막을 형성하는 별도의 공정이 제거됨으로써 비용이 절감되고 공정이 단순해지게 된다. 이 때 본 발명의 제4 실시예에서는 외부로 노출되는 채널부에 채널 보호막을 형성함으로 채널부의 오염을 방지할 있게 된다.
그리고 본 발명의 제4 실시예에서는 활성층이 데이터 라인 양측으로 드러지 않음으로써 활성층이 데이터 라인 양측으로 드러남으로써 발생하는 웨이브 노이즈(wave noise) 현상을 방지할 수 있다.
그리고 본 발명의 제4 실시예는 회절 노광 마스크를 사용하지 않음으로써 대면적의 박막 트랜지스터 어레이 기판의 제조의 신뢰성을 확보할 수 있으므로 대면적의 박막 트랜지스터 어레이 기판의 제조에도 적용 가능하다.
상술한 바와 같이 본 발명에 따른 액정표시장치 및 그 제조 방법은 박막 트랜지스터 기판 및 그 제조 방법은 기존의 공정 및 재료를 활용할 수 있음과 아울러 회절 노광 마스크를 사용하지 않고 마스크 공정수를 줄일 수 있음으로써 액정표시 장치의 제조 비용을 절감할 수 있고 공정이 단순해질 수 있다. 또한 본 발명에서는 박막 트랜지스터의 채널부를 보호하는 보호막을 형성하는 별도의 공정이 제거됨으로써 비용이 절감되고 공정이 단순해지게 된다. 이 때 본 발명에서는 외부로 노출되는 채널부에 채널 보호막을 형성함으로 채널부의 오염을 방지할 있게 된다.
그리고 본 발명에서는 활성층이 데이터 라인 양측으로 드러지 않음으로써 활성층이 데이터 라인 양측으로 드러남으로써 발생하는 웨이브 노이즈(wave noise) 현상을 방지할 수 있다.
그리고 본 발명은 회절 노광 마스크를 사용하지 않음으로써 대면적의 박막 트랜지스터 어레이 기판의 제조의 신뢰성을 확보할 수 있으므로 대면적의 박막 트랜지스터 어레이 기판의 제조에도 적용 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명이 기술적 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (96)

  1. 하부 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과;
    상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과;
    상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과;
    상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴 및, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 형성된 공통라인과;
    상기 공통라인과 연결되고 화소 영역내에 나란하게 형성된 다수의 공통 전극핑거부와;
    상기 드레인 전극 상에 직접 형성된 화소 전극 수평부와;
    상기 화소 전극 수평부에 연결되어 상기 화소 영역 내에 상기 공통 전극 핑 거부와 나란하게 형성된 화소 전극 핑거부를 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 데이터 라인 상부 전극은 연장되어 상기 소스 전극 상에 직접 형성되는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 게이트 절연패턴의 에지면은
    상기 데이터 라인 하부 전극, 상기 소스 전극 및 드레인 전극의 에지면과 동일선상에 형성되는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 라인과 상기 데이터 라인 하부 전극의 교차부에서
    상기 데이터 라인 하부 전극의 에지면은 상기 데이터 라인 상부 전극의 에지면과 동일 선상에 형성되거나 상기 데이터 라인 하부 전극의 에지면이 상기 데이터 라인 상부 전극의 에지면보다 돌출된 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 게이트 절연 패턴은
    상기 게이트 라인 및 상기 게이트 전극에 중첩된 제1 게이트 절연패턴과;
    상기 제1 게이트 절연패턴 및 상기 하부 기판상에 형성된 제2 게이트 절연패턴을 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 드레인 전극 및 상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되도록 상기 공통 라인을 따라 형성되는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 공통 라인과 상기 데이터 라인 하부 전극의 교차부에서
    상기 데이터 라인 하부 전극의 에지면은 상기 공통 라인의 에지면과 동일 선상에 형성되거나 상기 데이터 라인 하부 전극의 에지면이 상기 공통 라인의 에지면보다 돌출된 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    게이트 절연 패턴을 사이에 두고 상기 게이트 패드 하부 전극과 중첩되는 더미 전극과;
    상기 게이트 패드 하부 전극 및 상기 더미 전극과 접속되는 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  10. 제 1 항에 있어서,
    상기 공통 라인에서 연장된 공통 패드 하부 전극과;
    상기 공통 패드 하부 전극 상에 직접 형성된 공통 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  11. 제 1 항에 있어서,
    상기 공통 라인에서 연장된 공통 패드 하부 전극과;
    게이트 절연 패턴을 사이에 두고 상기 공통 패드 하부 전극과 중첩되는 더미 전극과;
    상기 공통 패드 하부 전극 및 상기 더미 전극과 접속되는 공통 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  12. 제 1 항에 있어서,
    상기 데이터 라인 하부 전극으로부터 연장된 데이터 패드 하부 전극과;
    상기 데이터 라인 상부 전극으로부터 연장되어 상기 데이터 패드 하부 전극상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  13. 하부 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과;
    상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과;
    상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과;
    상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴, 및 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와;
    상기 드레인 전극 상에 직접 형성됨과 아울러 상기 화소 영역에 형성되는 화 소 전극을 구비하는 것을 특징으로 하는 액정표시장치.
  14. 제 13 항에 있어서,
    상기 데이터 라인 상부 전극은 연장되어 상기 소스 전극 상에 직접 형성되는 것을 특징으로 하는 액정표시장치.
  15. 제 14 항에 있어서,
    상기 게이트 절연패턴의 에지면은
    상기 데이터 라인 하부 전극, 상기 소스 전극 및 드레인 전극의 에지면과 동일선상에 형성되는 것을 특징으로 하는 액정표시장치.
  16. 제 15 항에 있어서,
    상기 게이트 라인과 상기 데이터 라인 하부 전극의 교차부에서
    상기 데이터 라인 하부 전극의 에지면은 상기 데이터 라인 상부 전극의 에지면과 동일 선상에 형성되거나 상기 데이터 라인 하부 전극의 에지면이 상기 데이터 라인 상부 전극의 에지면보다 돌출된 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  17. 제 13 항에 있어서,
    상기 게이트 절연 패턴은
    상기 게이트 라인 및 상기 게이트 전극에 중첩된 제1 게이트 절연패턴과;
    상기 제1 게이트 절연패턴 및 상기 하부 기판상에 형성된 제2 게이트 절연패턴을 포함하는 것을 특징으로 하는 액정표시장치.
  18. 제 13 항에 있어서,
    상기 화소 전극은
    게이트 절연패턴 및 이 게이트 절연패턴과 중첩된 스토리지 전극을 사이에 두고 상기 게이트 라인과 중첩되는 것을 특징으로 하는 액정표시장치.
  19. 제 18 항에 있어서,
    상기 스토리지 전극의 에지면은 상기 게이트 절연패턴의 에지면과 동일 선상에 형성되는 것을 특징으로 하는 액정표시장치.
  20. 제 19 항에 있어서,
    상기 화소 전극 및 상기 스토리지 전극의 중첩부에서
    상기 게이터 라인과 중첩된 상기 스토리지 전극의 에지면은 상기 화소 전극의 에지면과 동일선상에 형성되거나 상기 화소 전극의 에지면보다 돌출된 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  21. 제 13 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  22. 제 13 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    게이트 절연 패턴을 사이에 두고 상기 게이트 패드 하부 전극과 중첩되는 더미 전극과;
    상기 게이트 패드 하부 전극 및 상기 더미 전극과 접속되는 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  23. 제 13 항에 있어서,
    상기 데이터 라인 하부 전극으로부터 연장된 데이터 패드 하부 전극과;
    상기 데이터 라인 상부 전극으로부터 연장되어 상기 데이터 패드 하부 전극상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  24. 하부 기판 상에 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 게이트 라인과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극 과;
    상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성되는 데이터 라인 상부 전극과;
    상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과;
    상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴 및, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 형성되고 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 공통라인과;
    상기 공통라인과 연결되고 화소 영역내에 나란하게 형성된 다수의 공통 전극핑거부와;
    상기 드레인 전극 상에 직접 형성된 화소 전극 수평부와;
    상기 화소 전극 수평부에 연결되어 상기 화소 영역 내에 상기 공통 전극 핑거부와 나란하게 형성된 화소 전극 핑거부를 구비하는 것을 특징으로 하는 액정표시장치.
  25. 제 24 항에 있어서,
    상기 화소 전극 수평부 및 상기 화소 전극 핑거부의 하부에는 상기 게이트 절연 패턴이 중첩되는 것을 특징으로 하는 액정표시장치.
  26. 제 25 항에 있어서,
    상기 게이트 절연패턴의 에지면은
    상기 데이터 라인 상부 전극, 상기 화소 전극 수평부 및 상기 화소 전극 핑거부의 에지면과 동일선상에 형성되는 것을 특징으로 하는 액정표시장치.
  27. 제 24 항에 있어서,
    상기 데이터 라인 상부 전극은 연장되어 상기 소스 전극 상에 직접 형성되는 것을 특징으로 하는 액정표시장치.
  28. 제 25 항에 있어서,
    상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되는 것을 특징으로 하는 액정표시장치.
  29. 제 24 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 게이트 패드 상부 전극과;
    상기 게이트 절연패턴을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  30. 제 24 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 더미 전극과;
    상기 게이트 절연패턴 및 상기 더미 전극을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀과;
    상기 노출된 더미 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  31. 제 24 항에 있어서,
    상기 공통 라인에서 연장된 공통 패드 하부 전극과;
    상기 공통 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 공통 패드 상부 전극과;
    상기 게이트 절연패턴을 관통하여 상기 공통 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  32. 제 24 항에 있어서,
    상기 공통 라인에서 연장된 공통 패드 하부 전극과;
    상기 공통 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 더미 전극과;
    상기 게이트 절연패턴 및 상기 더미 전극을 관통하여 상기 공통 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀과;
    상기 노출된 더미 전극 상에 직접 형성된 공통 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  33. 제 24 항에 있어서,
    상기 데이터 라인 하부 전극으로부터 연장된 데이터 패드 하부 전극과;
    상기 데이터 라인 상부 전극으로부터 연장되어 상기 데이터 패드 하부 전극상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  34. 제 33 항에 있어서,
    상기 데이터 패드 하부 전극은 게이트 절연패턴 상에 형성되는 것을 특징으로 하는 액정표시장치.
  35. 하부 기판 상에 게이트 금속으로 형성된 제1 도전층과, 상기 제1 도전층 상부에 투명 도전성 금속이 적층되어 형성된 제2 도전층을 포함하는 게이트 라인과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극과;
    상기 데이터 라인 하부 전극을 따라 상기 데이터 라인 하부 전극 상에 직접 형성된 데이터 라인 상부 전극과;
    상기 게이트 라인과 상기 데이터 라인 하부 전극 사이에 형성된 게이트 절연패턴과;
    상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 전극과 중첩된 소스 전극 및 드레인 전극, 상기 데이터 라인 하부전극과 상기 소스 및 드레인 전극의 아래에서 상기 데이터 라인 하부 전극과 상기 소스 및 상기 드레인 전극을 따라 형성되는 반도체 패턴, 및 상기 소스 전극과 드레인 전극 사이에 노출된 상기 반도체층 표면에 형성된 채널 보호막을 포함하는 박막 트랜지스터와;
    상기 드레인 전극 상에 직접 형성됨과 아울러 상기 화소 영역에 형성되는 화소 전극을 구비하는 것을 특징으로 하는 액정표시장치.
  36. 제 35 항에 있어서,
    상기 화소 전극의 하부에는 상기 게이트 절연 패턴이 중첩되는 것을 특징으로 하는 액정표시장치.
  37. 제 36 항에 있어서,
    상기 게이트 절연패턴의 에지면은
    상기 데이터 라인 상부 전극, 상기 화소 전극의 에지면과 동일선상에 형성되는 것을 특징으로 하는 액정표시장치.
  38. 제 35 항에 있어서,
    상기 데이터 라인 상부 전극은 연장되어 상기 소스 전극 상에 직접 형성되는 것을 특징으로 하는 액정표시장치.
  39. 제 37 항에 있어서,
    상기 화소 전극은
    상기 게이트 절연패턴을 사이에 두고 상기 게이트 라인과 중첩되는 것을 특징으로 하는 액정표시장치.
  40. 제 37 항에 있어서,
    상기 화소 전극 및 상기 게이트 절연 패턴 사이에 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  41. 제 40 항에 있어서,
    상기 화소 전극 및 상기 스토리지 전극의 중첩부에서
    상기 게이터 라인과 중첩된 상기 게이트 절연패턴의 에지면은 상기 스토리지 전극의 에지면과 동일 선상에 형성되거나 상기 스토리지 전극의 에지면보다 돌출된 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  42. 제 35 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 게이트 패드 상부 전극과;
    상기 게이트 절연패턴을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  43. 제 35 항에 있어서,
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극과 게이트 절연패턴을 사이에 두고 중첩되는 더미 전극과;
    상기 게이트 절연패턴 및 상기 더미 전극을 관통하여 상기 게이트 패드 하부 전극의 제2 도전층을 노출시키는 컨택홀과;
    상기 노출된 더미 전극 상에 직접 형성된 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  44. 제 35 항에 있어서,
    상기 데이터 라인 하부 전극으로부터 연장된 데이터 패드 하부 전극과;
    상기 데이터 라인 상부 전극으로부터 연장되어 상기 데이터 패드 하부 전극상에 직접 형성된 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  45. 제 44 항에 있어서,
    상기 데이터 패드 하부 전극은 게이트 절연패턴 상에 형성되는 것을 특징으로 하는 액정표시장치.
  46. 제1 마스크 공정을 통해 하부 기판 상에 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결되고 화소 영역내에 나란한 다수개의 공통 전극 핑거부를 포함하는 게이트 금속 패턴군을 형성하는 단계와;
    제2 마스크 공정을 통해 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인 하부 전극과 접속된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군과, 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군 및 상기 반도체 패턴군 하부에 중첩되는 게이트 절연 패턴을 형성하는 단계와;
    제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극, 상기 드레인 전극을 덮는 화소 전극 수평부 및 상기 화소 전극 수평부와 연결되고 상기 공통 전극 핑거부와 나란한 화소 전극 핑거부를 포함하는 투명 도전 패턴군 및, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  47. 제 46 항에 있어서,
    상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는
    상기 게이트 금속 패턴군이 형성된 하부 기판상에 무기 절연층, 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층, 상기 비정질 실리콘층 및 상기 무기 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  48. 제 46 항에 있어서,
    상기 투명 도전 패턴군 및 상기 채널 보호막을 형성하는 단계는
    상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군이 형성된 상기 하부 기판 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계와;
    상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이의 소스/드레인 금속 및 그 하부의 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와;
    플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  49. 제 46 항에 있어서,
    상기 제1 마스크 공정은
    상기 게이트 금속 패턴군에 중첩되는 제1 게이트 절연패턴을 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  50. 제 49 항에 있어서,
    상기 게이트 금속 패턴군 및 제1 게이트 절연패턴을 형성하는 단계는
    상기 하부 기판상에 게이트 금속, 무기 절연층 및 포토레지스트를 증착하는 단계와;
    상기 제1 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 금속층 및 상기 무기 절연층을 식각하는 단계와;
    상기 포토레지스트 패턴을 애싱하는 단계와;
    상기 애싱된 포토레지스트 패턴을 이용하여 상기 무기 절연층을 추가로 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  51. 제 46 항에 있어서,
    상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  52. 제 46 항에 있어서,
    상기 제1 마스크 공정에서
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  53. 제 52 항에 있어서,
    상기 제3 마스크 공정에서
    상기 게이트 패드 하부 전극 상에 직접 중첩되는 게이트 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  54. 제 53 항에 있어서,
    상기 제2 마스크 공정에서
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극을 상기 소스/드레인 금속 패턴군 및 게이트 절연 패턴과 동시에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  55. 제 54 항에 있어서,
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극은 상기 게이트 패드 하부 전극을 노출시키도록 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
  56. 제 46 항에 있어서,
    상기 제1 마스크 공정에서
    상기 공통 라인에서 연장된 공통 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  57. 제 56 항에 있어서,
    상기 제3 마스크 공정에서
    상기 공통 패드 하부 전극 상에 직접 중첩되는 공통 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  58. 제 57 항에 있어서,
    상기 제2 마스크 공정에서
    상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극을 상기 소스/드레인 금속 패턴군 및 게이트 절연 패턴과 동시에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  59. 제 58 항에 있어서,
    상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극은 상기 공통 패드 하부 전극을 노출시키도록 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
  60. 제 46 항에 있어서,
    상기 제2 마스크 공정에서
    상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  61. 제 60 항에 있어서,
    상기 제3 마스크 공정에서
    상기 데이터 라인 상부 전극에서 연장되어 상기 데이터 패드 하부 전극을 덮는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  62. 제1 마스크 공정을 통해 하부 기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 금속 패턴군을 형성하는 단계와;
    제2 마스크 공정을 통해 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩됨과 아울러 상기 데이터 라인 하부 전극과 접속된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군과, 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층 을 포함하는 반도체 패턴군 및 상기 소스/드레인 금속 패턴군과 중첩되는 게이트 절연 패턴을 형성하는 단계와;
    제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극 및 상기 드레인 전극을 덮는 화소 전극을 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  63. 제 62 항에 있어서,
    상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는
    상기 게이트 금속 패턴군이 형성된 하부 기판상에 무기 절연층, 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층, 상기 비정질 실리콘층 및 상기 무기 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  64. 제 62 항에 있어서,
    상기 투명 도전 패턴군 및 상기 채널 보호막을 형성하는 단계는
    상기 게이트 절연패턴, 소스/드레인 금속 패턴군 및 반도체 패턴군이 형성된 상기 하부 기판 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계와;
    상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이의 소스/드레인 금속 및 그 하부의 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와;
    플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  65. 제 62 항에 있어서,
    상기 제1 마스크 공정은
    상기 게이트 금속 패턴군에 중첩되는 제1 게이트 절연패턴을 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  66. 제 65 항에 있어서,
    상기 게이트 금속 패턴군 및 제1 게이트 절연패턴을 형성하는 단계는
    상기 하부 기판상에 게이트 금속, 무기 절연층 및 포토레지스트를 증착하는 단계와;
    상기 제1 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 금속층 및 상기 무기 절연층을 식각하는 단계와;
    상기 포토레지스트 패턴을 애싱하는 단계와;
    상기 애싱된 포토레지스트 패턴을 이용하여 상기 무기 절연층을 추가로 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  67. 제 62 항에 있어서,
    상기 제2 마스크 공정에서
    상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  68. 제 67 항에 있어서,
    상기 화소 전극은 상기 스토리지 전극 상에 직접 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  69. 제 62 항에 있어서,
    상기 제1 마스크 공정에서
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  70. 제 69 항에 있어서,
    상기 제3 마스크 공정에서
    상기 게이트 패드 하부 전극 상에 직접 중첩되는 게이트 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  71. 제 70 항에 있어서,
    상기 제2 마스크 공정에서
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극을 상기 소스/드레인 금속 패턴군 및 게이트 절연 패턴과 동시에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  72. 제 71 항에 있어서,
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 게이트 절연 패턴 및 이 게이트 절연 패턴 상에 중첩되는 반도체 패턴 및 더미 전극은 상기 게이트 패드 하부 전극을 노출시키도록 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
  73. 제 60 항에 있어서,
    상기 제2 마스크 공정에서
    상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  74. 제 73 항에 있어서,
    상기 제3 마스크 공정에서
    상기 데이터 라인 상부 전극에서 연장되어 상기 데이터 패드 하부 전극을 덮는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  75. 제1 마스크 공정을 통해 하부 기판 상에 게이트 금속의 제1 도전층과, 상기 제1 도전층 상부에 적층된 투명 도전성 금속의 제2 도전층을 포함한 구조의, 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 라인과 나란한 공통 라인 및 상기 공통 라인과 연결되고 화소 영역내에 나란한 다수개의 공통 전 극 핑거부를 포함하는 게이트 금속 패턴군을 형성하는 단계와;
    상기 게이트 금속 패턴군이 형성된 하부 기판상에 게이트 절연막을 형성하는 단계와;
    제2 마스크 공정을 통해 상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩되고 상기 데이터 라인 하부 전극과 연결된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군 및 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군을 형성하는 단계와;
    제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극, 상기 드레인 전극을 덮는 화소 전극 수평부 및 상기 화소 전극 수평부와 연결되고 상기 공통 전극 핑거부와 나란한 화소 전극 핑거부를 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막, 및 상기 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  76. 제 75 항에 있어서,
    상기 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는
    상기 게이트 금속 패턴군이 형성된 상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순 차적으로 증착하는 단계와;
    상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층 및 상기 비정질 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  77. 제 75 항에 있어서,
    상기 투명 도전 패턴군, 상기 채널 보호막 및 상기 게이트 절연패턴을 형성하는 단계는
    상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 게이트 절연막을 식각하는 단계와;
    상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이에 소스/드레인 금속 및 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와;
    플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  78. 제 75 항에 있어서,
    상기 화소 전극의 수평부는 상기 게이트 절연 패턴을 사이에 두고 상기 공통라인과 중첩되게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  79. 제 75 항에 있어서,
    상기 제1 마스크 공정에서
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  80. 제 79 항에 있어서,
    상기 제3 마스크 공정에서
    상기 게이트 절연 패턴을 관통하는 컨택홀 및 상기 게이트 패드 하부 전극과 중첩되는 게이트 패드 상부 전극을 상기 게이트 절연패턴 및 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  81. 제 80 항에 있어서,
    상기 제2 마스크 공정에서
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 상기 게이트 절연막을 사이에 두고 상기 게이트 패드 하부 전극과 중첩되는 더미 전극 및 상기 게이트 절연막을 노출시키는 상기 컨택홀 상부를 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  82. 제 75 항에 있어서,
    상기 제1 마스크 공정에서
    상기 공통 라인에서 연장된 공통 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  83. 제 82 항에 있어서,
    상기 제3 마스크 공정에서
    상기 게이트 절연 패턴을 관통하는 컨택홀 및 상기 공통 패드 하부 전극과 중첩되는 공통 패드 상부 전극을 상기 게이트 절연패턴 및 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  84. 제 83 항에 있어서,
    상기 제2 마스크 공정에서
    상기 공통 패드 하부 전극 및 상기 공통 패드 상부 전극 사이에 상기 게이트 절연막을 사이에 두고 상기 공통 패드 하부 전극과 중첩되는 더미 전극 및 상기 게이트 절연막을 노출시키는 상기 컨택홀 상부를 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  85. 제 75 항에 있어서,
    상기 제2 마스크 공정에서
    상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  86. 제 85 항에 있어서,
    상기 제3 마스크 공정에서
    상기 데이터 패드 하부 전극 상에 직접 중첩되는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  87. 제1 마스크 공정을 통해 하부 기판 상에 게이트 금속의 제1 도전층과, 상기 제1 도전층 상부에 적층된 투명 도전성 금속의 제2 도전층을 포함한 구조의, 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 금속 패턴군을 형성하는 단계와;
    상기 게이트 금속 패턴군이 형성된 하부 기판상에 게이트 절연막을 형성하는 단계와;
    제2 마스크 공정을 통해 상기 게이트 절연막 상에 상기 게이트 라인과 교차 하여 화소 영역을 정의하는 데이터 라인 하부 전극, 상기 게이트 전극과 중첩되고 상기 데이터 라인 하부 전극과 연결된 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴군 및 상기 소스/드레인 금속 패턴군 하부에 중첩되는 오믹 컨택층 및 활성층을 포함하는 반도체 패턴군을 형성하는 단계와;
    제3 마스크 공정을 통해 상기 데이터 라인 하부 전극 및 상기 소스 전극을 덮는 데이터 라인 상부 전극 및 상기 드레인 전극을 덮는 화소 전극을 포함하는 투명 도전 패턴군과, 상기 소스 전극 및 드레인 전극을 분리하고 상기 소스 전극 및 드레인 전극 사이에 채널 보호막, 및 상기 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  88. 제 87 항에 있어서,
    상기 소스/드레인 금속 패턴군 및 반도체 패턴군을 형성하는 단계는
    상기 게이트 금속 패턴군이 형성된 상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 포함된 비정질 실리콘층, 소스/드레인 금속층 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제2 마스크를 이용하여 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 상기 불순물이 포함된 비정질 실리콘층 및 상기 비정질 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  89. 제 87 항에 있어서,
    상기 투명 도전 패턴군, 상기 채널 보호막 및 상기 게이트 절연패턴을 형성하는 단계는
    상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 투명 도전막 및 포토레지스트를 순차적으로 증착하는 단계와;
    상기 제3 마스크를 이용하여 상기 포토레지스트 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 게이트 절연막을 식각하는 단계와;
    상기 투명 도전막의 식각으로 노출된 상기 소스 전극 및 드레인 전극 사이에 소스/드레인 금속 및 상기 오믹 컨택층을 식각하여 활성층을 노출시키는 단계와;
    플라즈마 기체를 이용하여 상기 노출된 활성층을 표면처리 하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  90. 제 87 항에 있어서,
    상기 제2 마스크 공정은
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 상기 소스/드레인 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장 치의 제조방법.
  91. 제 90 항에 있어서,
    상기 화소 전극은 상기 스토리지 전극 상에 직접 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  92. 제 87 항에 있어서,
    상기 제1 마스크 공정에서
    상기 게이트 라인에서 연장된 게이트 패드 하부 전극을 상기 게이트 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  93. 제 92 항에 있어서,
    상기 제3 마스크 공정에서
    상기 게이트 절연 패턴을 관통하는 컨택홀 및 상기 게이트 패드 하부 전극과 중첩되는 게이트 패드 상부 전극을 상기 게이트 절연패턴 및 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  94. 제 93 항에 있어서,
    상기 제2 마스크 공정은
    상기 게이트 패드 하부 전극 및 상기 게이트 패드 상부 전극 사이에 상기 게 이트 절연막을 사이에 두고 상기 게이트 패드 하부 전극과 중첩되는 더미 전극 및 상기 게이트 절연막을 노출시키는 상기 컨택홀 상부를 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
  95. 제 87 항에 있어서,
    상기 제2 마스크 공정에서
    상기 데이터 라인 하부 전극에서 연장되는 데이터 패드 하부 전극을 상기 소스/드레인 금속 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  96. 제 95 항에 있어서,
    상기 제3 마스크 공정에서
    상기 데이터 패드 하부 전극 상에 직접 중첩되는 데이터 패드 상부 전극을 상기 투명 도전 패턴군과 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015100894A1 (zh) * 2014-01-03 2015-07-09 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
KR20190063192A (ko) * 2017-11-29 2019-06-07 엘지디스플레이 주식회사 표시장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232547B1 (ko) * 2004-06-01 2013-02-12 엘지디스플레이 주식회사 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101060417B1 (ko) * 2004-06-30 2011-08-29 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015100894A1 (zh) * 2014-01-03 2015-07-09 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
KR20190063192A (ko) * 2017-11-29 2019-06-07 엘지디스플레이 주식회사 표시장치

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