KR20070080239A - 저전압 유기 박막 트랜지스터 및 그 제조 방법 - Google Patents

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KR20070080239A
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Abstract

본 발명은 금속 게이트 전극을 O2 플라즈마 공정으로 직접 산화하여 형성한 초박막 금속 산화막을 게이트 절연막으로 이용하거나 금속 산화막과 유기 절연막의 이중 게이트 절연막을 이용하는 저전압 유기 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 기판 위에 금속을 패터닝하고 증착하여 게이트 전극을 형성한 후, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시킴으로써 게이트 전극의 표면을 따라 게이트 절연막을 형성한다. 이어서, 게이트 절연막 위에 유기 반도체막을 증착하고, 유기 반도체막 위에 소스/드레인 전극을 서로 일정 거리만큼 떨어지도록 형성한다. 유기 절연막은 자기-조립 공정 또는 스핀 코팅 공정으로 금속 산화막 위에 형성한다.
저전압 유기 박막 트랜지스터, 플라즈마 공정, 금속 산화막, 유기 절연막, 펜타센

Description

저전압 유기 박막 트랜지스터 및 그 제조 방법{low-voltage organic thin film transistor and fabrication method thereof}
도 1은 본 발명의 실시예에 따른 저전압 유기 박막 트랜지스터의 단면도.
도 2a 내지 도 2d는 도 1에 도시된 유기 박막 트랜지스터의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 실험예에 따른 알루미늄 산화막의 TEM 사진.
도 4는 본 발명의 다른 실시예에 따른 이중 게이트 절연막 구조의 유기 박막 트랜지스터의 단면도.
도 5는 도 4에 도시된 유기 절연막의 분자 구조를 나타내는 예시도.
도 6은 본 발명의 또 다른 실시예에 따른 하부 전극 구조의 유기 박막 트랜지스터의 단면도.
도 7은 도 3에 도시된 알루미늄 산화막의 I-V 특성곡선을 도시한 그래프.
도 8은 도 3에 도시된 알루미늄 산화막의 항복전압을 나타내는 그래프.
도 9는 도 3에 도시된 알루미늄 산화막의 커패시턴스 곡선을 도시한 그래프.
도 10a 및 도 10b는 도 3에 도시된 알루미늄 산화막을 가지는 유기 박막 트랜지스터의 IDS-VGS, IDS-VDS 특성곡선을 도시한 그래프.
도 11은 도 4에 도시된 이중 게이트 절연막의 I-V 특성곡선을 도시한 그래프.
도 12a 및 도 12b는 도 4에 도시된 이중 게이트 절연막을 가지는 유기 박막 트랜지스터의 IDS-VGS, IDS-VDS 특성곡선을 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 12: 게이트 전극
13: 금속 산화막 14: 유기 반도체막
15: 소스 전극 16: 드레인 전극
17: 유기 절연막
본 발명은 유기 박막 트랜지스터(organic thin film transistor; OTFT) 기술에 관한 것으로, 좀 더 구체적으로는 금속 게이트 전극을 O2 플라즈마 공정으로 직접 산화하여 형성한 초박막 금속 산화막을 게이트 절연막으로 이용하거나 금속 산화막과 유기 절연막의 이중 게이트 절연막을 이용하는 저전압 유기 박막 트랜지스터의 소자 구조 및 그 제조 방법에 관한 것이다.
근래 들어 펜타센(pentacene)과 같은 유기 반도체(organic semiconductor)의 연구가 활발하게 이루어지고 있다. 유기 반도체는 합성 방법이 다양하고 섬유나 필 름 형태로 성형이 용이하며 유연성, 전도성이 우수할 뿐만 아니라 상대적으로 제조비용이 저렴하다. 이처럼 다양한 이점을 가지고 있기 때문에 유기 반도체는 오늘날 새로운 전기전자 재료로서 기능성 전자소자, 광소자 등의 광범위한 분야에서 활발히 연구되고 있다.
유기 박막 트랜지스터는 비정질 실리콘을 이용하는 전통적인 실리콘 박막 트랜지스터와 달리 반도체 영역에 유기 반도체를 이용한다. 유기 박막 트랜지스터는 실리콘 박막 트랜지스터와 구조적으로 거의 같은 형태를 유지하면서 제조 측면에서는 실리콘 박막 트랜지스터에 비하여 공정이 간단하고 비용이 저렴하다는 장점을 가지고 있다. 이 때문에 플렉시블 디스플레이(flexible display), 전자태그(RFID; radio frequency identification) 등의 전자제품에 유기 박막 트랜지스터를 적용하기 위한 시도들이 계속되고 있다.
그러나 유기 박막 트랜지스터는 현재 몇 가지 기술적 문제를 안고 있다. 그 중의 하나는 저온에서 형성 가능한 게이트 절연막을 개발해야 한다는 점이다. 게이트 절연막으로 주로 사용되고 있는 실리콘 산화막이나 실리콘 질화막은 고온에서 형성되기 때문에 유리 기판이나 플라스틱 기판에 적용하기 어렵다.
유기 박막 트랜지스터가 직면하고 있는 또 다른 문제는 동작 전압을 감소시켜야 한다는 점이다. 플렉시블 디스플레이, 전자태그 등에 핵심소자로 사용하기 위해서는 저전력 소모가 필수적인데, 기존의 유기 박막 트랜지스터는 20V 이상의 큰 동작 전압을 가지고 있다. 이는 게이트 절연막의 두께에 기인하는 것으로, 통상적인 게이트 절연막은 100㎚ 이상의 큰 두께를 가진다.
이러한 문제들을 해결하기 위하여 본 발명이 속하는 기술 분야에서는 다양한 연구들이 지속적으로 이루어지고 있다. 예를 들어, 미국등록특허 제6,207,472호에서는 25~150℃의 온도에서 스퍼터링(sputtering), 스피닝(spinning) 등의 방법을 이용하여 탄탈룸 산화물(Ta2O3), 바나듐 산화물(V2O3), 티타늄 산화물(TiO2) 등을 게이트 절연막으로 형성하는 기술이 소개되어 있고, 한국공개특허 제2005-31858호에서는 상온~100℃의 온도에서 스퍼터링으로 알루미늄 산화물(Al2O3)을 증착하여 게이트 절연막을 형성하는 기술이 제시되어 있다. 또한, 일본공개특허 제2003-258260호 및 제2003-258261호에서는 탄탈룸(Ta), 알루미늄(Al) 등의 게이트 전극을 양극처리(anodize)하여 탄탈룸 산화물, 알루미늄 산화물 등의 게이트 절연막을 형성하는 기술이 기재되어 있다.
그러나 이러한 종래의 기술들은 유기 박막 트랜지스터의 게이트 절연막으로서 금속 산화물을 저온에서 형성하는 기술들을 제시하고는 있지만 게이트 절연막의 두께를 축소할 수 있는 방안은 제시하지 않고 있다. 미국등록특허 제6,207,472호의 경우 게이트 절연막의 두께는 약 0.5㎛에 달하고, 한국공개특허 제2005-31858호의 경우 게이트 절연막의 두께는 최소 61㎚, 최대 450㎚에 이르고 있다. 또한, 일본공개특허 제2003-258260호 및 제2003-258261호에서도 게이트 절연막의 두께는 예컨대 85.64㎚라고 기재되어 있다.
다른 한편으론 유기 박막 트랜지스터에서 게이트 절연막의 두께를 획기적으로 줄이려는 연구들도 꾸준히 이어지고 있다. 예를 들어, "Low-voltage organic transistors with an amorphous molecular gate dielectric, Marcus Halik et al., Nature, vol. 431, 2004, pp. 963-966"에서는 P+-Si 기판에 약 2.5㎚ 두께의 단분자막(monolayers of molecular)을 자기-조립(self-assembled) 공정으로 형성하는 기술이 제시되어 있다. 그러나 이 기술은 P+-Si 기판을 게이트 전극으로 사용하고 있기 때문에 회로를 구성하기 위해서는 개별소자들을 전기적으로 격리시키는 소자 분리 및 형상화 공정이 필요한데, 이에 대한 방안이 기재되어 있지 않으며 상용화하기엔 부적절한 문제가 있다.
또 다른 예로, "One volt organic tansistor, L. A. Majewski et al., Adv. Mater. 2005, 17, No.2, pp. 192-196"에서는 양극산화(anodization) 방법을 이용하여 수㎚ 두께의 금속 산화물을 게이트 절연막으로 형성하는 기술이 소개되어 있다. 그러나 이 기술에서 사용하는 양극산화 방법은 습식 공정으로서 공정 중에 금속막이 벗겨질 수 있으므로 상용화가 어려울 것으로 판단된다.
따라서 저온 공정으로 초박막 게이트 절연막을 형성하여 저전압에서 동작 가능하고 집적회로를 제작할 수 있어 플렉시블 디스플레이나 전자태그 등에 상용화가 가능한 유기 박막 트랜지스터의 개발이 요구되고 있다.
본 발명의 목적은 이러한 요구에 부응하기 위한 것으로, 플라스틱 기판이나 유리 기판 등에 저온 공정으로 게이트 절연막을 형성하되 수㎚의 두께로 구현하여 저전압에서 동작이 가능할 뿐만 아니라 상용화가 용이한 유기 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따른 유기 박막 트랜지스터의 제조 방법은, 기판 위에 금속을 패터닝하고 증착하여 게이트 전극을 형성하는 단계와, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시킴으로써 상기 게이트 전극의 표면을 따라 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 유기 반도체막을 증착하는 단계와, 상기 유기 반도체막 위에 소스/드레인 전극을 서로 일정 거리만큼 떨어지도록 형성하는 단계를 포함하여 구성된다.
이러한 유기 박막 트랜지스터의 제조 방법에 있어서, 상기 게이트 전극의 패터닝은 쉐도우 마스크를 이용할 수 있으며, 상기 게이트 절연막을 형성하기 위한 상기 O2 플라즈마 공정은 상기 게이트 전극의 증착 공정과 인-시튜로 진행할 수 있다.
또한, 상기 게이트 절연막의 형성 단계는 상기 금속 산화막 위에 유기 절연막을 형성하는 단계를 포함할 수 있다. 이때, 상기 유기 절연막은 자기-조립 공정으로 형성된 유기 단분자막이거나, 스핀 코팅 공정으로 형성할 수 있다. 상기 기판은 플라스틱과 유리 중의 어느 하나로 이루어질 수 있다.
본 발명의 다른 측면에 따른 유기 박막 트랜지스터의 제조 방법은, 기판 위에 금속을 패터닝하고 증착하여 게이트 전극을 형성하는 단계와, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시키고 상기 금속 산화막 위에 유기 절연막을 형성함으로써 상기 게이트 전극의 표면을 따라 상기 금속 산화막과 상기 유기 절연막으로 이루어지는 이중 게이트 절연막을 형성하는 단계와, 상기 이중 게이트 절연막 위에 소스/드레인 전극을 서로 일정 거리만큼 떨어지도록 형성하는 단계와, 상기 소스/드레인 전극 위에 유기 반도체막을 증착하는 단계를 포함하여 구성된다.
이러한 유기 박막 트랜지스터의 제조 방법에 있어서, 상기 게이트 전극의 패터닝은 쉐도우 마스크를 이용할 수 있으며, 상기 게이트 절연막을 형성하기 위한 상기 O2 플라즈마 공정은 상기 게이트 전극의 증착 공정과 인-시튜로 진행할 수 있다. 또한, 상기 유기 절연막은 자기-조립 공정으로 형성된 유기 단분자막이거나, 스핀 코팅 공정으로 형성할 수 있다. 상기 기판은 플라스틱과 유리 중의 어느 하나로 이루어질 수 있다.
한편, 본 발명의 일 측면에 따른 유기 박막 트랜지스터는, 기판과, 상기 기판 위에 패터닝된 금속으로 형성되는 게이트 전극과, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시켜 형성되는 게이트 절연막과, 상기 게이트 절연막 위에 형성되는 유기 반도체막과, 상기 유기 반도체막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극을 포함하여 구성된다.
본 발명의 다른 측면에 따른 유기 박막 트랜지스터는, 기판과, 상기 기판 위 에 패터닝된 금속으로 형성되는 게이트 전극과, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 성장시킨 금속 산화막과 상기 금속 산화막 위에 형성되는 유기 절연막으로 이루어지는 이중 게이트 절연막과, 상기 이중 게이트 절연막 위에 형성되는 유기 반도체막과, 상기 유기 반도체막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극을 포함하여 구성된다.
본 발명의 또 다른 측면에 따른 유기 박막 트랜지스터는, 기판과, 상기 기판 위에 패터닝된 금속으로 형성되는 게이트 전극과, 상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 성장시킨 금속 산화막과 상기 금속 산화막 위에 형성되는 유기 절연막으로 이루어지는 이중 게이트 절연막과, 상기 이중 게이트 절연막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극과, 상기 소스/드레인 전극 위에 형성되는 유기 반도체막을 포함하여 구성된다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하 기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 도면을 통틀어 동일하거나 대응하는 구성요소에는 동일한 참조번호를 사용한다.
저전압 유기 박막 트랜지스터의 소자 구조
도 1은 본 발명의 실시예에 따른 저전압 유기 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 플라스틱 또는 유리 소재의 기판(10) 위에 게이트 전극(12)이 형성되고, 게이트 전극(12)의 표면을 따라 게이트 절연막(13)이 형성된다. 게이트 전극(12)은 산화가 가능한 금속, 예를 들어 알루미늄(Al), 티타늄(Ti), 탄탈룸(Ta) 등으로 이루어진다. 게이트 절연막(13)은 게이트 전극(12)을 직접 산화하여 성장시킨 금속 산화막, 예를 들어 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 탄탈룸 산화막(Ta2O5) 등이다. 특히, 본 발명의 게이트 절연막(13)은 게이트 전극(12)을 직접 산화하여 10㎚ 이하의 두께로 형성한다.
게이트 절연막(13) 위에는 유기 반도체막(14), 예컨대 펜타센(pentacene) 박막이 형성된다. 유기 반도체막(14) 위에는 소스 전극(15)과 드레인 전극(16)이 서로 일정 거리만큼 떨어져 형성된다. 소스 전극(15)과 드레인 전극(16)은 예컨대 금(Au) 또는 알루미늄(Al)과 같은 금속으로 이루어진다.
유기 박막 트랜지스터의 제조 방법
도 2a 내지 도 2d는 도 1에 도시된 유기 박막 트랜지스터의 제조 방법을 나타내는 단면도이다. 제조 방법에 대한 이하의 설명으로부터 유기 박막 트랜지스터의 구조 또한 더욱 명확해질 것이다.
먼저, 도 2a를 참조하면, 플라스틱 또는 유리 소재의 기판(10) 위에 금속을 패터닝하고 증착하여 게이트 전극(12)을 형성한다. 게이트 전극(12)의 패터닝과 증착 방법은 쉐도우 마스크(shadow mask)를 이용한 열증착(thermal evaporation) 공정을 이용한다. 그러나 게이트 전극(12)의 패터닝 방법으로 광리쏘그라피(photolithography) 공정을 이용할 수도 있고, 증착 방법으로 전자빔 증착(E-beam evaporation)이나 스퍼터링(sputtering)과 같은 공정을 이용할 수도 있다. 게이트 전극(12)은 예컨대 알루미늄으로 이루어지지만, 게이트 전극(12)의 재질이 반드시 이에 한정되는 것은 아니며 산화가 가능한 금속은 모두 가능하다. 게이트 전극(12)의 증착 두께는 35~45㎚이다.
이어서, 도 2b에 도시된 바와 같이, 게이트 전극(12)의 표면을 따라 게이트 절연막(13)을 형성한다. 게이트 절연막(13)의 형성 방법은 O2 플라즈마 공정을 이용한다. O2 플라즈마 공정을 통해 게이트 전극(12)을 직접 산화시키면 두께가 10㎚ 이하(예컨대 5㎚)인 금속 산화막을 저온(상온 내지 100℃ 이하)에서 성장시켜 게이트 절연막(13)을 형성할 수 있다. O2 플라즈마 공정은 일례를 들어 O2 유량이 10sccm, 압력이 145mTorr, 파워가 150W인 조건에서 60분간 실시한다.
이러한 공정 조건에서 O2 플라즈마 공정을 진행하여 형성된 알루미늄 산화막 의 TEM 사진을 도 3에 실었다. 이때 알루미늄 게이트 전극 상부에 형성된 알루미늄 산화막의 두께는 약 5㎚로 나타났다. 그러나 상기 O2 플라즈마 공정 조건은 단지 예로서 제시된 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
O2 플라즈마 공정을 이용하여 저온에서 게이트 전극(12)을 직접 산화하는 방법으로 게이트 절연막(13)을 형성하면 다음과 같이 여러 장점이 있다.
1. 상온 내지 100℃ 이하의 저온 공정을 이용하므로 플라스틱이나 유리와 같이 고온 공정에 취약한 기판(10)을 사용할 수 있다.
2. 게이트 전극(12)을 직접 산화하여 게이트 절연막(13)을 형성하므로 게이트 절연막(13)의 두께를 10㎚ 이하로 감소시킬 수 있으며 2V 이하의 저전압에서 동작하는 유기 박막 트랜지스터를 구현할 수 있다. 또한, 패터닝된 게이트 전극(12)을 직접 산화하여 게이트 절연막(13)을 성장시키므로 게이트 절연막(13)의 형상화 공정이 필요하지 않다.
3. 게이트 전극(12)의 패터닝 공정으로 쉐도우 마스크를 이용할 경우 동일 설비 내에서 인-시튜(in-situ)로 O2 플라즈마 공정을 진행하여 게이트 절연막(13)을 형성할 수 있다. 따라서 설비간 이동에 따른 공정시간 증가를 방지할 수 있고 오염 발생 가능성을 줄일 수 있다.
게이트 절연막(13)을 형성한 후, 도 2c에 도시된 바와 같이, 게이트 절연막(13)의 상부에 열증착을 통해 유기 반도체막(14)을 형성한다. 유기 반도체막(14)은 예컨대 펜타센 박막이며 1.8㎚/분의 속도로 약 45㎚의 두께까지 증착한다. 이때 기판(10)의 온도는 약 80℃를 유지한다. 그러나 유기 반도체막(14)의 재질이 반드시 이에 한정되지는 않는다.
이어서, 도 2d에 도시된 바와 같이, 유기 반도체막(14) 위에 쉐도우 마스크를 통해 금 또는 알루미늄을 증착하여 소스 전극(15)과 드레인 전극(16)을 서로 일정 거리만큼 떨어지도록 형성한다.
이중 게이트 절연막 구조의 유기 박막 트랜지스터 및 제조 방법
이상 설명한 유기 박막 트랜지스터는 단일 게이트 절연막 구조를 가진다. 그러나 본 발명의 유기 박막 트랜지스터는 이중(dual) 게이트 절연막 구조를 가질 수도 있다. 도 4는 이러한 이중 게이트 절연막 구조의 유기 박막 트랜지스터를 도시하고 있다.
도 4를 참조하면, 게이트 절연막으로서 전술한 실시예의 금속 산화막(13)과 더불어 그 상부에 유기 절연막(17)이 더 형성된다. 금속 산화막(13)과 유기 절연막(17)의 이중 게이트 절연막 구조는 누설전류를 더욱 감소시키고 전류점멸비를 개선하는 효과가 있다.
유기 절연막(17)은 자기-조립(self-assembly) 공정으로 형성되는 유기 단분자막 또는 스핀 코팅(spin coating) 공정으로 형성되는 유기 절연막이다. 유기 단분자막의 경우, 옥타데실트리클로로실란(octadecyltrichlorosilane; OTS), (벤질록시)알킬트리메톡시실란((benzyloxy)alkyltrimethoxysilane) 등과 같은 물질로 형성할 수 있다. 또한, 스핀 코팅으로 형성되는 유기 절연막의 경우, 폴리스티렌(polystyrene; PS)과 같은 물질로 형성할 수 있다.
도 5는 유기 절연막으로 이용되는 (벤질록시)알킬트리메톡시실란 유기 단분자막의 분자 구조를 예시하고 있다. 도 5에 예시된 바와 같이, 유기 단분자막의 분자 구조는 머리 부분, 중간 부분, 꼬리 부분으로 이루어진다. 머리 부분은 유기 반도체막(14)과 낮은 표면 에너지를 가지는 구조를 가지며, 중간 부분은 고절연 특성을 보이는 알킬 체인(alkyl chain) 구조를 가진다. 꼬리 부분은 자기-조립 공정으로 단분자막이 형성될 수 있도록 실란(silane) 구조를 가진다.
유기 절연막(17)은 금속 산화막인 게이트 절연막(13)의 표면을 친수성에서 소수성으로 변화시켜 고밀도의 유기 반도체막(14)을 형성할 수 있도록 돕는다. 아울러, 유기 절연막(17)은 그 위에 형성되는 유기 반도체막(14)의 결정성을 향상시킴으로써 유기 박막 트랜지스터의 입자이동도, 오프상태 전류 등의 특성을 향상시킨다.
자기-조립 공정으로 유기 단분자막을 형성하는 방법은 예를 들어 다음과 같다. 질소(N2) 분위기의 글로브 박스(glove box) 안에서 시클로헥산(cyclohexane) 용매를 이용하여 0.1mM 농도로 희석한 OTS 용액 속에 금속 산화막이 형성된 기판을 1시간 동안 담그면 OTS 유기 단분자막이 금속 산화막의 표면에 형성된다.
스핀코팅 방법으로 유기 절연막을 형성하는 방법은 예를 들어 다음과 같다. 폴리스티렌 유기물을 3000rpm의 회전속도로 약 30초간 스핀 코팅하면 금속 산화막 위에 약 10㎚ 두께의 유기 절연막이 형성된다. 그 다음 100℃의 오븐에서 24시간 동안 건조시킨다.
하부 전극 구조의 유기 박막 트랜지스터 및 제조 방법
이상 설명한 유기 박막 트랜지스터의 소자 구조들은 소스 전극(15)과 드레인 전극(16)이 유기 반도체막(14) 위에 형성된 소위 상부 전극 구조이다. 그런데 수평 방향으로의 소자 크기를 축소시키려면 소스 전극과 드레인 전극이 유기 반도체막 하부에 형성되는 하부 전극 구조가 바람직하다. 그러나 도 1과 같은 단일 게이트 절연막 구조는 하부 전극 구조에 적용하기가 곤란하다. 그 이유는 소스 전극과 드레인 전극이 금속 산화막 위에 직접 형성되어 누설전류가 증가하기 때문이다. 이에 비하여 이중 게이트 절연막 구조는 금속 산화막 위에 유기 절연막이 더 형성되므로 하부 전극 구조를 구현하기가 용이하다. 도 6은 이러한 하부 전극 구조의 유기 박막 트랜지스터를 도시하고 있다.
도 6을 참조하면, 소스 전극(15)과 드레인 전극(16)이 유기 절연막(17) 바로 위에 형성되고, 유기 반도체막(14)은 소스 전극(15)과 드레인 전극(16) 위에 형성된다. 이러한 하부 전극 구조는 유기 반도체막(14)과 소스/드레인 전극(15, 16)의 제조공정 순서를 바꿈으로써 구현할 수 있다.
이하에서는 본 발명에 따른 유기 박막 트랜지스터의 성능을 알아보기 위한 각종 실험예들을 기술한다.
실험예 1: 알루미늄 산화막의 전기적 특성 실험
도 3에 도시된 알루미늄 산화막의 전기적 특성을 조사하기 위하여 I-V, C-V 측정 실험을 실시하였다. I-V 측정 실험은 HP4155A 장비를, C-V 측정 실험은 HP4280A 장비를 이용하였다. 도 7 내지 도 9는 그 실험 결과로서, 도 7은 알루미늄 산화막의 I-V 특성곡선을 도시한 그래프이고, 도 8은 알루미늄 산화막의 항복전압을 나타내는 그래프이며, 도 9는 알루미늄 산화막의 커패시턴스 곡선을 도시한 그래프이다.
특히, 도 7은 A1/Al2O3/Al 구조와 Al/Al2O3/Au 구조의 I-V 곡선을 도시하고 있는데, 누설전류 밀도가 서로 다르게 나타났다. 예를 들어, A1/Al2O3/Al 구조는 1V에서 누설전류 밀도가 5.87×10-7A/㎠이고, Al/Al2O3/Au 구조는 1V에서 누설전류 밀도가 2.4×10-7A/㎠로 나타났다. 이는 알루미늄과 금의 일함수 차이에 의한 것이다.
도 8을 보면 Al/Al2O3/Au 구조에서 알루미늄 산화막의 항복전압이 3MV/cm로 나타났다.
도 9는 Al/Al2O3/Al 구조의 C-V 곡선으로, 알루미늄 산화막의 커패시턴스 값이 1.1㎌/cm2로 나타났다. 도 3의 TEM 사진 상에 나타난 알루미늄 산화막의 두께를 고려하여 계산하면 유전상수 값은 약 6.2로 산출되었다.
실험예 2: 펜타센 유기 박막 트랜지스터의 전기적 특성
도 3에 도시된 알루미늄 산화막을 가지는 펜타센 유기 박막 트랜지스터의 IDS-VGS, IDS-VDS 특성곡선을 도 10a 및 도 10b에 나타내었으며, 그 전기적 특성을 정리하면 다음 표 1과 같다.
입자이동도 (cm2/V·sec) 점멸비 (Ion/Ioff) 문턱전압 (V) 부문턱 기울기 (V/dec) 오프상태 전류 (pA/㎛)
0.1 6.3×103 -1.13 0.206 0.25
표 1에서 알 수 있듯이, 유기 박막 트랜지스터는 입자이동도(mobility)가 0.1cm2/V·sec, 점멸비(Ion/Ioff)가 6.3×103, 문턱전압(Vt)이 -1.13V, 부문턱 기울기(sub-threshold slope)가 0.206V/dec, 오프상태 전류(OFF state current)가 0.25pA/㎛로 나타났다. 또한, VGS=-2V에서 소스/드레인 포화전압(VDS,sat)이 -0.7V로서 저전압에서 동작함을 확인하였다.
실험예 3: 이중 게이트 절연막의 전기적 특성 실험
도 4에 도시된 이중 게이트 절연막이 알루미늄 산화막과 폴리스티렌 유기 절연막으로 이루어지는 경우의 전기적 특성을 조사하기 위하여 실험예 1과 마찬가지로 I-V, C-V 측정 실험을 실시하였다. 도 11 및 도 12는 그 실험 결과로서, 도 11은 이중 게이트 절연막의 I-V 특성곡선을 도시한 그래프이고, 도 12는 이중 게이트 절연막의 커패시턴스 곡선을 도시한 그래프이다.
도 11은 Al/Al2O3-PS/Au 구조의 I-V 곡선을 도시하고 있는데, -2V에서 누설전류 밀도가 10-6A/㎠로 나타났다. 또한, 도시되지는 않았지만 Al/Al2O3-PS/Au 구조에서 알루미늄 산화막과 폴리스티렌 이중 구조의 커패시턴스 값이 1.77×10-7F/cm2로 나타났다.
실험예 4: 펜타센 유기 박막 트랜지스터의 전기적 특성
도 4에 도시된 이중 게이트 절연막을 가지는 펜타센 유기 박막 트랜지스터의 IDS-VGS, IDS-VDS 특성곡선을 도 12a 및 도 12b에 나타내었으며, 그 전기적 특성을 정리하면 다음 표 2와 같다.
입자이동도 (cm2/V·sec) 점멸비 (Ion/Ioff) 문턱전압 (V) 부문턱 기울기 (V/dec) 오프상태 전류 (A)
0.71 5.95×105 -1.42 0.3 1.13×10-11
지금까지 실시예들을 통하여 본 발명에 따른 저전압 유기 박막 트랜지스터 및 그 제조 방법에 대하여 설명하였다. 본 명세서와 도면에는 본 발명의 바람직한 실시예들에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
본 발명에 따른 저전압 유기 박막 트랜지스터 및 그 제조 방법은 종래기술에 비하여 다음과 같은 여러 이점을 가진다.
첫째, 공정 온도가 상온 내지 100℃ 이하의 저온이므로 플라스틱, 유리와 같이 고온 공정에 취약한 기판을 사용할 수 있다.
둘째, 게이트 전극을 직접 산화하여 게이트 절연막으로 이용되는 금속 산화 막을 10㎚ 이하의 초박막으로 형성하므로 유기 박막 트랜지스터 소자의 동작전압과 문턱전압을 감소시킬 수 있고 플렉시블 디스플레이, 전자태그 등의 기본소자로 상용화할 수 있다.
셋째, 패터닝된 게이트 전극을 직접 산화하여 게이트 절연막을 형성하므로 소자 분리를 위해 게이트 절연막을 형상화하는 공정이 필요하지 않으며 제조공정이 간단해진다.
넷째, 쉐도우 마스크를 이용하여 게이트 전극을 패터닝하고 증착한 후 동일 설비 내에서 인-시튜로 O2 플라즈마 공정을 진행하여 게이트 절연막을 형성할 수 있으므로 설비간 이동에 따른 공정시간 증가를 방지할 수 있고 오염 발생 가능성을 줄일 수 있다.
다섯째, 금속 산화막과 유기 절연막의 이중 게이트 절연막 구조를 형성하므로 누설전류를 감소시키고 전류점멸비를 개선할 수 있으며, 유기 절연막이 유기 반도체막의 결정성을 향상시키므로 입자이동도, 오프상태 전류 등의 특성을 향상시킬 수 있다.
여섯째, 금속 산화막 위에 유기 절연막이 더 형성된 이중 게이트 절연막 구조를 통해 소스/드레인 전극의 금속 산화막으로의 투과를 방지함으로써 하부 전극 구조의 유기 박막 트랜지스터를 구현하기가 용이하고 수평 방향으로의 소자 크기를 축소할 수 있다.

Claims (14)

  1. 기판 위에 금속을 패터닝하고 증착하여 게이트 전극을 형성하는 단계;
    상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시킴으로써 상기 게이트 전극의 표면을 따라 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 유기 반도체막을 증착하는 단계; 및
    상기 유기 반도체막 위에 소스/드레인 전극을 서로 일정 거리만큼 떨어지도록 형성하는 단계;
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극의 패터닝은 쉐도우 마스크를 이용하며, 상기 게이트 절연막을 형성하기 위한 상기 O2 플라즈마 공정은 상기 게이트 전극의 증착 공정과 인-시튜로 진행하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 절연막의 형성 단계는 상기 금속 산화막 위에 유기 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  4. 제3항에 있어서,
    상기 유기 절연막은 자기-조립 공정으로 형성된 유기 단분자막인 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  5. 제3항에 있어서,
    상기 유기 절연막은 스핀 코팅 공정으로 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 기판은 플라스틱과 유리 중의 어느 하나로 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  7. 기판 위에 금속을 패터닝하고 증착하여 게이트 전극을 형성하는 단계;
    상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시키고 상기 금속 산화막 위에 유기 절연막을 형성함으로써 상기 게이트 전극의 표면을 따라 상기 금속 산화막과 상기 유기 절연막으로 이루어지는 이중 게이트 절연막을 형성하는 단계;
    상기 이중 게이트 절연막 위에 소스/드레인 전극을 서로 일정 거리만큼 떨어 지도록 형성하는 단계; 및
    상기 소스/드레인 전극 위에 유기 반도체막을 증착하는 단계;
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 게이트 전극의 패터닝은 쉐도우 마스크를 이용하며, 상기 게이트 절연막을 형성하기 위한 상기 O2 플라즈마 공정은 상기 게이트 전극의 증착 공정과 인-시튜로 진행하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 유기 절연막은 자기-조립 공정으로 형성된 유기 단분자막인 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 유기 절연막은 스핀 코팅 공정으로 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 기판은 플라스틱과 유리 중의 어느 하나로 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
  12. 기판;
    상기 기판 위에 패터닝된 금속으로 형성되는 게이트 전극;
    상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 금속 산화막을 성장시켜 형성되는 게이트 절연막;
    상기 게이트 절연막 위에 형성되는 유기 반도체막; 및
    상기 유기 반도체막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극;
    을 포함하는 유기 박막 트랜지스터.
  13. 기판;
    상기 기판 위에 패터닝된 금속으로 형성되는 게이트 전극;
    상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 성장시킨 금속 산화막과 상기 금속 산화막 위에 형성되는 유기 절연막으로 이루어지는 이중 게이트 절연막;
    상기 이중 게이트 절연막 위에 형성되는 유기 반도체막; 및
    상기 유기 반도체막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극;
    을 포함하는 유기 박막 트랜지스터.
  14. 기판;
    상기 기판 위에 패터닝된 금속으로 형성되는 게이트 전극;
    상온 내지 100℃ 이하에서 O2 플라즈마 공정으로 상기 게이트 전극을 직접 산화하여 10㎚ 이하의 두께로 성장시킨 금속 산화막과 상기 금속 산화막 위에 형성되는 유기 절연막으로 이루어지는 이중 게이트 절연막;
    상기 이중 게이트 절연막 위에 서로 일정 거리만큼 떨어져 형성되는 소스/드레인 전극; 및
    상기 소스/드레인 전극 위에 형성되는 유기 반도체막;
    을 포함하는 유기 박막 트랜지스터.
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