KR20070078470A - 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판 Download PDF

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Abstract

본 발명은 제조 공정을 단순화할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것이다.
본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 위에 버퍼층을 전면 형성하는 단계와; 상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와; 상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와; 제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와; 제5 마스크 공정으로 상기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와; 제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판{FABRICATING METHOD FOR THIN FILM TRANSISTOR SUBSTRATE AND THIN FILM TRANSISTOR SUBSTRATE USING THE SAME}
도 1은 액정표시소자를 개략적으로 나타내는 회로도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판의 표시 영역을 자세히 나타내는 평면도.
도 3은 도 2에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도.
도 4a 내지 도 4g는 종래의 박막 트랜지스터 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들.
도 5a 내지 도 5g는 종래의 박막 트랜지스터 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들.
도 6은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시 영역을 자세히 나타내는 평면도.
도 7은 도 6에 도시된 Ⅱ-Ⅱ’선을 따라 절취한 단면도.
도 8a 내지 도 8f는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들.
도 9a 내지 도 9f는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들.
도 10a 내지 도 10d는 본 발명의 제2 마스크 공정을 단계적으로 나타내는 단면도들.
도 11a 내지 도 11d는 본 발명의 제3 마스크 공정을 단계적으로 나타내는 단면도들.
도 12a 내지 도 12e는 본 발명의 제4 마스크 공정을 단계적으로 나타내는 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 11 : 버퍼층
12 : 스토리지 전근 120 : 스토리지 공통 전극
121 : 데이터 구동회로 123 : 게이트 구동회로
13a, 13d, 13g : 액티브층 122 : 표시영역
13b, 13e, 13h : 액티브층의 소스 영역
13c, 13f, 13i : 액티브층의 드레인 영역
14a 내지 14f : 액티브층의 엘디디 영역
21 : 게이트 절연막 22 : 층간 절연막
23a, 23b, 23c : 게이트 전극 24a, 24c, 24e : 소스 전극
24b, 24d, 24f : 드레인 전극 25 : 보호막
26 : 화소전극 27 : 실리콘 보호막
28 : 스토리지 전극 126 : 데이터 보호 패턴
131 : 표시영역의 N형 박막 트랜지스터
134a, 134c, 134e : 소스 접촉홀 134b, 134d, 134f : 드레인 접촉홀
132 : 구동회로의 N형 박막 트랜지스터
133 : 구동회로의 P형 박막 트랜지스터
135 : 화소 접촉홀 115 : 스토리지 전극
50, 60, 70 : 포토레지스트 패턴 123 : 게이트 금속층
23 : 게이트 패턴 100 : 회절 마스크
본 발명은 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것으로 특히, 제조 공정을 단순화할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판 에 관한 것이다.
실리콘은 결정 상태에 따라 비결정질 실리콘(Amorphous silicon)과 결정질 실리콘(Crystalne silicon)으로 대별된다.
비결정질 실리콘은 350℃ 이하의 낮은 온도에서 박막으로 증착 가능하다. 이 때문에 비결정질 실리콘은 액정표시소자의 박막 트랜지스터(Thin Film Transistor : 이하, “TFT”라 함)의 액티브층의 재료로 주로 이용되고 있다. 그러나, 비결정질 실리콘은 0.5 cm2/Vs 이하의 낮은 이동도로 인하여 우수한 전기적 특성이 요구되는 대화면 액정표시소자에 적용되기가 곤란하다.
이에 비하여 폴리 실리콘은 이동도가 수십에서 수백 cm2/Vs 이하의 높은 이동도를 가진다. 또한, 폴리 실리콘을 TFT의 반도체층에 적용하는 경우 표시 영역의 TFT와 함께 구동 드라이브 집적 회로의 TFT를 TFT 어레이 기판에 형성할 수 있다. 따라서, 이러한 폴리 실리콘을 TFT의 반도체층으로 적용하여 액정표시소자를 구현하기 위한 연구가 활발히 진행되고 있다.
도 1은 액정표시소자를 개략적으로 나타내는 회로도이다.
도 1을 참조하면, 액정표시소자는 데이터 라인(124)들과 게이트 라인(125)들이 교차하고 그 교차부에 TFT가 형성되며, 액정 셀(Clc)들이 매트릭스 형태로 배치되는 표시 영역(122)과, 데이터 라인(124)들에 데이터를 공급하기 위한 데이터 구동 회로(121)와, 게이트 라인(125)들에 게이트 펄스를 공급하기 위한 게이트 구동 회로(123)를 구비한다.
표시 영역(122)의 TFT들은 일반적으로 N형 TFT로 구현되며 게이트 라인(125)으로부터 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터를 액정 셀(Clc)에 공급한다. 이 TFT의 게이트 전극은 게이트 라인(125)에 접속되고 소스 전극은 데이터 라인(124)에 접속되며, 드레인 전극은 액정 셀(Clc)의 화소 전극에 접속된다.
또한, 표시 영역(122)은 액정 셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 TFT의 액티브층에 n+ 또는 p+ 이온이 도핑된 스토리지 전극과 액정 구동을 위한 기준 전압(Vcom)을 공급받는 스토리지 공통 전극의 중첩 영역에 형성된다.
데이터 구동 회로(121)는 클럭을 샘플링하기 위한 쉬프트 레지스터, 데이터를 일시 저장하기 위한 레지스터, 쉬프트 레지스터로부터의 클럭 신호에 응답하여 데이터를 1 라인분씩 저장하고 저장된 1 라인분의 데이터를 동시에 출력하기 위한 래치, 래치로부터의 디지털 데이터 값에 대응하여 정극성/부극성의 감마 전압을 선택하기 위한 디지털-아날로그 변환기, 정극성/부극성 감마 전압에 의해 변환된 아날로그 데이터 전압이 공급되는 데이터 라인(124)들을 선택하기 위한 멀티플렉서 및 멀티플렉서와 데이터 라인(124)들 사이에 접속된 출력 버퍼 등으로 구성된다. 이 데이터 구동 회로(121)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 디지털 비디오 데이터를 아날로그 전압으로 변환하고 그 아날로그 전압의 극성을 도트 인버젼, 칼럼 인버젼, 라인 인버젼 등의 극성 반전 방식에 따라 제어한다.
게이트 구동 회로(123)는 게이트 펄스를 순차적으로 발생하는 쉬프트 레지스 터와, 게이트 펄스의 전압을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등으로 구성된다. 이 게이트 구동 회로(123)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 게이트 라인(125)들에 순차적으로 게이트 펄스를 공급한다. 이러한 구동 회로들(121, 123)은 일반적으로 N형 TFT와 P형 TFT를 결합시킨 다수의 CMOS 소자들을 포함한다.
도 2는 도 1에 도시된 TFT 어레이 기판의 표시 영역을 자세히 나타내는 평면도이며, 도 3은 도 2에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도이다.
도 2 및 도 3을 참조하면, TFT 어레이 기판의 표시 영역은 하부 기판(10) 위에 형성된 버퍼층(11)과, 층간 절연막(22)을 사이에 두고 교차하게 형성되는 게이트 라인(125) 및 데이터 라인(124)과, 그들(124, 125)의 교차부에 형성된 TFT와, 게이트 라인(125)과 데이터 라인(124)의 교차 구조로 마련된 화소 영역에 형성된 화소 전극(26)을 구비한다. 그리고, 게이트 절연막(21)을 사이에 두고 서로 중첩되어 스토리지 커패시터(Cst, 도 1 참조)를 형성하는 스토리지 전극(12)과 스토리지 공통 전극(20)을 구비한다.
TFT는 게이트 라인(125)의 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터가 화소 전극(26)에 충전되어 유지되게 한다. 이를 위하여, TFT는 게이트 라인(125)과 접속된 게이트 전극(23a)과, 데이터 라인(124)과 접속된 소스 전극(24a)과, 화소 전극(26)과 접속된 드레인 전극(24b)과, 게이트 전극(23a)과 게이트 절연막(21)을 사이에 두고 중첩되면서 소스 전극(24a) 및 드레인 전극(24b) 사이에 채널을 형성하는 활성층(13a)을 구비한다.
스토리지 커패시터(Cts)는 액정 셀(Clc)에 공급된 데이터 전압을 다음 데이터 전압이 공급될 때까지 유지한다. 이를 위하여, 스토리지 전극(12)에는 n+ 또는 p+ 이온이 도핑되며, 스토리지 공통 전극(20)에는 액정 구동을 위한 기준 전압(이하, 공통 전압)이 공급된다.
이하, 도 4a 내지 도 5g를 참조하여 종래의 TFT 어레이 기판의 표시 영역에 포함된 N형 TFT 및 스토리지 커패시터와, 구동 회로에 포함된 N형 및 P형 TFT의 제조 방법을 설명하면 다음과 같다.
도 4a 및 도 5a를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 하부 기판(10) 위에 버퍼층(11) 및 폴리 실리콘층을 순차로 전면 형성하고, 폴리 실리콘층을 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역에 포함된 N형 TFT의 액티브층(13a) 및 스토리지 전극(12)과, 구동 회로에 포함된 N형 및 P형 TFT의 액티브층(13d, 13g)을 형성한다.
이어서, 제2 마스크를 이용한 포토리쏘그리피 공정으로 스토리지 전극(12)을 제외한 표시 영역 및 구동 회로들에 포함된 액티브층들(13a, 13d, 13g)을 가리는 포토레지스트 패턴을 형성하여 도 4b 및 도 5b와 같이 스토리지 전극(12)에 n+ 또는 p+ 이온을 주입한다.
그런 다음, 액티브층들(13a, 13d, 13g) 및 스토리지 전극(12)이 형성된 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 게이트 절연막(21)을 형성한다. 그리고, 게이트 절연막(21) 위에 게이트 금속층을 전면 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층을 패터닝하여 도 4c 및 도 5c와 같이 게이트 전극들(23a, 23b, 23c)과, 스토리지 공통 전극(20)과, 게이트 라인들(125, 도 1 참조) 및 도시하지 않은 게이트 패드들을 형성한다. 이후, 형성된 게이트 전극들(23a, 23b, 23c)을 마스크로 이용하여 액티브층들(13a, 13d, 13g)에 n- 이온들을 주입한다. 이때, 주입되는 n- 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1012∼1013/cm2 정도로 매우 작다. 이 불순물 주입 공정에 의해 액티브층들(13a, 13d, 13g)의 양측에는 불순물 농도가 비교적 작은 엘디디(Lightly Doped Drain : 이하, “LDD”라 함) 영역(14a 내지 14f)이 형성된다. 이러한 LDD 영역(14a 내지 14f)은 표시 영역에 포함된 N형 TFT(131)와 구동 회로의 N형 TFT의 오프 전류를 감소시키는 역할을 한다.
도 4d 및 도 5d를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 제4 마스크를 이용한 포토리쏘그래피 공정으로 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)을 노출시키는 포토레지스트 패턴을 형성하여 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)에 n+ 이온들을 주입한다. 이때, 주입되는 n+ 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1∼2×1015/㎠ 정도이다. 그리고, 제5 마스크를 이용한 포토리쏘그래피 공정으로 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)을 노출시키는 포토레지스트 패턴을 형성하여 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)에 p+ 이온을 주입한다. 이때, 주입되는 p+ 이온들은 붕소(B)와 같은 불순물로써 그 농도가 1∼2×1015/㎠ 정도이다.
이어서, 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 층간 절연막(22)을 전면 형성하고, 게이트 절연막(21) 및 층간 절연막(22)을 제6 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4e 및 도 5e와 같이 액티브층의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과, 액티브층의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)을 형성한다.
그런 다음, 소스/드레인 금속 물질을 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성된 하부 기판(10) 위에 전면 증착하고, 소스/드레인 금속층을 제7 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4f 및 도 5f에 도시된 바와 같이 소스 전극들(24a, 24c, 24e) 및 드레인 전극들(24b, 24d, 24f)과, 데이터 라인들(124)과 도시하지 않은 데이터 패드들이 형성된다. 소스 전극들(24a, 24c, 24e)은 소스 접촉홀들(134a, 134c, 134e)을 통해 액티브층의 소스 영역들(13b, 13e, 13h)과 접속되며, 드레인 전극들(24b, 24d, 24f)은 드레인 접촉홀들(134b, 134d, 134f)을 통해 액티브층의 드레인 영역들(13c, 13f, 13i)과 접속된다.
도 4g 및 도 5g를 참조하면, 종래의 TFT 어레이 기판의 제조방법은 하부 기판(10) 위에 SiNx 등을 포함하는 절연 물질을 전면 도포하여 보호막(25)을 전면 형 성하고, 보호막(25)을 제8 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역의 N형 TFT의 드레인 전극(24b)의 일부를 노출시키는 화소 접촉홀(135)을 형성한다. 그리고, 화소 접촉홀(135)이 형성된 보호막(25) 상에 ITO와 같은 투명 도전성 물질을 전면 증착하고, 제9 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 화소 접촉홀(135)을 통해 드레인 전극(24b)과 접속되는 화소 전극(26)을 형성한다.
이와 같이 종래의 TFT 어레이 기판은 9 마스크를 이용하여 형성된다. 여기서, 각 마스크 공정은 박막 증착 공정, 세정 공정, 노광 공정과 현상 공정을 포함하는 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함한다. 이에 따라, TFT 어레이 기판은 그 제조가 복잡하다는 단점이 있다.
따라서, 본 발명의 목적은 제조 공정을 단순화할 수 있는 TFT 어레이 기판의 제조 방법 및 이를 이용한 TFT 어레이 기판을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 기판 위에 버퍼층을 전면 형성하는 단계와; 상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계 와; 상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와; 상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와; 제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와; 제5 마스크 공정으로 상 기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와; 제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함한다.
제2 마스크 공정은, 상기 게이트 절연막 위에 게이트 금속층을 전면 형성하는 단계와; 상기 게이트 금속층 위에 상기 P형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역 및 상기 N형 스위치 소자의 액티브층 전체를 가리는 게이트 패턴이 형성될 영역과 대응되는 영역에 포토레지스트 패턴을 형성하는 단계와; 상기 습식 식각 공정으로 상기 P형 스위치 소자의 게이트 전극 및 상기 스토리지 공통 전극을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
제3 마스크 공정은, 상기 게이트 패턴 위에 상기 N형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역 및 상기 P형 스위치 소자의 게이트 전극과 상기 P형 스위치 소자의 액티브층 전체를 가리는 포토레지스트 패턴을 형성하는 단계와; 상기 습식 식각 공정으로 상기 N형 스위치 소자의 게이트 전극을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크 로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
제4 마스크 공정은, 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막이 순차로 적층된 상기 기판 위에 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 회절부 및 그외 영역에 차단부가 형성된 회절 마스크 또는 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 반투과부 및 그외 영역에 차단부가 형성된 반투과 마스크 또는 정렬하는 단계와; 상기 회절 마스크 또는 상기 반투과 마스크를 이용하여 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 패터닝하여 상기 소스 접촉홀과 상기 드레인 접촉홀을 형성하는 단계와; 상기 포토레지스트 패턴을 식각하여 상기 스토리지 전극이 형성될 영역의 보호막을 노출시키는 단계와; 상기 노출된 보호막을 식각하여 상기 스토리지 전극이 형성될 영역의 상기 보호막을 제거하는 단계를 포함한다.
상기 박막 트랜지스터 어레이 기판의 제조 방법은 상기 층간 절연막 아래에 상기 N형 또는 P형 스위치 소자의 게이트 전극을 덮는 제2 보호막을 형성하는 단계를 더 포함한다.
상기 층간 절연막은 SiO2로 형성되고, 상기 보호막 및 상기 제2 보호막은 SiNX로 형성된다.
상기 게이트 라인은 상기 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 게이트 전극에 접속되며 상기 N형 스위치 소자의 게이트 전극과 동일 공정으로 형성된다.
상기 데이터 라인은 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 소스 전극에 접속되며 상기 N형 및 P형 스위치 소자의 소스 전극 및 드레인 전극과 동일 공정으로 형성된다.
상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸도록 형성된다.
상기 화소 전극은 상기 스토리지 전극을 감싸도록 형성된다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판 위에 전면 형성된 버퍼층과; 상기 버퍼층 위에 형성된 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역과; 상기 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역을 덮는 게이트 절연막과; 상기 N형 및 P형 스위치 소자의 활성층과 게이트 절연막을 사이에 두고 중첩되는 N형 및 P형 스위치 소자의 게이트 전극과; 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 소스 전극, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 드 레인 전극과; 상기 N형 스위치 소자 중 표시 영역의 N형 스위치 소자의 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극과; 상기 층간 절연막을 사이에 두고 상기 서로 중첩되는 영역에 형성되는 스토리지 공통 전극 및 스토리지 전극과; 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 구비한다.
상기 박막 트랜지스터 어레이 기판은 상기 N형 스위치 소자의 활성층의 양측에 상기 N형 스위치 소자의 오프 전류를 감소시키는 LDD(Lightly Doped Drain) 영역을 더 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 12e를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역을 자세히 나타내는 평면도이며, 도 7은 도 6에 도시된 Ⅱ-Ⅱ’선을 따라 절취한 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역은 하부 기판(10) 위에 형성된 버퍼층(11)과, 층간 절연막(22) 및 보호막(25)을 사이에 두고 교차하는 게이트 라인(125) 및 데이터 라인(124)과, 그들(124, 125)의 교차부에 형성된 TFT와, 게이트 라인(125)과 데이터 라인(124)의 교차 구조로 마련된 화소 영역에 형성된 화소 전극(26)과, 데이터 라인(124)과 소스 전극(24a)의 산화를 방지하는 데이터 보호 패턴(126)을 구비한다.
TFT는 게이트 라인(125)의 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터를 화소 전극(26)에 공급한다. 이를 위하여, TFT는 게이트 라인(125)과 접속된 게이트 전극(23a)과, 데이터 라인(124)과 접속된 소스 전극(24a)과, 화소 전극(26)과 접속된 드레인 전극(24b)과, 게이트 전극(23a)과 게이트 절연막(21)을 사이에 두고 중첩되면서 소스 전극(24a) 및 드레인 전극(24b) 사이에 채널을 형성하는 활성층(13a)을 구비한다.
소스 전극(24a)은 게이트 절연막(21), 층간 절연막(22) 및 보호막(25)을 관통하는 소스 접촉홀(134a)을 통하여 소스 영역(13b)과 접속되며, 드레인 전극(24b)은 게이트 절연막(21), 층간 절연막(22) 및 보호막(25)을 관통하는 드레인 접촉홀(134b)을 통하여 드레인 영역(13c)과 접속된다.
화소 전극(26)은 드레인 전극(24b)을 감싸도록 형성되어 데이터 라인(124)에 공급된 데이터를 드레인 전극(24b)을 통하여 공급받는다.
데이터 보호 패턴(126)은 화소 전극(26)과 동일 물질로 형성되며 데이터 라인(124) 및 소스 전극(24a)을 감싸도록 형성되어 데이터 라인(124) 및 소스 전극(24a)의 산화를 방지함과 아울러 데이터 라인(124) 및 소스 전극(24a)이 외부 충격에 의하여 손상되는 것을 방지한다.
그리고, 본 발명에 따른 TFT 어레이 기판은 액정 구동을 위한 기준 전압(이하, 공통 전압)이 공급되는 스토리지 공통 전극(20)과, 층간 절연막(22)을 사이에 두고 스토리지 공통 전극(20)과 중첩되는 영역에 형성된 스토리지 전극(115)을 포함하는 스토리지 커패시터(Cst)를 더 구비한다.
스토리지 커패시터(Cst)는 화소 전극(26)에 공급된 비디오 신호를 안정적으로 유지시킨다.
스토리지 전극(115)은 화소 전극(26)과 접속됨으로써 화소 전극(26)에 공급된 비디오 신호가 공급되며, 공급된 비디오 신호를 스토리지 공통 전극(20)과의 사이에 스토리지 커패시터(Cst)를 형성하여 안정적으로 유지시킨다.
여기서, 본 발명의 실시 예에 따른 TFT 어레이 기판은 스토리지 커패시터(Cst)를 형성하는 스토리지 공통 전극(20)과 스토리지 전극(115)의 중첩부에 층간 절연막(22) 만을 구비한다. 이에 따라, 본 발명의 TFT 어레이 기판은 스토리지 커패서터(Cst)의 용량이 필요 이상으로 커지는 것을 방지할 수 있다.
이하, 도 8a 내지 도 9g를 참조하여 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법을 설명하면 다음과 같다.
도 8a 내지 도 8f는 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들이며, 도 9a 내지 도 9g는 본 발명의 실시 예에 따른 TFT 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 8a 및 도 9a를 참조하면, 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법은 하부 기판(10) 위에 버퍼층(11) 및 폴리 실리콘층을 순차로 전면 형성한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역에 포함된 N형 TFT(131)의 액티브층(13a)과, 구동 회로에 포함된 N형 및 P형 TFT(132, 133)의 액티브층들(13d, 13g)을 형성한다.
이어서, 액티브층들(13a, 13d, 13g)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하여 게이트 절연막(21)을 형성한다. 그리고, 게이트 절연막(21) 위에 게이트 금속층을 전면 증착한 후 제2 마스크를 이용한 포토리쏘그래피 공정과 습식 식각 공정으로 게이트 금속층을 패터닝하여 도 8b 및 도 9b와 같이 구동 회로의 P형 TFT(133)의 게이트 전극(23c) 및 표시 영역의 스토리지 공통 전극(20)을 형성한다. 이때, 제2 마스크를 이용한 패터닝으로 표시 영역의 N형 TFT(131)와 구동 회로의 N형 TFT(132) 위에는 그들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)이 형성된다.
이후, 형성된 P형 TFT(133)의 게이트 전극(23c)을 마스크로 이용하여 구동 회로의 P형 TFT(133)의 액티브층(13g)에 p+ 이온들을 주입하여 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)을 형성한다. 이때, 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)에 주입되는 p+ 이온들의 농도는 1∼2×1015/㎠ 정도이다.
그런 다음, 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)이 형성된 하부 기판(10) 위에 제3 마스크를 정렬한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 습식 식각 공정으로 표시 영역의 N형 TFT(131)와 구동 회로의 N형 TFT(132)의 액티브층들(13a, 13d)을 가리도록 형성된 게이트 패턴(23)을 패터닝하여 도 8c 및 도 9c와 같이 표시 영역의 N형 TFT(131)의 게이트 전극(23a)과 구동 회로의 N형 TFT(132)의 게이트 전극(23b)을 형성한다. 그리고, 표시 영역의 N형 TFT(131)의 게이트 전극(23a)과 구동 회로의 N형 TFT(132)의 게이트 전극(23b)을 형성하기 위한 포토레지스트 패턴을 마스크로 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 액티브층들(13a, 13d)에 n+ 이온들을 주입하여 표시 영역의 N형 TFT(131)의 소스 영역(13b)과 드레인 영역(13c)과, 구동 회로의 N형 TFT(132)의 소스 영역(13e)과 드레인 영역(13f)을 형성한다. 이때, 표시 영역 및 구동 회로의 N형 TFT(131, 132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)에 주입되는 n+ 이온들의 농도는 1∼2×1015/㎠ 정도이다.
이후, 스트립 공정으로 표시 영역의 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 액티브층들(13a, 13d, 13g)에 n- 이온이 주입된다. 여기서, 본 발명에 따른 게이트 전극들(23a, 23b, 23c)은 포토리쏘그래피 공정과 습식 식각 공정에 의하여 형성된다. 따라서, 형성되는 게이트 전극들(23a, 23b, 23c)은 습식 식각 공정의 언더 컷(Under Cut) 현상에 의하여 포토레지스트 패턴보다 좁은 폭을 가지도록 형성된다. 따라서, 포토레지스트 패턴에 의해서 가려져 있던 액티브층들(13a, 13d, 13g)이 스트립 공정에 의해 드러나게 되며 이에 따라, 포토레지스트 패턴에 의해서 가려져 있던 액티브층들(13a, 13d, 13g)에 n- 이온이 주입된다. 이때, 주입되는 n- 이온은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1012∼1013/cm2 정도로 비교적 작다. 이 불순물 주입 공정에 의해 액티브층들(13a, 13d, 13g) 특히, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)의 양측에는 불순물의 농도가 비교적 작은 엘디디(Lightly Doped Drain : 이하, “LDD”라 함) 영역들(14a 내지 14d)이 형성된다. 이 LDD 영역들(14a 내지 14d)은 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 오프 전류를 감소시키는 역할을 한다.
이어서, N형 TFT들(131, 132)의 LDD 영역들(14a 내지 14d)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하고, 전면 증착된 SiO2 위에 SiNX를 전면 증착하여 하부 기판(10) 위에 층간 절연막(22)과 보호막(25)을 순차로 적층한다. 그리고, 층간 절연막(22)과 보호막(25)이 적층된 하부 기판(10) 위에 제4 마스크를 정렬한 후 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 층간 절연막(22) 및 보호막(25)을 패터닝하여 도 8d 및 도 9d에 도시된 바와 같이 TFT들(131 내지 133)의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과, TFT들(131 내지 133)의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)를 형성한다. 그리고, 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)의 형성과 함께 후속 공정에서 형성되는 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 보호막(25)을 제거한다. 이때, 제4 마스크는 TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부와, 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 회절부 및 그외 영 역에 차단부를 가지는 회절 마스크가 사용된다. 여기서, 본 발명의 실시 예에 따른 제4 마스크로는 TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부와, 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 반투과부 및 그외 영역에 차단부를 가지는 반투과 마스크가 사용되어도 무방하다.
여기서, 본 발명의 실시 예에 따른 TFT 어레이 기판은 SiNX를 전면 증착하고, 전면 증착된 SiNX 위에 SiO2 등의 절연 물질을 전면 증착하여 하부 기판(10) 위에 보호막(25)과 층간 절연막(22)을 적층하고, 층간 절연막(22) 위에 SiNX 등을 한번 더 증착하여 보호막(25)을 이중으로 형성할 수도 있다.
그리고, SiO2를 단일층으로 형성하여 층간 절연막(22)만을 형성하거나 SiNX 를 단일층으로 형성하여 보호막(25)만을 형성할 수도 있다.
그런 다음, TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성된 하부 기판(10) 위에 소스 드레인 금속층을 전면 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 소스 드레인 금속층을 패터닝하여 도 8e 및 도 9e에 도시된 바와 같이 소스 전극들(24a, 24c, 24e)과, 드레인 전극들(24b, 24d, 24f) 및 스토리지 전극(115)을 형성한다. 소스 전극들(24a, 24c, 24e)은 소스 접촉홀들(134a, 134c, 134e)을 통하여 소스 영역들(13b, 13e, 13h)과 접속된다. 드레인 전극들(24b, 24d, 24f)은 드레인 접촉홀들(134b, 134d, 134f)을 통해 드레인 영역들(13c, 13f, 13i)과 접속된다. 그리고, 스토리지 전극(115)은 스토리지 공통 전극(20)과 중첩되면서 보호막(25)이 제거된 층간 절연막(22) 위에 형성된다.
여기서, 스토리지 전극(115)은 보호막(25)이 제거된 영역의 전체에 걸쳐서 형성될 수도 있으며, 보호막(25)이 제거된 영역의 내측에만 형성할 수도 있다. 스토리지 전극(115)을 보호막(25)이 제거된 영역의 내측에만 형성하게 되면, 이후 공정에서 형성될 강한 접착력을 가지는 화소 전극(26)이 보호막(25)은 제거되고, 스토리지 전극(115)이 형성되지 않은 영역에 형성됨에 따라 스토리지 전극(115)과 층간 절연막(22)의 접착력을 향상시킨다.
그리고, 소스 전극들(24a, 24c, 24e)과, 드레인 전극들(24b, 24d, 24f) 및 스토리지 전극(115)이 형성된 하부 기판(10) 위에 ITO 등의 투명 도전성 물질을 전면 증착하고, 제7 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 도 8f와 도 9f에 도시된 바와 같이 표시 영역의 드레인 전극(24b)을 감싸는 화소 전극(26)과, 표시 영역 및 구동 회로의 소스 전극들(24a, 24c, 24e), 구동 회로의 드레인 전극들(24d, 24f) 및 스토리지 전극(115)을 감싸는 데이터 보호 패턴(126)을 형성한다.
이와 같이, 본 발명의 실시 예에 따른 TFT 어레이 기판 및 이를 이용한 TFT 어레이 기판은 종래에 비하여 3개의 마스크 공정을 줄일 수 있으며 이에 따라, TFT 어레이 기판의 제조 공정을 단순화할 수 있다.
이하, 도 10a 내지 12e를 이용하여 본 발명의 제2 내지 제4 마스크 공정을 상세히 설명하기로 한다.
도 10a 내지 도 10d는 본 발명의 제2 마스크 공정을 단계적으로 나타내는 단면도들이다.
도 10a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제2 마스크 공정은 액티브층들(13a, 13d, 13g)이 형성되고 게이트 절연막(21)이 전면 형성된 하부 기판(10) 위에 게이트 금속층(123)을 전면 증착한다.
이어서, 게이트 금속층(123) 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 도 10b와 같이, 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)과, 구동 회로의 P형 TFT(133)의 게이트 전극(23c) 및 표시 영역의 스토리지 공통 전극(20)을 형성하기 위한 포토레지스트 패턴(50)을 형성한다. 여기서, 제2 마스크 공정의 포토리쏘그래피 공정에서 스토리지 공통 전극(20)을 형성하기 위한 포토레지스트 패턴(50)은 습식 식각에 의해 식각될 스토리지 공통 전극(20)을 고려하여 형성된다.
그런 다음, 포토레지스트 패턴(50)을 마스크로 이용한 습식 식각 공정으로 도 10c와 같이 게이트 금속층(123)을 패터닝함으로써 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)과, 표시 영역의 스토리지 공통 전극(20) 및 구동 회로의 P형 TFT(133)의 게이트 전극(23c)을 형성한, 스트립 공정으로 포토레지스트 패턴(50)을 제거한다. 이후, 형성된 P형 TFT(133)의 게이트 전극(23c)과, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)을 마스크로 이용하여 노출된 구동 회로의 P형 TFT(133)의 액티브층(13g)에 도 10d와 같이 p+ 이온들을 주입함으로써 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i)을 형성한다.
도 11a 내지 도 11d는 본 발명의 제3 마스크 공정을 단계적으로 나타내는 단면도들이다.
도 11a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제3 마스크 공정은 스토리지 공통 전극(20)과 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i)이 형성된 하부 기판(10) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴(60)을 형성한다. 그리고, 이와 동시에 스토리지 공통 전극(20)을 가리는 포토레지스트 패턴(60) 및 구동 회로의 P형 TFT(133)의 액티브층(13g)과, 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i) 전체를 가리는 포토레지스트 패턴(60)을 형성한다.
이어서, 포토레지스트 패턴(60)을 마스크로 이용한 습식 식각 공정으로 도 11b와 같이 게이트 패턴(23)을 패터닝함으로써 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성한다. 그리고, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 게이트 전극들(13a, 13d)을 형성하기 위한 포토레지스트 패턴(60)을 마스크로 이용하여 노출된 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)에 n+ 이온들을 주입함으로써 도 11c와 같이 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 소스 영역들(13b, 13e) 및 드레인 영역들(13c, 13f)을 형성한다.
그런 다음, 스트립 공정으로 표시 영역의 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴(60)을 제거하고, 포토레지스트 패턴(60)이 제거됨으로써 노출되는 액티브층들(13a, 13d, 13g)에 n- 이온이 주입함으로써 도 11d와 같이 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)의 양측에는 불순물의 농도가 비교적 작은 LDD 영역들(14a 내지 14d)을 형성한다.
도 12a 내지 도 12e는 본 발명의 제4 마스크 공정을 단계적으로 나타내는 단면도들이다.
도 12a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제4 마스크 공정은 N형 TFT들(131, 132)의 LDD 영역들(14a 내지 14d)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하고, 전면 증착된 SiO2 위에 SiNX를 전면 증착하여 층간 절연막(22)과 보호막(25)을 순차로 형성한다. 그리고, 적층된 층간 절연막(22)과 보호막(25) 위에 포토레지스트(70)를 전면 형성한 후, 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부(100a)가 형성되고 후속 공정에서 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 회절부(110b)가 형성되며, 그 외 영역에 차단부(100c)가 형성된 회절 마스크(100)를 하부 기판(10) 위에 정렬시킨다.
그리고, 회절 마스크(100)을 이용한 포토리쏘그래피 공정으로 도 12b와 같이, 단차를 가지는 포토레지스트 패턴(70a)을 형성한다. 이때, 포토레지스트 패턴(70a)은 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역에서는 제거되며, 스토리지 전극(115)이 형성될 영역에서는 낮은 높이를 가지며, 그 외 영역에서는 높은 높이를 가진다.
그런 다음, 포토레지스트 패턴(70a)을 마스크로 이용한 식각 공정으로 도 12c에 도시된 바와 같이 층간 절연막(22) 및 보호막(25)을 패터닝함으로써 TFT들(131, 132, 133)의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과 TFT들(131, 132, 133)의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)을 형성한다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정으로 도 12d에 도시된 바와 같이 스토리지 전극(115)이 형성될 영역에서 낮은 높이를 가지는 포토레지스트 패턴(70a)이 제거되어 스토리지 전극(115)이 형성될 영역에서 보호막(25)이 노출되며 그 외 영역에서 높이가 낮아진 포토레지스트 패턴(70b)이 형성된다.
이어, 높이가 낮아진 포토레지스트 패턴(70b)을 마스크로 이용한 식각 공정으로 도 12e에 도시된 바와 같이 노출된 보호막(25)을 패터닝함으로써 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 보호막(25)을 제거한다.
그리고, 스트립 공정으로 남아 있는 포토레지스트 패턴(70b)을 제거한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법 및 이를 이용한 TFT 어레이 기판은 종래에 비하여 3개의 마스크 공정을 줄일 수 있 으며 이에 따라, TFT 어레이 기판의 제조 공정을 단순화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (18)

  1. 기판 위에 버퍼층을 전면 형성하는 단계와;
    상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계와;
    상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와;
    제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와;
    상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와;
    제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와;
    상기 포토레지스트 패턴을 제거하는 단계와;
    상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액 티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와;
    상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와;
    제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와;
    제5 마스크 공정으로 상기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와;
    제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    제2 마스크 공정은,
    상기 게이트 절연막 위에 게이트 금속층을 전면 형성하는 단계와;
    상기 게이트 금속층 위에 상기 P형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역 및 상기 N형 스위치 소자의 액티브층 전체를 가리는 게이트 패턴이 형성될 영역과 대응되는 영역에 포토레지스트 패턴을 형성하는 단계와;
    상기 습식 식각 공정으로 상기 P형 스위치 소자의 게이트 전극 및 상기 스토리지 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제 2 항에 있어서,
    제3 마스크 공정은,
    상기 게이트 패턴 위에 상기 N형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역 및 상기 P형 스위치 소자의 게이트 전극과 상기 P형 스위치 소자의 액티브층 전체를 가리는 포토레지스트 패턴을 형성하는 단계와;
    상기 습식 식각 공정으로 상기 N형 스위치 소자의 게이트 전극을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제 1 항에 있어서,
    제4 마스크 공정은,
    상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막이 순차로 적층된 상기 기판 위에 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 회절부 및 그외 영역에 차단부가 형성된 회절 마스크 또는 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 반투과부 및 그외 영역에 차단부가 형성된 반투과 마스크 또는 정렬하는 단계와;
    상기 회절 마스크 또는 상기 반투과 마스크를 이용하여 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 패터닝하여 상기 소스 접촉홀과 상기 드레인 접촉홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 식각하여 상기 스토리지 전극이 형성될 영역의 보호막을 노출시키는 단계와;
    상기 노출된 보호막을 식각하여 상기 스토리지 전극이 형성될 영역의 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 층간 절연막 아래에 상기 N형 또는 P형 스위치 소자의 게이트 전극을 덮는 제2 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 층간 절연막은 SiO2로 형성되고, 상기 보호막 및 상기 제2 보호막은 SiNX로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 라인은 상기 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 게이트 전극에 접속되며 상기 N형 스위치 소자의 게이트 전극과 동일 공정으로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 데이터 라인은 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 소스 전극에 접속되며 상기 N형 및 P형 스위치 소자의 소스 전극 및 드레인 전극과 동일 공정으로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 화소 전극은 상기 스토리지 전극을 감싸도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 기판 위에 전면 형성된 버퍼층과;
    상기 버퍼층 위에 형성된 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역과;
    상기 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역을 덮는 게이트 절연막과;
    상기 N형 및 P형 스위치 소자의 활성층과 게이트 절연막을 사이에 두고 중첩 되는 N형 및 P형 스위치 소자의 게이트 전극과;
    상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 소스 전극, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 드레인 전극과;
    상기 N형 스위치 소자 중 표시 영역의 N형 스위치 소자의 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극과;
    상기 층간 절연막을 사이에 두고 상기 서로 중첩되는 영역에 형성되는 스토리지 공통 전극 및 스토리지 전극과;
    상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  12. 제 11 항에 있어서,
    상기 N형 스위치 소자의 활성층의 양측에 상기 N형 스위치 소자의 오프 전류를 감소시키는 LDD(Lightly Doped Drain) 영역을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  13. 제 11 항에 있어서,
    상기 층간 절연막 아래에 상기 N형 또는 P형 스위치 소자의 게이트 전극을 덮는 제2 보호막을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  14. 제 13 항에 있어서,
    상기 층간 절연막은 SiO2을 포함하고, 상기 보호막 및 상기 제2 보호막은 SiNX을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  15. 제 11 항에 있어서,
    상기 게이트 라인은 상기 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 게이트 전극에 접속되며 상기 N형 스위치 소자의 게이트 전극과 동일 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  16. 제 11 항에 있어서,
    상기 데이터 라인은 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 소스 전극에 접속되며 상기 N형 및 P형 스위치 소자의 소스 전극 및 드레인 전극과 동일 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  17. 제 11 항에 있어서,
    상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  18. 제 11 항에 있어서,
    상기 화소 전극은 상기 스토리지 전극을 감싸는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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