KR20070076250A - 게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는반도체 소자 - Google Patents

게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는반도체 소자 Download PDF

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KR20070076250A
KR20070076250A KR1020060005411A KR20060005411A KR20070076250A KR 20070076250 A KR20070076250 A KR 20070076250A KR 1020060005411 A KR1020060005411 A KR 1020060005411A KR 20060005411 A KR20060005411 A KR 20060005411A KR 20070076250 A KR20070076250 A KR 20070076250A
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stress
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정용국
신동석
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삼성전자주식회사
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Abstract

게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 및 상기 기판 상에 제공된 게이트 전극을 구비한다. 상기 게이트 전극을 덮고 응력을 갖는 절연 라이너가 배치된다. 상기 절연 라이너 상에 버퍼 절연막이 제공된다. 상기 버퍼 절연막 상에 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막이 제공된다. 상기 버퍼 절연막은 상기 층간절연막 형성과정에서 생성되는 고밀도 플라즈마가 상기 절연 라이너에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 절연 라이너의 응력은 상기 층간절연막을 형성한 후에도 유지될 수 있어, 상기 게이트 전극 하부에 형성되는 채널에서의 전하 이동도(charge mobility)를 향상시킬 수 있다. 결과적으로, 트랜지스터의 성능을 향상시킬 수 있다.

Description

게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는 반도체 소자{Semiconductor device having plasma damage free liner on gate electrode}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 2는 HDP-CVD 층간절연막 형성 후, 버퍼 절연막 유무에 따른 질화막 라이너의 응력을 나타낸 그래프이다.
도 3은 절연 라이너의 응력에 따른 NMOS 트랜지스터의 포화전류를 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 113 : 게이트 절연막
115 : 게이트 폴리실리콘 117 : 게이트 실리사이드
110N : NMOS 게이트 전극 110P : PMOS 게이트 전극
120 : 스페이서 130 : 제1 절연 라이너
135 : 식각저지막 140 : 제2 절연 라이너
150 : 버퍼 절연막 160 : 층간절연막
160a : 콘택홀 170 : 소오스/드레인 전극
본 발명은 반도체 소자에 관한 것으로, 더 구체적으로는 게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는 반도체 소자에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 게이트 전극의 폭뿐 아니라 게이트 전극들 간의 간격도 현저하게 감소하는 추세에 있다. 반면, 게이트 전극의 저항을 고려하여 게이트 전극의 두께는 거의 그대로 유지되고 있다. 이와 같이, 게이트 전극들 사이의 간격은 줄어들고 게이트 전극의 두께는 그대로 유지되므로, 게이트 전극들 사이의 공간의 종횡비(aspect ratio)는 증가한다. 그 결과, 상기 게이트 전극들 사이의 공간을 보이드 없이 채울 수 있는 층간절연막에 대한 연구가 진행되고 있다. 이러한 층간절연막의 예로는 갭필 특성이 우수한 HDP-CVD 산화막이 있다.
한편, 상기 층간절연막 내에 기판을 노출시키는 콘택홀을 형성할 때 상기 기판의 손상을 줄이기 위해 상기 층간절연막 하부에 식각정지막을 추가한다. 상기 식각정지막으로서는 실리콘 질화막을 주로 사용한다.
그러나, 상기 실리콘 질화막 상에 층간절연막으로서 HDP-CVD 산화막을 적층할 때, 상기 HDP-CVD법에 사용되는 고밀도 플라즈마는 상기 실리콘 질화막에 손상을 가할 수 있다. 이러한 실리콘 질화막의 손상은 트랜지스터의 성능을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극 상에 플라즈마 손상이 없는 라이너를 구비하는 반도체 소자를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 및 상기 기판 상에 제공된 게이트 전극을 구비한다. 상기 게이트 전극을 덮고 응력을 갖는 절연 라이너가 배치된다. 상기 절연 라이너 상에 버퍼 절연막이 제공된다. 상기 버퍼 절연막 상에 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막이 제공된다. 상기 버퍼 절연막은 상기 층간절연막 형성과정에서 생성되는 고밀도 플라즈마가 상기 절연 라이너에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 절연 라이너의 응력은 상기 층간절연막을 형성한 후에도 유지될 수 있어, 상기 게이트 전극 하부에 형성되는 채널에서의 전하 이동도(charge mobility)를 향상시킬 수 있다. 결과적으로, 트랜지스터의 성능을 향상시킬 수 있다.
상기 게이트 전극이 PMOS 게이트 전극일 때, 상기 절연 라이너는 -5 Gdyne/㎠ 이하의 응력을 갖는 것이 바람직하다. 한편, 상기 게이트 전극이 NMOS 게이트 전극일 때, 상기 절연 라이너는 5 Gdyne/㎠ 이상의 응력을 갖는 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 NMOS 영역 및 PMOS 영역을 갖는 기판을 구비한다. 상기 NMOS 영역 및 상기 PMOS 영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극이 각각 제공된다. 상기 NMOS 게이트 전극을 덮고 인장응력을 갖는 제1 절연 라이너가 제공된다. 상기 PMOS 게이트 전극을 덮고 압축응력을 갖는 제2 절연 라이 너가 제공된다. 상기 제1 및 제2 절연 라이너들 상에 버퍼 절연막이 배치된다. 상기 버퍼 절연막 상에 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막이 제공된다.
상기 실시예들에 있어서, 상기 버퍼 절연막은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성된 것이 바람직하다. 나아가, 상기 버퍼 절연막은 TEOS 또는 O3-TEOS를 사용하여 형성될 수 있으며, 상기 버퍼 절연막은 50 내지 200Å의 두께를 가질 수 있다.
또한, 상기 실시에들에 있어서, 절연 라이너는 실리콘 질화막인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, NMOS 영역 및 PMOS 영역을 구비하는 기판(100)을 제공한다. 상기 기판(100)은 반도체 기판으로서 실리콘 기판일 수 있다. 상기 기판 (100) 내에 소자분리구조(100a)를 형성하여 활성영역을 한정한다.
상기 기판(100) 상에 게이트 절연막(113)과 게이트 도전막을 차례로 적층하고, 상기 게이트 도전막과 상기 게이트 절연막(113)을 차례로 식각하여 게이트 전극들(110N, 110P)을 형성한다. 상기 게이트 도전막은 게이트 폴리실리콘막(115)과 게이트 실리사이드막(117)이 차례로 적층된 것일 수 있다. 상기 NMOS 영역 상에 형성된 게이트 전극(110N)은 NMOS 게이트 전극(110N)이고, 상기 PMOS 영역 상에 형성된 게이트 전극(110P)은 PMOS 게이트 전극(110P)이다.
상기 게이트 전극들(110N, 110P) 상에 스페이서 절연막을 적층하고, 상기 스페이서 절연막을 이방성 식각(anisotropic etch)하여 상기 게이트 전극들(110N, 110P)의 측면 상에 스페이서들(120)을 형성할 수 있다. 상기 스페이서 절연막은 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiON)일 수 있다.
이어서, 상기 PMOS 영역을 차폐시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴, 상기 NMOS 게이트 전극(110N) 및 상기 스페이서(120)를 마스크로 하여 상기 기판(100) 내에 N형 불순물을 도우핑한다. 그 결과, 상기 NMOS 게이트 전극들(110N)의 양측에 NMOS 소오스/드레인 영역들(103N)이 형성되고, 상기 NMOS 게이트 전극들(110N) 하부에는 NMOS 채널 영역이 한정된다. 그 후, 상기 포토레지스트 패턴을 제거한다. 마찬가지로, 상기 NMOS 영역을 차폐시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴, 상기 PMOS 게이트 전극(110P) 및 상기 스페이서(120)를 마스크로 하여 상기 기판(100) 내에 P형 불순물을 도우핑한다. 그 결과, 상기 PMOS 게이트 전극(110P)의 양측에 PMOS 소오스/ 드레인 영역들(103P)이 형성되고, 상기 PMOS 게이트 전극들(110P) 하부에는 PMOS 채널 영역이 한정된다. 그 후, 상기 포토레지스트 패턴을 제거한다.
이어서, 상기 게이트 전극들(110N, 110P)의 상부 및 상기 스페이서들(120)에 의해 노출된 기판 상에 제1 절연 라이너(130)를 형성한다. 상기 제1 절연 라이너(130)는 상기 게이트 전극들(110N, 110P)을 콘포말하게 감싸는 형태로 형성될 수 있다. 상기 제1 절연 라이너(130)는 응력(stress)를 갖는 막으로, 예를 들어 인장응력(tensile stress)를 가질 수 있다. 상기 인장응력은 5 Gdyne/㎠ 이상일 수 있다. 상기 제1 절연 라이너(130)는 실리콘 질화막(SiNx)일 수 있으며, 그의 두께는 300 내지 600Å일 수 있다.
상기 제1 절연 라이너(130) 상에 상기 PMOS 영역을 노출시키는 포토레지스트 패턴(201)을 형성한다. 상기 포토레지스트 패턴(201)을 마스크로 하여 상기 제1 절연 라이너(130)를 식각한다.
도 1b 참조하면, 상기 포토레지스트 패턴(도 1a의 201)을 제거하여, 상기 NMOS 게이트 전극(110N)을 선택적으로 덮는 상기 제 1 절연라이너(130)를 노출시킨다. 상기 제1 절연라이너(130)를 포함한 기판 전면에 식각저지막(135)을 형성한다. 상기 식각저지막(135)은 실리콘 산화막일 수 있고, 100Å 이하의 두께를 갖는 것이 바람직하다. 또한, 상기 식각저지막(135)은 상기 제1 절연라이너(130) 및 상기 노출된 PMOS 영역에 손상을 가하지 않도록 열 CVD(thermal CVD)법, PECVD(Plasma Enhanced CVD)법, 바이어스를 가하지 않은 HDP-CVD(High Density Plasma-CVD)법 또는 ALD(Atomic Layer Deposition)법을 사용하여 형성할 수 있다.
상기 식각저지막(135) 상에 제2 절연 라이너(140)를 적층한다. 상기 제2 절연 라이너(140)는 응력(stress)를 갖는 막으로, 예를 들어 압축응력(compressive stress)를 가질 수 있다. 상기 압축응력은 -5 Gdyne/㎠ 이하일 수 있다. 상기 제2 절연 라이너(140)는 실리콘 질화막(SiNx)일 수 있으며, 그의 두께는 300 내지 600Å일 수 있다.
상기 제2 절연 라이너(140) 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴(202)을 형성한다. 상기 포토레지스트 패턴(202)을 마스크로 하여 상기 제2 절연 라이너(140)를 식각하여 상기 NMOS 영역 상의 상기 식각저지막(135)을 노출시킨다. 상기 제2 절연 라이너(140)를 식각함에 있어서, 상기 식각저지막(135)은 식각종료점 검출을 위해 사용된다.
도 1c를 참조하면, 상기 포토레지스트 패턴(도 1b의 202)을 제거하여, 상기 PMOS 게이트 전극(110P)을 선택적으로 덮는 제 2 절연라이너(140)를 노출시킨다. 그 결과, 상기 NMOS 영역 상에 상기 NMOS 게이트 전극(110N)을 덮고 인장응력을 갖는 제1 절연라이너(130)가 배치되고, 상기 PMOS 영역 상에 상기 PMOS 게이트 전극(110P)을 덮고 압축응력을 갖는 제2 절연라이너(140)가 배치된다.
이어서, 상기 제1 절연라이너(130) 상의 상기 식각저지막(135) 및 상기 제2 절연라이너(140) 상에 버퍼 절연막(150)을 적층한다. 상기 버퍼 절연막(150)은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성하는 것이 바람직하다. 따라서, 상기 버퍼 절연막(150)을 형성할 때, 상기 절연라이너들(130, 140)에 플라즈마 데미지를 가하지 않을 수 있다. 특히, 상기 바이어스를 가하지 않은 HDP-CVD법의 경우, 상기 기판(100)에 바이어스를 가하지 않으므로 상기 기판(100) 근처에는 상기 절연라이너들(130, 140)에 손상을 가할 정도의 고밀도 플라즈마가 발생하지 않을 수 있다. 또한, PECVD법의 경우도 상기 절연라이너들(130, 140)에 손상을 가할 정도의 고밀도 플라즈마가 발생하지 않는다.
나아가, 상기 버퍼 절연막(150)은 TEOS 또는 O3-TEOS를 사용하여 형성할 수 있다. 또한, 상기 버퍼 절연막(150)은 50 내지 200Å의 두께를 갖는 것이 바람직하다.
상기 버퍼 절연막(150) 상에 고밀도 플라즈마 층간절연막(160)을 형성한다. 상기 고밀도 플라즈마 층간절연막(160)은 HDP-CVD법을 사용하여 형성한 막일 수 있으며, 실리콘 산화막일 수 있다. 이러한 고밀도 플라즈마 층간절연막(160)은 다른 방법에 의해 형성된 절연막에 비해 갭필 능력이 매우 우수하다. 따라서, 상기 고밀도 플라즈마 층간절연막(160)은 상기 게이트 전극들(110N, 110P) 사이의 공간을 보이드 없이 매립할 수 있다.
하지만, 상기 고밀도 플라즈마 층간절연막(160)을 형성할 때 생성되는 고밀도 플라즈마에 상기 절연 라이너(130, 140)들이 접촉되는 경우, 상기 고밀도 플라즈마는 절연 라이너(130, 140)에 손상을 가해 상기 절연 라이너(130, 140)의 응력을 완화시킬 수 있다. 그러나, 본 실시예에서는 상기 버퍼 절연막(150)을 채용함으로써, 상기 고밀도 플라즈마가 상기 절연 라이너들(130, 140)에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 절연 라이너들(130, 140)은 적층 당시의 응력치를 보존할 수 있다. 그 결과, 상기 제1 절연 라이너(130)가 갖는 인장응력은 상기 NMOS 채널영역에 인장응력을 가해 상기 NMOS 채널영역에서의 전자 이동도(electron mobility)를 향상시킨다. 마찬가지로, 상기 제2 절연 라이너(140)가 갖는 압축응력은 상기 PMOS 채널영역에 압축응력을 가해 상기 PMOS 채널영역에서의 정공 이동도(hole mobility)를 향상시킨다. 따라서, 상기 절연 라이너들(130, 140)로 인해 트랜지스터들의 성능 향상을 기대할 수 있다.
도 1d를 참조하면, 상기 층간절연막(160) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간절연막(160), 상기 버퍼절연막(150) 및 상기 NMOS 영역의 상기 식각저지막(135)을 식각하여 콘택홀들60a)을 형성한다. 그 결과, 상기 콘택홀들(160a) 내에 상기 절연 라이너들(130, 140)이 노출된다. 상기 절연 라이너들(130, 140)이 실리콘 질화막으로 형성된 경우, 상기 절연 라이너들(130, 140)은 상기 콘택홀(160a) 형성과정에서 식각저지막의 역할을 수행한다. 이어서, 상기 콘택홀들(160a) 내에 노출된 상기 절연라이너들(130, 140)과 상기 PMOS 영역의 상기 식각저지막(135)을 식각하여 상기 콘택홀들(160a) 내에 상기 NMOS 소오스/드레인 영역(103N) 및 PMOS 소오스/드레인 영역(103P)을 각각 노출시킨다. 상기 콘택홀(160a)이 형성된 기판 상에 도전막을 적층하고, 상기 도전막을 화학기계적 연마(Chemical Mechanical Polishing; CMP)한다. 그 결과, 상기 소오스/드레인 영역들(103N, 103P)에 각각 접속하는 소오스/드레인 전극들(170)이 형성된다.
도 2는 고밀도 플라즈마 층간절연막 형성 후, 버퍼 절연막 유무에 따른 절연 라이너의 응력(stress)을 나타낸 그래프이다.
도 2를 참조하면, 버퍼 절연막을 형성하지 않은 경우, 즉, 상기 실리콘 질화막인 절연 라이너 상에 직접 HDP-CVD법을 사용하여 층간절연막을 형성한 경우는 상기 절연 라이너의 인장응력이 6Gdyne/㎠ 정도임을 알 수 있다. 그러나, 본 실시예에서와 같이 절연 라이너 상에 버퍼 절연막을 형성한 경우, 상기 버퍼 절연막 상에 HDP-CVD법을 사용하여 층간절연막을 형성하더라도 절연 라이너의 인장응력은 8Gdyne/㎠ 정도로 상기 버퍼 절연막을 형성하지 않은 경우에 비해 양호함을 알 수 있다. 따라서, 버퍼 절연막을 형성한 경우, 상기 버퍼 절연막이 상기 층간절연막을 형성할 때의 고밀도 플라즈마로부터 절연 라이너의 손상을 막아줌으로써, 상기 절연 라이너의 응력을 감소시키지 않을 수 있음을 알 수 있다.
도 3은 절연 라이너의 응력에 따른 NMOS 트랜지스터의 포화전류를 나타낸 그래프이다.
도 3을 참조하면, 절연 라이너의 인장응력을 증가시킬 때, NMOS 트랜지스터의 포화전류는 증가함을 알 수 있다. 따라서, 고밀도 플라즈마를 사용하여 층간절연막을 형성한 경우에도 절연 라이너의 인장응력은 유지될 수 있어, 상기 인장응력이 유지된 절연 라이너로 인해 NMOS 트랜지스터의 성능은 향상될 수 있다.
상술한 바와 같이 본 발명에 따르면, 버퍼 절연막을 채용함으로써 층간절연막 형성과정에서 생성되는 고밀도 플라즈마가 절연 라이너에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 절연 라이너의 응력은 상기 층간절연막을 형성한 후에도 유지될 수 있어, 채널영역에서의 전하 이동도(charge mobility)를 향상시킬 수 있다. 결과적으로, 트랜지스터의 성능을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판;
    상기 기판 상에 제공된 게이트 전극;
    상기 게이트 전극을 덮고 응력을 갖는 절연 라이너;
    상기 절연 라이너 상에 제공된 버퍼 절연막; 및
    상기 버퍼 절연막 상에 제공되고 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 버퍼 절연막은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성된 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 버퍼 절연막은 TEOS 또는 O3-TEOS를 사용하여 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 버퍼 절연막은 50 내지 200Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 절연 라이너는 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 절연 라이너는 -5 Gdyne/㎠ 이하의 응력을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 게이트 전극은 PMOS 게이트 전극인 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 절연 라이너는 5 Gdyne/㎠ 이상의 응력을 갖는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 게이트 전극은 NMOS 게이트 전극인 것을 특징으로 하는 반도체 소자.
  10. NMOS 영역 및 PMOS 영역을 구비하는 기판;
    상기 NMOS 영역 및 상기 PMOS 영역 상에 각각 제공된 NMOS 게이트 전극 및 PMOS 게이트 전극;
    상기 NMOS 게이트 전극을 덮고 인장응력을 갖는 제1 절연 라이너;
    상기 PMOS 게이트 전극을 덮고 압축응력을 갖는 제2 절연 라이너;
    상기 제1 및 제2 절연 라이너들 상에 제공된 버퍼 절연막; 및
    상기 버퍼 절연막 상에 제공되고 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 버퍼 절연막은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성된 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 버퍼 절연막은 TEOS 또는 O3-TEOS를 사용하여 형성된 것을 특징으로 하는 반도체 소자.
  13. 제10 항에 있어서,
    상기 절연 라이너들은 실리콘 질화막들인 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 절연 라이너는 5 Gdyne/㎠ 이상의 응력을 갖고, 상기 제2 절연 라 이너는 -5 Gdyne/㎠ 이하의 응력을 갖는 것을 특징으로 하는 반도체 소자.
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CN110246759A (zh) * 2019-06-03 2019-09-17 武汉新芯集成电路制造有限公司 一种闪存器件的制备方法

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