KR20070076022A - Liquid crystal display and driving method thereof - Google Patents

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KR20070076022A
KR20070076022A KR1020060004923A KR20060004923A KR20070076022A KR 20070076022 A KR20070076022 A KR 20070076022A KR 1020060004923 A KR1020060004923 A KR 1020060004923A KR 20060004923 A KR20060004923 A KR 20060004923A KR 20070076022 A KR20070076022 A KR 20070076022A
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최진철
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엘지.필립스 엘시디 주식회사
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Abstract

An LCD(Liquid Crystal Display) device and a driving method thereof are provided to reduce power consumption by preventing overcharge of liquid crystal cells. An LCD device includes first, second, and third controllers. The first controller outputs a charge share voltage to data lines(DL) of an LCD panel in response to a first output control signal. The second controller(75) selects one of the charge share voltage and a free charge voltage higher than an absolute value of the charge share voltage in response to a second output control signal whose phase is later than that of the first output control signal, and outputs the selected voltage to the data lines. The third controller(77) outputs a data voltage to the data lines in response to a third control signal(POL) whose phase is later than that of the second output control signal.

Description

액정표시장치와 그 구동방법{Liquid Crystal Display And Driving Method Thereof}Liquid Crystal Display And Driving Method Thereof

도 1은 액정표시장치를 개략적으로 나타내는 블록도.1 is a block diagram schematically illustrating a liquid crystal display device.

도 2는 도 1에 도시된 데이터 구동부를 상세히 나타내는 블록도.FIG. 2 is a block diagram illustrating in detail the data driver illustrated in FIG. 1. FIG.

도 3은 출력버퍼 내의 내부저항과 그 내부저항을 통해 흐르는 전류를 나타내는 회로도. 3 is a circuit diagram showing an internal resistance in the output buffer and a current flowing through the internal resistance.

도 4는 외부 프리차지 전압으로 데이터라인을 프리차지하는 프리차징방식의 일예를 보여 주는 파형도. 4 is a waveform diagram illustrating an example of a precharge method for precharging a data line with an external precharge voltage.

도 5는 차지쉐어 전압으로 데이터라인을 프리차지하는 차지쉐어방식의 일예를 보여 주는 파형도. FIG. 5 is a waveform diagram illustrating an example of a charge share method of precharging a data line with a charge share voltage; FIG.

도 6은 본 발명의 실시예에 따른 액정표시장치를 나타내는 도면.6 is a view showing a liquid crystal display device according to an embodiment of the present invention.

도 7은 도 6에 도시된 데이터 IC의 일부를 상세히 나타내는 도면.FIG. 7 shows a detail of a part of the data IC shown in FIG. 6; FIG.

도 8 및 도 9는 도 6 및 도 7에 도시된 제어신호들과 데이터 IC의 출력파형을 나타내는 도면. 8 and 9 are diagrams illustrating output signals of the control signals and the data IC shown in FIGS. 6 and 7.

도 10은 도 7은 도 6에 도시된 데이터 IC 동작을 나타내는 도면.FIG. 10 is a view showing the data IC operation shown in FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1, 61 : 데이터 구동부 2, 62 : 게이트 구동부1, 61: data driver 2, 62: gate driver

3, 63 : 액정표시패널 4 : 타이밍 컨트롤러3, 63: liquid crystal display panel 4: timing controller

21, 22, 71 : 레지스터 23, 24, 62 : 래치21, 22, 71: register 23, 24, 62: latch

25, 73 : 디지털/아날로그 변환기 26a, 74 : 출력버퍼 25, 73: digital-to-analog converter 26a, 74: output buffer

27 : 감마전압 공급부 75 : 스위치회로27: gamma voltage supply unit 75: switch circuit

76 : 비교부 77 : 멀티플렉서76: comparison unit 77: multiplexer

본 발명은 액정표시장치에 관한 것으로, 특히 데이터 집적회로의 발열 온도를 낮추고 소비전력을 줄이도록 한 액정표시장치와 그 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a method of driving the same, which lower heat generation temperature and reduce power consumption of a data integrated circuit.

액정표시장치(Liquid Crystal Display)는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. The liquid crystal display adjusts the light transmittance of liquid crystal cells according to a video signal to display an image.

액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 스위칭소자의 능동적인 제어가 가능하기 때문에 동영상 구현에 유리하다. 액티브 매트릭스 타입의 액정표시소자에 사용되는 스위칭소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 한다)가 이용되고 있다.An active matrix type liquid crystal display device is advantageous in realizing a video because active control of a switching element is possible. As a switching element used in an active matrix type liquid crystal display device, a thin film transistor (hereinafter, referred to as TFT) is mainly used.

이러한 액정표시장치는 도 1과 같이 다수의 데이터라인(DL)들과 다수의 게이 트라인(GL)들이 교차되며 그 교차부에 액정셀들을 구동하기 위한 TFT들이 형성된 액정표시패널(3)과, 데이터라인(DL)들에 데이터를 공급하기 위한 데이터 구동부(1)와, 게이트라인(GL)들에 스캔펄스를 공급하기 위한 게이트 구동부(2)와, 데이터 구동부(1)와 게이트 구동부(2)를 제어하기 위한 타이밍 컨트롤러(4)를 구비한다. Such a liquid crystal display includes a liquid crystal display panel 3 in which a plurality of data lines DL and a plurality of gate lines GL cross each other, and TFTs are formed at intersections thereof to drive liquid crystal cells; A data driver 1 for supplying data to the data lines DL, a gate driver 2 for supplying scan pulses to the gate lines GL, a data driver 1 and a gate driver 2 It has a timing controller 4 for controlling.

액정표시패널(3)은 두 장의 유리기판 사이에 액정이 주입되며, 그 하부 유리기판 상에 데이터라인(DL)들과 게이트라인(GL)들이 직교된다. 데이터라인(DL)들과 게이트라인(GL)들의 교차부에 형성된 TFT는 게이트라인(GL)으로부터의 스캔펄스에 응답하여 데이터라인(DL)들로부터의 데이터를 액정셀에 공급하게 된다. 이를 위하여, TFT의 게이트단자는 게이트라인(GL)에 접속되며, 소스단자는 데이터라인(DL)에 접속된다. 그리고 TFT의 드레인단자는 액정셀(Clc)의 화소전극에 접속된다. 또한, 액정표시패널(3)의 하부유리기판 상에는 액정셀의 전압을 유지시키기 위한 스토리지 캐패시터(Storage Capacitor, Cst)가 형성된다. In the liquid crystal display panel 3, liquid crystal is injected between two glass substrates, and the data lines DL and the gate lines GL are orthogonal to the lower glass substrate. The TFT formed at the intersection of the data lines DL and the gate lines GL supplies the data from the data lines DL to the liquid crystal cell in response to a scan pulse from the gate line GL. For this purpose, the gate terminal of the TFT is connected to the gate line GL, and the source terminal is connected to the data line DL. The drain terminal of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. In addition, a storage capacitor (Cst) is formed on the lower glass substrate of the liquid crystal display panel 3 to maintain the voltage of the liquid crystal cell.

타이밍 컨트롤러(4)는 디지털 비디오 데이터(RGB), 수평 동기신호(H), 수직 동기신호(H, V) 및 클럭신호(CLK)를 입력받고 게이트 구동부(2)를 제어하기 위한 게이트 제어신호(GDC)를 발생함과 아울러 데이터 구동부(1)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다. 또한, 타이밍 컨트롤러(4)는 시스템으로부터의 데이터(RGB)를 데이터 구동부(1)에 공급한다. 데이터 제어신호(DDC)는 소스쉬프트클럭(SSC), 소스스타트펄스(SSP), 극성제어신호(POL) 및 소스출력인에이블신호(SOE) 등을 포함하여 데이터 구동부(1)에 공급된다. 게이트 제어신호(GDC)는 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 등을 포함하여 게이트 구동부(2)에 공급된다. The timing controller 4 receives the digital video data RGB, the horizontal synchronizing signal H, the vertical synchronizing signals H and V, and the clock signal CLK, and receives a gate control signal for controlling the gate driver 2. GDC) and a data control signal DDC for controlling the data driver 1. The timing controller 4 also supplies data RGB from the system to the data driver 1. The data control signal DDC is supplied to the data driver 1 including a source shift clock SSC, a source start pulse SSP, a polarity control signal POL, a source output enable signal SOE, and the like. The gate control signal GDC is supplied to the gate driver 2 including a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like.

게이트 구동부(2)는 타이밍 컨트롤러(4)로부터의 게이트 제어신호(GDC)에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터, 스캔펄스의 스윙폭을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터, 출력버퍼 등으로 구성된다. 이 게이트 구동부(2)는 스캔펄스를 게이트라인(GL)에 공급함으로써 그 게이트라인(GL)에 접속된 TFT들을 턴-온(Turn-on)시켜 데이터의 화소전압 즉, 아날로그 감마보상전압이 공급될 1 수평라인의 액정셀들(Clc)을 선택한다. 데이터 구동부(1)로부터 발생되는 데이터들은 스캔펄스에 의해 선택된 수평라인의 액정셀(Clc)에 공급된다. The gate driver 2 shifts a shift register that sequentially generates scan pulses in response to the gate control signal GDC from the timing controller 4, and shifts the swing width of the scan pulses to a level suitable for driving the liquid crystal cell Clc. Level shifter, output buffer, and so on. The gate driver 2 turns on the TFTs connected to the gate line GL by supplying a scan pulse to the gate line GL, thereby supplying the pixel voltage of the data, that is, the analog gamma compensation voltage. The liquid crystal cells Clc of one horizontal line to be selected are selected. Data generated from the data driver 1 is supplied to the liquid crystal cell Clc of the horizontal line selected by the scan pulse.

데이터 구동부(1)는 타이밍 컨트롤러(4)로부터 공급되는 데이터구동 제어신호(DDC)에 응답하여 데이터를 데이터라인(DL)들에 공급한다. 이 데이터 구동부(1)는 타이밍 컨트롤러(4)로부터의 디지털 데이터(RGB)를 샘플링하고 그 데이터를 래치한 다음, 아날로그 감마전압으로 변환한다. 이 데이터 구동부(1)는 도 2와 같은 구성을 가지는 다수의 데이터 집적회로(Integrated Circuit : 이하, "IC"라 한다)(1a)로 구현된다. The data driver 1 supplies data to the data lines DL in response to the data driving control signal DDC supplied from the timing controller 4. The data driver 1 samples the digital data RGB from the timing controller 4, latches the data, and converts the data into an analog gamma voltage. This data driver 1 is implemented with a plurality of integrated circuits (hereinafter referred to as " IC ") 1a having the configuration as shown in FIG.

각각의 데이터 IC(1a)는 도 2와 같이 타이밍 컨트롤러(4)로부터 디지털 데이터(RGB)가 입력되는 데이터 레지스터(21)와, 샘플링 클럭을 발생하기 위한 쉬프트 레지스터(22)와, 쉬프트 레지스터(22)와 k(단, k는 m보다 작은 정수) 개의 데이터라인들(DL1 내지 DLk) 사이에 접속된 제1 래치(23), 제2 래치(24), 디지털/아날로그 변환기(Digital to Analog Converter : 이하, "DAC"라 한다)(25) 및 출력회로 (26)와, 감마기준전압 발생부(4)와 DAC(25) 사이에 접속된 감마전압 공급부(27)를 구비한다. Each data IC 1a includes a data register 21 to which digital data RGB is input from the timing controller 4 as shown in FIG. 2, a shift register 22 for generating a sampling clock, and a shift register 22. ) And k (where k is an integer smaller than m), the first latch 23, the second latch 24, and the digital to analog converter connected between the data lines DL1 to DLk. 25 and an output circuit 26, and a gamma voltage supply section 27 connected between the gamma reference voltage generator 4 and the DAC 25. The " DAC "

데이터 레지스터(21)는 타이밍 컨트롤러(4)로부터의 디지털 데이터(RGB)를 제1 래치(23)에 공급한다. 쉬프트 레지스터(22)는 타이밍 컨트롤러(4)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호를 발생하게 된다. 또한, 쉬프트 레지스터(22)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단의 쉬프트 레지스터(22)에 캐리신호(CAR)를 전달하게 된다. 제1 래치(23)는 쉬프트 레지스터(22)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(21)로부터의 디지털 데이터(RGB)를 순차적으로 샘플링한다. 제2 래치(24)는 제1 래치(23)로부터 입력되는 데이터를 래치한 다음, 래치된 데이터를 타이밍 컨트롤러(4)로부터의 소스 출력 인에이블신호(SOE)에 응답하여 동시에 출력한다. DAC(25)는 제2 래치(24)로부터의 데이터를 감마전압 공급부(27)로부터의 감마전압(DGH,DGL)으로 변환하게 된다. 감마전압(DGH,DGL)은 디지털 입력 데이터의 계조값 각각에 대응하는 아날로그 전압이다. 출력회로(26)는 데이터라인들 각각에 접속된 출력 버퍼(Output Buffer)를 포함한다. 감마전압 공급부(27)는 감마기준전압 발생부(4)로부터 입력되는 감마 기준전압을 세분화하여 각 계조에 대응하는 감마전압을 DAC(25)에 공급하게 된다. The data register 21 supplies the digital data RGB from the timing controller 4 to the first latch 23. The shift register 22 shifts the source start pulse SSP from the timing controller 4 in accordance with the source sampling clock signal SSC to generate a sampling signal. In addition, the shift register 22 shifts the source start pulse SSP to transfer the carry signal CAR to the next stage shift register 22. The first latch 23 sequentially samples the digital data RGB from the data register 21 in response to the sampling signals sequentially input from the shift register 22. The second latch 24 latches data input from the first latch 23, and then simultaneously outputs the latched data in response to the source output enable signal SOE from the timing controller 4. The DAC 25 converts data from the second latch 24 into gamma voltages DGH and DGL from the gamma voltage supply unit 27. The gamma voltages DGH and DGL are analog voltages corresponding to the gray level values of the digital input data. The output circuit 26 includes an output buffer connected to each of the data lines. The gamma voltage supply unit 27 subdivides the gamma reference voltage input from the gamma reference voltage generator 4 to supply the gamma voltage corresponding to each gray level to the DAC 25.

이러한 데이터 IC(3a)는 액정표시장치가 대형화, 고정세화로 발전하면서 부하가 증가하고 구동 주파수가 상승하여 발열양이 많아지게 되었다. 이러한 데이터 IC(3a)의 발열로 인하여 데이터 IC(3a)의 구동 신뢰성이 떨어지게 되었고 심지어는 발화되는 등의 안전상 위험성이 커지고 있다. 데이터 IC(3a)의 발열을 일으키는 주요 원인은 도 3과 같이 출력버퍼(26a)이다. 이 출력버퍼(26a)의 내부저항성분을 통해 흐르는 전류(iSOURCE, iSINK)로 인한 전력소모에 의해 데이터 IC(3a)가 발열된다. The data IC 3a has a large amount of liquid crystal display devices and a high definition, so that the load increases and the driving frequency increases, thereby increasing the amount of heat generated. Due to the heat generation of the data IC 3a, the driving reliability of the data IC 3a is deteriorated, and the safety risks such as ignition are increased. The main cause of the heat generation of the data IC 3a is the output buffer 26a as shown in FIG. The data IC 3a generates heat by power consumption due to the current i SOURCE , i SINK flowing through the internal resistance component of the output buffer 26a.

최근에는 액정셀의 충전특성을 개선하고 소비전력을 줄이기 위하여 이웃하는 데이터라인들을 접속시켜 그 데이터라인들 사이의 차지 쉐어로 인하여 발생되는 차지쉐어전압(Charge share voltage)으로 데이터라인을 프리차지한 후에 데이터라인들을 분리한 상태에서 데이터전압을 각 데이터라인에 공급하는 차지쉐어 방식이나 미리 설정된 외부전압인 프리차지전압(Pre-charge)으로 데이터라인을 프리차지시킨 후에 데이터전압을 그 데이터라인에 공급하는 프리차지 방식으로 데이터 IC가 구현되고 있는 추세에 있다. Recently, in order to improve the charging characteristics of the liquid crystal cell and to reduce the power consumption, the data lines are precharged with a charge share voltage generated by the charge share between the adjacent data lines by connecting the adjacent data lines. Pre-charge the data line with the charge share method of supplying the data voltage to each data line with the lines separated or the pre-charge voltage (Pre-charge), which is a preset external voltage, and then supply the data voltage to the data line. There is a trend that data ICs are being implemented as a charge method.

차지쉐어 방식은 도 4와 같이 차지쉐어전압(Vcs)으로부터 데이터전압으로 변하는 출력버퍼 구동구간에서 출력버퍼(26a)에 많은 전류가 흘러 발열과 소비전력이 크게 된다. 프리차지 방식은 도 5와 같이 데이터전압이 높을 때 예를 들면 노말리 블랙(Normaly black)에서 화이트전압에서 미리 비교적 높은 외부전압으로 공급되는 프리차지전압(+Vpre, -Vpre)로 인하여 출력버퍼(26a)의 구동영역의 전압이 줄어들어 데이터 IC(3a)의 온도를 낮출 수 있으나 중간 이하의 데이터전압에서 높은 외부에서 공급되는 프리차지전압(Vpc_pos, Vpc_neg)으로 인하여 낮은 데이터전압의 프리차지 구동영역(51, 52)에서 데이터 IC(3a)의 온도가 상승하고 소비전력이 급증한다. In the charge share method, as shown in FIG. 4, a large amount of current flows through the output buffer 26a in the output buffer driving section that changes from the charge share voltage Vcs to the data voltage, thereby increasing heat generation and power consumption. In the precharge method, as shown in FIG. 5, when the data voltage is high, for example, the output buffer (+ Vpre, -Vpre) is supplied to a relatively high external voltage from a white voltage in normally black. The voltage of the driving region of 26a can be reduced to lower the temperature of the data IC 3a. In 51 and 52, the temperature of the data IC 3a rises and power consumption surges.

따라서, 본 발명의 목적은 데이터 집적회로의 발열 온도를 낮추고 소비전력을 줄이도록 한 액정표시장치와 그 구동방법을 제공함에 있다. Accordingly, an object of the present invention is to provide a liquid crystal display device and a driving method thereof to lower the heat generation temperature of a data integrated circuit and reduce power consumption.

상기 목적을 달성하기 위하여 본 발명에 따른 액정표시장치는 제1 출력 제어신호에 응답하여 차지쉐어전압을 액정표시패널의 데이터라인으로 출력하는 제1 제어부와; 상기 제1 출력 제어신호보다 위상이 늦은 제2 출력 제어신호에 응답하여 상기 차지쉐어전압과 상기 차지쉐어전압보다 절대치가 높은 프리차지전압 중 어느 하나를 선택하여 상기 데이터라인으로 출력하는 제2 제어부와; 상기 제2 출력 제어신호보다 위상이 늦은 제3 출력 제어신호에 응답하여 데이터전압을 상기 데이터라인으로 출력하는 제3 제어부를 구비한다. In order to achieve the above object, a liquid crystal display according to the present invention includes: a first control unit outputting a charge share voltage to a data line of a liquid crystal display panel in response to a first output control signal; A second controller configured to select one of the charge share voltage and a precharge voltage having an absolute value higher than the charge share voltage in response to a second output control signal that is later in phase than the first output control signal, and output the data to the data line; ; And a third controller configured to output a data voltage to the data line in response to a third output control signal whose phase is later than the second output control signal.

상기 제2 제어부는, 상기 제2 출력 제어신호에 응답하여 상기 데이터전압을 판단하고, 그 판단 결과에 따라 상기 프리차지전압의 출력을 지시하기 위한 제1 선택신호 또는 상기 차지쉐어전압의 출력을 지시하기 위한 제2 선택신호를 발생하는 비교부와; 상기 제1 선택신호에 응답하여 상기 프리차지전압을 상기 데이터라인으로 출력하고 상기 제2 선택신호에 응답하여 상기 프리차지전압을 상기 데이터라인으로 출력하는 스위칭부를 구비한다.The second controller determines the data voltage in response to the second output control signal, and instructs the output of the first selection signal or the charge share voltage to indicate the output of the precharge voltage according to the determination result. A comparator for generating a second selection signal for performing a comparison; And a switching unit configured to output the precharge voltage to the data line in response to the first selection signal and to output the precharge voltage to the data line in response to the second selection signal.

상기 비교부는, 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 높은 것으로 판단되면 상기 제1 선택신호를 발생하고, 상기 데이터전압의 절대 치가 상기 프리차지전압의 절대치보다 낮은 것으로 판단되면 상기 제2 선택신호를 발생한다.The comparison unit generates the first selection signal when it is determined that the absolute value of the data voltage is higher than the absolute value of the precharge voltage, and when it is determined that the absolute value of the data voltage is lower than the absolute value of the precharge voltage. Generate a selection signal.

상기 비교부는, 상기 데이터전압과 상기 프리차지전압을 비교하기 위하여 상기 데이터전압 발생에 기초가 되는 디지털 데이터의 최상위 비트를 참조한다.The comparison unit refers to the most significant bit of the digital data based on the generation of the data voltage in order to compare the data voltage and the precharge voltage.

상기 비교부는, 상기 디지털 데이터의 최상위 비트가 '0'일 경우 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 낮은것으로 판단하고, 상기 디지털 데이터의 최상위 비트가 '1'일 경우 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 높은것으로 판단한다.The comparator determines that the absolute value of the data voltage is lower than the absolute value of the precharge voltage when the most significant bit of the digital data is '0', and when the most significant bit of the digital data is '1', It is determined that the absolute value is higher than the absolute value of the precharge voltage.

상기 프리차지전압은, 상기 데이터전압 중 최고계조를 표현하기 위한 전압과 최저계조를 표현하기 위한 전압의 중간 전압으로 설정된다.The precharge voltage is set to an intermediate voltage between a voltage for representing the highest gray scale and a voltage for representing the lowest gray scale among the data voltages.

상기 비교부는, 상기 디지털 데이터의 최상위 비트와 상기 제2 출력 제어신호와의 논리곱으로 상기 제1 선택신호를 발생하는 제1 논리소자와; 상기 디지털 데이터의 최상위 비트의 반전논리값과 상기 제2 출력 제어신호와의 논리곱으로 상기 제2 선택신호를 발생하는 제2 논리소자를 구비한다.The comparing unit includes: a first logic element generating the first selection signal by a logical product of a most significant bit of the digital data and the second output control signal; And a second logic element for generating the second selection signal by a logical product of an inversion logic value of the most significant bit of the digital data and the second output control signal.

본 발명에 따른 액정표시장치의 구동방법은 제1 출력 제어신호에 응답하여 차지쉐어전압으로 데이터라인을 프리차지시키는 제1 단계와; 상기 제1 출력 제어신호보다 위상이 늦은 제2 출력 제어신호에 응답하여 상기 차지쉐어전압 또는 상기 차지쉐어전압보다 절대치가 높은 프리차지전압으로 상기 데이터라인을 프리차지시키는 제2 단계와; 상기 제2 출력 제어신호보다 위상이 늦은 제3 출력 제어신호에 응답하여 데이터전압으로 상기 데이터라인을 구동하는 제3 단계를 포함한다.A driving method of a liquid crystal display according to the present invention includes a first step of precharging a data line with a charge share voltage in response to a first output control signal; Precharging the data line with a precharge voltage having an absolute value greater than the charge share voltage or the charge share voltage in response to a second output control signal that is later in phase than the first output control signal; And driving the data line with a data voltage in response to a third output control signal that is later in phase than the second output control signal.

상기 제2 단계는, 상기 데이터전압과 상기 프리차지전압을 비교하여, 상기 데이터전압의 절대치가 상기 프리차지전압보다 높은 경우 상기 프리차지전압으로 상기 데이터라인을 프리차지시키고, 상기 데이터전압의 절대치가 상기 프리차지전압보다 낮은 경우 상기 차지쉐어전압으로 상기 데이터라인을 프리차지시킨다.In the second step, the data voltage is compared with the precharge voltage, and when the absolute value of the data voltage is higher than the precharge voltage, the data line is precharged with the precharge voltage, and the absolute value of the data voltage is increased. If the precharge voltage is lower than the precharge voltage, the data line is precharged using the charge share voltage.

상기 프리차지전압은, 상기 데이터전압 중 최고계조를 표현하기 위한 전압과 최저계조를 표현하기 위한 전압의 중간 전압으로 설정된다.The precharge voltage is set to an intermediate voltage between a voltage for representing the highest gray scale and a voltage for representing the lowest gray scale among the data voltages.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 10.

도 6을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인(DL)들과 다수의 게이트라인(GL)들이 교차되며 그 교차부에 액정셀(Clc)들을 구동하기 위한 TFT들이 형성된 액정표시패널(63)과, 게이트라인(GL)들에 스캔펄스를 공급하기 위한 게이트 구동부(62)와, 데이터라인(DL)들에 데이터를 공급하기 위한 데이터 구동부(61)와, 데이터 구동부(61)와 게이트 구동부(62)를 제어하기 위한 타이밍 컨트롤러를 구비한다. Referring to FIG. 6, in the liquid crystal display according to the exemplary embodiment of the present invention, a plurality of data lines DL and a plurality of gate lines GL intersect each other, and a TFT for driving the liquid crystal cells Clc at an intersection thereof. Formed liquid crystal display panel 63, a gate driver 62 for supplying scan pulses to the gate lines GL, a data driver 61 for supplying data to the data lines DL, and data A timing controller for controlling the driver 61 and the gate driver 62 is provided.

액정표시패널(63)은 합착된 두 장의 유리기판 사이에 액정이 주입되는 구조로 형성되며, 하부 유리기판 상에 형성된 데이터라인(DL)들과 게이트라인(GL)들은 상호 직교한다. 데이터라인(DL)들과 게이트라인(GL)들의 교차부에 형성된 TFT는 게이트라인(GL)으로부터의 스캔펄스에 응답하여 데이터라인(DL)으로부터의 데이터 전압을 액정셀에 공급한다. 이를 위하여, TFT의 게이트단자는 게이트라인(GL)에 접속되며, 소스단자는 데이터라인(DL)에 접속된다. 그리고 TFT의 드레인단자는 액정셀(Clc)의 화소전극에 접속된다. 또한, 액정표시패널(63)의 하부 유리기판 상에는 액정셀(Clc)에 충전되는 전압을 유지시키기 위한 스토리지 캐패시터가 형성된다. The liquid crystal display panel 63 has a structure in which liquid crystal is injected between two bonded glass substrates, and the data lines DL and the gate lines GL formed on the lower glass substrate are perpendicular to each other. The TFT formed at the intersection of the data lines DL and the gate lines GL supplies the data voltage from the data line DL to the liquid crystal cell in response to a scan pulse from the gate line GL. For this purpose, the gate terminal of the TFT is connected to the gate line GL, and the source terminal is connected to the data line DL. The drain terminal of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. In addition, a storage capacitor is formed on the lower glass substrate of the liquid crystal display panel 63 to maintain a voltage charged in the liquid crystal cell Clc.

게이트 구동부(62)는 타이밍 컨트롤러로부터의 제어신호에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 스윙폭을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터와, 출력버퍼 등으로 구성된다. 이 게이트 구동부(62)는 스캔펄스를 게이트라인(GL)에 공급함으로써 그 게이트라인(GL)에 접속된 TFT들을 턴-온(Turn-on)시켜 데이터전압 즉, 아날로그 감마보상전압이 공급될 1 수평라인의 액정셀들(Clc)을 선택한다. 데이터 구동부(61)로부터 발생되는 데이터전압들은 스캔펄스에 의해 선택된 수평라인의 액정셀(Clc)에 공급된다. 이 게이트 구동부(62)는 소정의 채널수를 가지는 다수의 게이트 IC들로 구현된다. The gate driver 62 includes a shift register for sequentially generating scan pulses in response to a control signal from a timing controller, a level shifter for shifting the swing width of the scan pulses to a level suitable for driving the liquid crystal cell Clc; It consists of an output buffer. The gate driver 62 turns on the TFTs connected to the gate line GL by supplying a scan pulse to the gate line GL, thereby supplying a data voltage, that is, an analog gamma compensation voltage 1. The liquid crystal cells Clc of the horizontal line are selected. The data voltages generated from the data driver 61 are supplied to the liquid crystal cell Clc of the horizontal line selected by the scan pulse. The gate driver 62 is implemented with a plurality of gate ICs having a predetermined number of channels.

데이터 구동부(61)는 타이밍 컨트롤러로부터의 제어신호에 응답하여 데이터를 데이터라인(DL)들에 공급한다. 이 데이터 구동부(61)는 타이밍 컨트롤러로부터의 디지털 데이터를 샘플링하고 그 데이터를 래치한 다음, 래치된 데이터를 아날로그 감마전압으로 변환하여 데이터라인(DL)들에 공급한다. 이 데이터 구동부(61)는 소정의 채널수를 가지는 다수의 데이터 IC들로 구현되며, 데이터 IC들은 레지스터(71), 래치(72), DAC(73), 출력버퍼(74), 스위칭회로(75), 비교기(76) 및 멀티플렉 서(이하, "MUX"라 함)(77)를 각각 포함한다. The data driver 61 supplies data to the data lines DL in response to a control signal from the timing controller. The data driver 61 samples the digital data from the timing controller, latches the data, and converts the latched data into an analog gamma voltage to supply the data lines DL. The data driver 61 is implemented with a plurality of data ICs having a predetermined number of channels. The data ICs include a register 71, a latch 72, a DAC 73, an output buffer 74, and a switching circuit 75. ), A comparator 76 and a multiplexer (hereinafter referred to as "MUX") 77, respectively.

이하, 도 6 내지 도 10을 참조하여 본 발명에 따른 액정표시장치의 데이터 IC 회로구성 및 그 동작에 대하여 상세히 설명하기로 한다. 도 7은 도 6에 도시된 데이터 IC의 회로구성 중 DAC(73) 이하 MUX(77) 까지의 상세한 회로구성을 나타내며, 도 8 및 도 9는 도 6 및 도 7에 도시된 제어신호들(OE, CS, PC) 및 데이터 IC의 출력전압(Data IC Out)을 나타낸다. 도 8 및 도 9에 있어서, 출력인에이블신호(OE)는 출력버퍼(74)의 출력전압, 즉, 데이터전압의 출력을 지시하기 위한 제어신호이고, 차지쉐어제어신호(CS)는 차지쉐어전압(Vcs)의 출력을 지시하기 위한 제어신호이며, 프리차지제어신호(PC)는 정극성 및 부극성 프리차지전압(Vpc_pos, Vpc_neg)의 출력을 지시하기 위한 제어신호이다. 한편, 프리차지제어신호(PC)는 이하의 설명을 통해 알게 되겠지만, 차지쉐어전압(Vcs)의 출력을 지시하기 위해 이용되기도 한다. 프리차지제어신호(PC)는 차지쉐어 제어신호(CS)의 한 펄스폭 만큼 쉬프트된다. 이 출력 제어신호들(OE, CS, PC)은 1 수평기간 간격으로 발생된다. 극성제어신호(POL)는 1 수평기간 주기로 그 논리값이 반전되어 액정표시패널의 데이터라인(DL)들에 공급되는 데이터전압의 극성을 제어한다. 이러한 출력 제어신호들(OE, PC, CS) 및 극성 제어신호(POL)는 타이밍 컨트롤러에서 발생된다.Hereinafter, the data IC circuit configuration and its operation of the liquid crystal display according to the present invention will be described in detail with reference to FIGS. 6 to 10. FIG. 7 shows a detailed circuit configuration from the DAC 73 to the MUX 77 among the circuit configurations of the data IC shown in FIG. 6, and FIGS. 8 and 9 show the control signals OE shown in FIGS. 6 and 7. , CS, PC) and the output voltage of the data IC (Data IC Out). 8 and 9, the output enable signal OE is a control signal for indicating the output voltage of the output buffer 74, that is, the output of the data voltage, and the charge share control signal CS is the charge share voltage. A control signal for instructing the output of Vcs, and the precharge control signal PC is a control signal for instructing the output of the positive and negative precharge voltages Vpc_pos and Vpc_neg. On the other hand, the precharge control signal PC will be known through the following description, but may also be used to instruct the output of the charge share voltage Vcs. The precharge control signal PC is shifted by one pulse width of the charge share control signal CS. These output control signals OE, CS, and PC are generated at one horizontal period interval. The polarity control signal POL inverts its logic value in one horizontal period to control the polarity of the data voltage supplied to the data lines DL of the liquid crystal display panel. These output control signals OE, PC, CS and the polarity control signal POL are generated in the timing controller.

레지스터(71)는 타이밍 콘트롤러로부터의 디지털 데이터들을 래치(22)에 공급한다. 이 레지스터(71)는 타이밍 컨트롤러로부터 디지털 데이터가 입력되는 데이터 레지스터와, 샘플링 클럭을 발생하기 위한 쉬프트 레지스터를 구비한다.The register 71 supplies digital data from the timing controller to the latch 22. This register 71 includes a data register into which digital data is input from a timing controller, and a shift register for generating a sampling clock.

래치(72)는 직렬체계의 디지털 데이터를 병렬체계의 디지털 데이터로 변환하 여 DAC(73)에 공급한다. 이 래치(72)는 쉬프트 레지스터로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터로부터의 디지털 데이터를 순차적으로 샘플링하는 제1 래치와, 제1 래치로부터의 디지털 데이터를 래치하여 한 라인분씩 출력하는 제2 래치를 구비한다.The latch 72 converts the digital data of the serial system into the digital data of the parallel system and supplies the digital data to the DAC 73. The latch 72 includes a first latch for sequentially sampling digital data from the data register in response to a sampling signal sequentially input from the shift register, and a first latch for latching digital data from the first latch and outputting line by line. 2 latches.

DAC(73)는 제2 래치로부터의 디지털 데이터를 화소구동을 위한 아날로그 데이터전압으로 변환한다. 이 DAC(73)는 래치(72)로부터의 디지털 데이터신호를 정극성 아날로그 데이터전압으로 변환하기 위한 정극성 DAC(73a)와, 래치(72)로부터의 디지털 데이터를 부극성 아날로그 데이터전압으로 변환하기 위한 부극성 DAC(73b)를 포함한다. 한편, DAC(73)와 제2 래치 사이에는 전압스윙폭을 변환하기 위한 레벨쉬프터가 포함될 수 있다. The DAC 73 converts the digital data from the second latch into an analog data voltage for pixel driving. The DAC 73 converts the digital data signal from the latch 72 into the positive analog data voltage and the positive DAC 73a and the digital data from the latch 72 into the negative analog data voltage. For the negative DAC 73b. Meanwhile, a level shifter for converting the voltage swing width may be included between the DAC 73 and the second latch.

DAC(73)로부터의 정극성 및 부극성 아날로그 데이터전압은 각각 출력버퍼(74)의 정극성 출력부(74a) 및 부극성 출력부(74b)를 경유하여 스위칭회로(75)에 공급되게 된다. The positive and negative analog data voltages from the DAC 73 are supplied to the switching circuit 75 via the positive output portion 74a and the negative output portion 74b of the output buffer 74, respectively.

스위칭회로(75)는 출력인에이블신호(OE), 차지쉐어제어신호(CS), 정극성 비교부(76a)의 제1 및 제2 선택신호에 제어되어 정극성 데이터전압, 차지쉐어전압(Vcs), 정극성 프리차지전압(Vpc_pos) 중 어느 하나를 선택하여 출력하는 정극성 스위칭부(75a)와, 출력인에이블신호(OE), 차지쉐어제어신호(CS), 부극성 비교부(76b)의 제1 및 제2 출력신호에 제어되어 부극성 데이터전압, 차지쉐어전압(Vcs), 부극성 프리차지전압(Vpc_neg) 중 어느 하나를 선택하여 출력하는 부극성 스위칭부(75b)를 구비한다. 여기서, 정극성 및 부극성 프리차지전압(Vpc_pos, Vpc_neg)은 디지털 데이터가 8비트를 포함하여 표현 가능한 계조수가 256(28) 개 임을 가정할 때, 전체 계조전압의 중간에 해당하는 전압으로 설정될 수 있다. 예를 들어, 정극성 프리차지전압(Vpc-pos)은 129(10000000) 계조를 나타내기 위한 정극성 데이터전압에 해당하는 전압으로 설정되고, 부극성 프리차지전압(Vpc-neg)은 129(10000000) 계조를 나타내기 위한 부극성 데이터전압에 해당하는 전압으로 설정될 수 있다. 이러한 경우, 디지털 데이터의 최상위 비트(Most Significant Bit : MSB)가 1일 경우(1xxxxxxx : 여기서 x는 0 또는 1) 화소에 공급될 정극성 및 부극성 데이터전압의 절대치는 정극성 및 부극성 프리차지전압(Vpc_pos, Vpc_neg)의 절대치 이상임을 의미하며, 디지털 데이터의 최상위 비트(MSB)가 0일 경우(0xxxxxxx : 여기서 x는 0 또는 1) 화소에 공급될 정극성 및 부극성 데이터전압의 절대치는 정극성 및 부극성 프리차지전압(Vpc_pos, Vpc_neg)의 절대치 미만임을 의미한다. 이하, 본 발명의 실시예에서는 정극성 및 부극성 프리차지전압(Vpc_pos, Vpc_neg)이 상술한 예와 같이 129계조를 나타내는 정극성 및 부극성 데이터전압에 해당하는 전압으로 설정된 경우를 기준으로 하여 설명하기로 한다. 그리고, 차지쉐어전압(Vcs)은 정극성 프리차지전압(Vpc_pos)과 부극성 프리차지전압(Vpc_neg) 사이의 범위 내에서 설정되며, 이하 본 발명의 실시예에서는 차지쉐어전압(Vcs)이 정극성 데이터전압과 부극성 데이터전압의 구분 기준이 되는 공통전압(Vcom)으로 설정된 경우를 기준으로 하여 설명하기로 한다. 한편, 차지쉐어전압(Vcs)은 데이터 IC의 외부에 배치된 전원회로에서 별도로 발생될 수도 있고 데이터 IC 내에서 데이터라인들의 차지쉐어로 생성되는 전압일 수도 있다. The switching circuit 75 is controlled by the output enable signal OE, the charge share control signal CS, and the first and second selection signals of the positive polarity comparator 76a to control the positive data voltage and the charge share voltage Vcs. ) And a positive switching unit 75a for selecting and outputting any one of the positive precharge voltage Vpc_pos, the output enable signal OE, the charge share control signal CS, and the negative polarity comparing unit 76b. And a negative switching unit 75b that is controlled by the first and second output signals of and selects and outputs any one of the negative data voltage, the charge share voltage Vcs, and the negative precharge voltage Vpc_neg. Here, the positive and negative precharge voltages Vpc_pos and Vpc_neg are set to voltages corresponding to the middle of all gray voltages on the assumption that the digital data can be represented by 256 (2 8 ) gray scales including 8 bits. Can be. For example, the positive precharge voltage Vpc-pos is set to a voltage corresponding to the positive data voltage for displaying 129 (10000000) gray scale, and the negative precharge voltage Vpc-neg is 129 (10000000). ) May be set to a voltage corresponding to a negative data voltage for indicating gray scale. In this case, when the Most Significant Bit (MSB) of digital data is 1 (1xxxxxxx: where x is 0 or 1), the absolute values of the positive and negative data voltages to be supplied to the pixel are positive and negative precharges. If the most significant bit (MSB) of digital data is 0 (0xxxxxxx: where x is 0 or 1), the absolute values of the positive and negative data voltages to be supplied to the pixel are positive. Meaning less than the absolute value of the polarity and the negative precharge voltage (Vpc_pos, Vpc_neg). Hereinafter, the embodiment of the present invention will be described based on the case where the positive and negative precharge voltages Vpc_pos and Vpc_neg are set to voltages corresponding to the positive and negative data voltages representing 129 gray levels as described above. Let's do it. The charge share voltage Vcs is set within a range between the positive precharge voltage Vpc_pos and the negative precharge voltage Vpc_neg, and in the following embodiment of the present invention, the charge share voltage Vcs is positive. A description will be given on the basis of the case where the common voltage Vcom is used as the reference for distinguishing the data voltage and the negative data voltage. The charge share voltage Vcs may be generated separately from a power supply circuit disposed outside the data IC or may be a voltage generated as a charge share of the data lines in the data IC.

정극성 스위칭부(75a)는 차지쉐어제어신호(CS)가 하이논리를 유지하는 제1 기간(t1)에 차지쉐어전압(Vcs)을 스위칭회로(75)의 정극성 출력단(Pout)으로 공급한다. 이어서, 프리차지제어신호(PC)가 하이논리를 유지하는 제2 기간(t2)에 비교부(75)로부터 정극성 제1 선택신호가 입력되면 정극성 프리차지전압(Vpc_pos)을 스위칭회로(75)의 정극성 출력단(Pout)으로 공급하고, 비교부(75)로부터 정극성 제2 선택신호가 입력되면 차지쉐어전압(Vcs)를 스위칭회로(75)의 정극성 출력단(Pout)으로 공급한다. 이어서, 출력인에이블신호(OE)가 하이논리를 유지하는 제3 기간(t3), 즉, 데이터 IC의 출력버퍼(74)가 구동되는 기간에 정극성 데이터전압을 스위칭회로(75)의 정극성 출력단(Pout)으로 공급한다.The positive switching unit 75a supplies the charge share voltage Vcs to the positive output terminal Pout of the switching circuit 75 in the first period t1 during which the charge share control signal CS maintains high logic. . Subsequently, when the positive first selection signal is input from the comparing unit 75 in the second period t2 during which the precharge control signal PC maintains the high logic, the positive precharge voltage Vpc_pos is switched to the switching circuit 75. Is supplied to the positive output terminal (Pout), and the charge share voltage (Vcs) is supplied to the positive output terminal (Pout) of the switching circuit 75 when the positive second selection signal is input from the comparator 75. Subsequently, in the third period t3 during which the output enable signal OE maintains high logic, that is, during the period in which the output buffer 74 of the data IC is driven, the positive data voltage is applied to the positive polarity of the switching circuit 75. Supply to output terminal (Pout).

위와 같은 동작을 위하여 정극성 스위칭부(75a)는 출력인에이블신호(OE)의 논리치를 반전시키는 인버터(81a)와, 인버터(81a)의 출력신호에 응답하여 정극성 데이터전압을 정극성 스위칭부(75a)의 출력단(Pout)에 공급하는 제1 스위칭소자(SW1a)와, 차지쉐어제어신호(CS)에 응답하여 차지쉐어전압(Vcs)을 정극성 스위칭부(75a)의 출력단(Pout)에 공급하는 제2 스위칭소자(SW2a)와, 정극성 비교부(76a)로부터의 제1 선택신호에 응답하여 정극성 프리차지전압(Vpc_pos)을 정극성 스위칭부(75a)의 출력단(Pout)에 공급하는 제3 스위칭소자(SW3a)와, 정극성 비교부(76a)로부터의 제2 선택신호에 응답하여 차지쉐어전압(Vcs)을 정극성 스위칭부(75a)의 출력단(Pout)에 공급하는 제4 스위칭소자(SW4a)를 구비한다. 정극성 비교부(76a)에 대해서는 이 후 상세히 설명하기로 한다.For the above operation, the positive switching unit 75a includes an inverter 81a for inverting the logic value of the output enable signal OE and a positive data switching unit in response to the output signal of the inverter 81a. In response to the charge share control signal CS, the charge share voltage Vcs is supplied to the output terminal Pout of the positive polarity switching unit 75a in response to the first share device SW1a supplied to the output terminal Pout of the 75a. In response to the second switching element SW2a to supply and the first selection signal from the positive polarity comparator 76a, the positive precharge voltage Vpc_pos is supplied to the output terminal Pout of the positive polarity switching unit 75a. A fourth switching device SW3a and a fourth supplying charge share voltage Vcs to the output terminal Pout of the positive switching unit 75a in response to the second selection signal from the positive polarity comparing unit 76a. The switching device SW4a is provided. The positive electrode comparator 76a will be described in detail later.

정극성 스위칭부(75a)의 제1 스위칭소자(SW1a)는 PMOS 트랜지스터로 구성되며, 이 PMOS 트랜지스터는 출력인에이블신호(OE)를 반전시키는 인버터(81a) 출력단에 게이트단자, 출력버퍼(74)의 정극성 출력부(74a) 출력단에 소스단자, 정극성 스위칭부(75a) 출력단(Pout)에 드레인단자가 접속된다.The first switching device SW1a of the positive switching unit 75a is composed of a PMOS transistor, which has a gate terminal and an output buffer 74 at an output terminal of the inverter 81a for inverting the output enable signal OE. A source terminal is connected to the output terminal of the positive polarity output section 74a, and a drain terminal is connected to the output terminal Pout of the positive switching unit 75a.

정극성 스위칭부(75a)의 제2 스위칭소자(SW2a)는 NMOS 트랜지스터로 구성되며, 이 NMOS 트랜지스터는 차지쉐어제어신호(CS) 입력단에 게이트단자, 차지쉐어전압(Vcs) 입력단에 소스단자, 정극성 스위칭부(75a) 출력단(Pout)에 드레인단자가 접속된다.The second switching element SW2a of the positive switching unit 75a includes an NMOS transistor, which includes a gate terminal at a charge share control signal CS input terminal, a source terminal at a charge share voltage Vcs input terminal, and a positive electrode. The drain terminal is connected to the output terminal Pout of the polarity switching unit 75a.

정극성 스위칭부(75a)의 제3 스위칭소자(SW3a)는 PMOS 트랜지스터로 구성되며, 이 PMOS 트랜지스터는 정극성 비교부(76a)의 NAND 게이트(83a) 출력단에 게이트단자, 정극성 프리차지전압(Vpc_pos) 입력단에 소스단자, 정극성 스위칭부(75a) 출력단(Pout)에 드레인단자가 접속된다.The third switching device SW3a of the positive switching unit 75a is composed of a PMOS transistor. The PMOS transistor has a gate terminal and a positive precharge voltage at an output terminal of the NAND gate 83a of the positive comparing unit 76a. A source terminal is connected to the input terminal of the Vpc_pos) and a drain terminal is connected to the output terminal Pout of the positive switching unit 75a.

정극성 스위칭부(75a)의 제4 스위칭소자(SW4a)는 NMOS 트랜지스터로 구성되며, 이 NMOS 트랜지스터는 정극성 비교부(76a)의 AND 게이트(84a) 출력단에 게이트단자, 차지쉐어전압(Vcs) 입력단에 소스단자, 정극성 스위칭부(75a) 출력단(Pout)에 드레인단자가 접속된다.The fourth switching device SW4a of the positive switching unit 75a is composed of an NMOS transistor, which is a gate terminal and a charge share voltage Vcs at the output terminal of the AND gate 84a of the positive comparison unit 76a. A source terminal is connected to the input terminal and a drain terminal is connected to the output terminal Pout of the positive switching unit 75a.

부극성 스위칭부(75b)는 차지쉐어제어신호(CS)가 하이논리를 유지하는 제1 기간(t1)에 차지쉐어전압(Vcs)을 스위칭회로(75)의 부극성 출력단(Nout)으로 공급한다. 이어서, 프리차지제어신호(PC)가 하이논리를 유지하는 제2 기간(t2)에 비교부(75)로부터 부극성 제1 선택신호가 입력되면 부극성 프리차지전압(Vpc_neg)을 스 위칭회로(75)의 부극성 출력단(Nout)으로 공급하고, 비교부(75)로부터 부극성 제2 선택신호가 입력되면 차지쉐어전압(Vcs)를 스위칭회로(75)의 부극성 출력단(Nout)으로 공급한다. 이어서, 출력인에이블신호(OE)가 하이논리를 유지하는 제3 기간(t3), 즉, 데이터 IC의 출력버퍼(74)가 구동되는 기간에 부극성 데이터전압을 스위칭회로(75)의 부극성 출력단(Nout)으로 공급한다.The negative switching unit 75b supplies the charge share voltage Vcs to the negative output terminal Nout of the switching circuit 75 in the first period t1 during which the charge share control signal CS maintains high logic. . Subsequently, when the negative first selection signal is input from the comparator 75 in the second period t2 during which the precharge control signal PC maintains the high logic, the negative precharge voltage Vpc_neg is switched to the switching circuit ( 75 is supplied to the negative output terminal Nout, and when the negative second selection signal is input from the comparator 75, the charge share voltage Vcs is supplied to the negative output terminal Nout of the switching circuit 75. . Subsequently, in the third period t3 during which the output enable signal OE maintains high logic, that is, during the period in which the output buffer 74 of the data IC is driven, the negative data voltage is applied to the negative polarity of the switching circuit 75. Supply to the output terminal (Nout).

위와 같은 동작을 위하여 부극성 스위칭부(75b)는 출력인에이블신호(OE)에 응답하여 부극성 데이터전압을 부극성 스위칭부(75b) 출력단(Nout)에 공급하는 제1 스위칭소자(SW1b)와, 차지쉐어전압(Vcs)의 논리치를 반전시키는 인버터(81b)와, 인버터(81b)의 출력신호에 응답하여 차지쉐어전압(Vcs)을 부극성 스위칭부(75b)의 출력단(Nout)에 공급하는 제2 스위칭소자(SW2b)와, 부극성 비교부(76b)로부터의 제1 선택신호에 응답하여 부극성 프리차지전압(Vpc_neg)을 부극성 스위칭부(75b)의 출력단(Nout)에 공급하는 제3 스위칭소자(SW3b)와, 부극성 비교부(76b)로부터의 제2 선택신호에 응답하여 차지쉐어전압(Vcs)을 부극성 스위칭부(75b)의 출력단(Nout)에 공급하는 제4 스위칭소자(SW4b)를 구비한다. 부극성 비교부(76b)에 대해서는 이 후 상세히 설명하기로 한다.For the above operation, the negative switching unit 75b and the first switching device SW1b for supplying the negative data voltage to the output terminal Nout of the negative switching unit 75b in response to the output enable signal OE. The inverter 81b for inverting the logic value of the charge share voltage Vcs and the charge share voltage Vcs are supplied to the output terminal Nout of the negative switching unit 75b in response to the output signal of the inverter 81b. A second supplying negative precharge voltage Vpc_neg to the output terminal Nout of the negative switching unit 75b in response to the first selection signal from the second switching element SW2b and the negative comparison unit 76b. Third switching element SW3b and fourth switching element for supplying charge share voltage Vcs to output terminal Nout of negative switching unit 75b in response to a second selection signal from negative comparing unit 76b. (SW4b) is provided. The negative electrode comparator 76b will be described in detail later.

부극성 스위칭부(75b)의 제1 스위칭소자(SW1b)는 NMOS 트랜지스터로 구성되며, 이 NMOS 트랜지스터는 출력인에이블신호(OE) 입력단에 출력단에 게이트단자, 출력버퍼(74)의 부극성 출력부(74b) 출력단에 소스단자, 부극성 스위칭부(75b) 출력단(Nout)에 드레인단자가 접속된다.The first switching device SW1b of the negative switching unit 75b includes an NMOS transistor, which is a gate terminal at an output terminal of an output enable signal OE input terminal and a negative output unit of an output buffer 74. A source terminal is connected to the output terminal and a drain terminal is connected to the output terminal Nout of the negative switching unit 75b.

부극성 스위칭부(75b)의 제2 스위칭소자(SW2b)는 PMOS 트랜지스터로 구성되 며, 이 PMOS 트랜지스터는 차지쉐어제어신호(CS)를 반전시키는 인버터(81b)의 출력단에 게이트단자, 차지쉐어전압(Vcs) 입력단에 소스단자, 부극성 스위칭부(75b) 출력단(Nout)에 드레인단자가 접속된다.The second switching device SW2b of the negative switching unit 75b is configured of a PMOS transistor, and the PMOS transistor has a gate terminal and a charge share voltage at an output terminal of the inverter 81b that inverts the charge share control signal CS. (Vcs) A source terminal is connected to an input terminal and a drain terminal is connected to an output terminal Nout of the negative switching unit 75b.

부극성 스위칭부(75b)의 제3 스위칭소자(SW3b)는 NMOS 트랜지스터로 구성되며, 이 NMOS 트랜지스터는 부극성 비교부(76b)의 AND 게이트(83b) 출력단에 게이트단자, 부극성 프리차지전압(Vpc_neg) 입력단에 소스단자, 부극성 스위칭부(75b) 출력단(Nout)에 드레인단자가 접속된다.The third switching device SW3b of the negative switching unit 75b is composed of an NMOS transistor, and the NMOS transistor has a gate terminal and a negative precharging voltage at an output terminal of the AND gate 83b of the negative comparison unit 76b. A source terminal is connected to the input terminal of the Vpc_neg and a drain terminal is connected to the output terminal Nout of the negative switching unit 75b.

부극성 스위칭부(75b)의 제4 스위칭소자(SW4b)는 PMOS 트랜지스터로 구성되며, 이 PMOS 트랜지스터는 부극성 비교부(76b)의 NAND 게이트(84b) 출력단에 게이트단자, 차지쉐어전압(Vcs) 입력단에 소스단자, 부극성 스위칭부(75b) 출력단(Nout)에 드레인단자가 접속된다.The fourth switching device SW4b of the negative switching unit 75b includes a PMOS transistor, which is a gate terminal and a charge share voltage Vcs at the output terminal of the NAND gate 84b of the negative comparison unit 76b. A source terminal is connected to the input terminal and a drain terminal is connected to the output terminal Nout of the negative switching unit 75b.

비교부(76)는 디지털 데이터의 최상위비트(MSB)와 프리차지제어신호(PC)의 논리연산으로 스위칭회로(75)의 정극성 스위칭부(75a)에 대하여 정극성 프리차지전압(Vpc_pos) 또는 차지쉐어전압(Vcs)의 선택적 출력을 지시하기 위한 정극성 제1 및 제2 선택신호를 발생하는 정극성 비교부(76a)와, 디지털 데이터의 최상위비트(MSB)와 프리차지제어신호(PC)의 논리연산으로 스위칭회로(75)의 부극성 스위칭부(75b)에 대하여 부극성 프리차지전압(Vpc_neg) 또는 차지쉐어전압(Vcs)의 선택적 출력을 지시하기 위한 부극성 제1 및 제2 선택신호를 발생하는 부극성 비교부(76b)를 구비한다.The comparator 76 is configured to perform the logical operation of the most significant bit MSB of the digital data and the precharge control signal PC, and the positive precharge voltage Vpc_pos or the positive precharge voltage 75c of the switching circuit 75. A positive polarity comparator 76a for generating positive first and second select signals for instructing selective output of the charge share voltage Vcs, the most significant bit MSB of the digital data, and the precharge control signal PC; Negative first and second selection signals for instructing selective output of the negative precharge voltage Vpc_neg or the charge share voltage Vcs to the negative switching unit 75b of the switching circuit 75 by the logical operation of. A negative polarity comparator 76b for generating a.

정극성 비교부(76a)는 디지털 데이터의 최상위 비트(MSB)와 프리차지제어신 호(PC)의 논리연산으로 스위칭회로(75)의 정극성 스위칭부(75a)에 대하여 정극성 프리차지전압(Vpc_pos) 출력을 지시하기 위한 정극성 제1 선택신호 및 차지쉐어전압(Vcs) 출력을 지시하기 위한 정극성 제2 선택신호를 발생한다. 다시 말해, 정극성 비교부(76a)는 프리차지제어신호(PC)의 논리값이 '1' 일 때 디지털 데이터의 최상위 비트(MSB)가 '1'이면 정극성 스위칭부(75a)에 대하여 스위칭회로(75)의 정극성 출력단(Pout)에 정극성 프리차지전압(Vpc_pos)이 출력되도록 하는 정극성 제1 선택신호를 발생하며, 프리차지제어신호(PC)의 논리값이 '1' 일 때 디지털 데이터의 최상위 비트(MSB)가 '0'이면, 정극성 스위칭부(75a)에 대하여 스위칭회로(75)의 정극성 출력단(Pout)에 차지쉐어전압(Vcs)이 출력되도록 하는 정극성 제2 선택신호를 발생한다. 이를 위하여, 정극성 비교부(76a)는 디지털 데이터의 최상위비트(MSB)와 프리차지제어신호(PC)의 반전논리곱으로 정극성 제1 선택신호를 발생하는 NAND 게이트(83a)와, 디지털 데이터의 최상위비트(MSB) 논리치를 반전시키는 인버터(85a)와, 이 인버터(85a)의 출력신호와 프리차지제어신호(PC)와의 논리곱으로 정극성 제2 선택신호를 발생하는 AND 게이트(84a)를 구비한다. 여기서, 디지털 데이터의 최상위 비트(MSB)가 '0'일 경우 정극성 데이터전압의 절대치가 정극성 프리차지전압(Vpc_pos)의 절대치 미만이며, 디지털 데이터의 최상위 비트(MSB)가 '1'일 경우 정극성 데이터전압의 절대치가 정극성 프리차지전압(Vpc_pos)의 절대치 이상을 의미한다는 것은 이미 설명한 바 있다. The positive polarity comparator 76a is a logical operation of the most significant bit MSB of the digital data and the precharge control signal PC. The positive polarity comparator 76a is applied to the positive polarity switching unit 75a of the switching circuit 75. A positive first selection signal for indicating the output of Vpc_pos) and a second positive selection signal for indicating the output of the charge share voltage Vcs are generated. In other words, the positive polarity comparing unit 76a switches on the positive switching unit 75a when the most significant bit MSB of the digital data is '1' when the logic value of the precharge control signal PC is '1'. When the positive first selection signal for outputting the positive precharge voltage Vpc_pos is output to the positive output terminal Pout of the circuit 75 and the logic value of the precharge control signal PC is '1'. When the most significant bit MSB of the digital data is '0', the second positive polarity for outputting the charge share voltage Vcs to the positive output terminal Pout of the switching circuit 75 with respect to the positive switching unit 75a. Generate a selection signal. To this end, the positive polarity comparator 76a includes a NAND gate 83a for generating a positive first selection signal based on an inversion product of the most significant bit MSB of the digital data and the precharge control signal PC, and the digital data. An inverter 85a for inverting the logic value of the most significant bit MSB, and an AND gate 84a for generating a second positive selection signal by a logical product of the output signal of the inverter 85a and the precharge control signal PC. It is provided. Here, when the most significant bit MSB of the digital data is '0', the absolute value of the positive data voltage is less than the absolute value of the positive precharge voltage Vpc_pos, and the most significant bit MSB of the digital data is '1'. It has already been described that the absolute value of the positive data voltage means more than the absolute value of the positive precharge voltage Vpc_pos.

한편, 정극성 비교부(76a)에서 정극성 데이터전압과 정극성 프리차지전압(Vpc_pow)의 비교를 위해 참조하는 디지털 데이터의 최상위 비트(MSB)가 추출되는 위치는 회로설계에 따른 신호지연 등을 고려하여 선택될 수 있다. 예를 들어, 디지털 데이터의 최상위 비트(MSB)는 제2 래치의 출력단에서 추출될 수 있으며, 제2 래치와 DAC(73) 사이에 전압스윙폭을 변환하기 위한 레벨쉬프터가 포함되는 경우 제2 래치의 출력단 또는 레벨쉬프터의 출력단에서 추출될 수 있다. 이는 아래의 부극성 비교부(76b)에서도 마찬가지이다.On the other hand, the position where the most significant bit (MSB) of the digital data referred to for comparison between the positive data voltage and the positive precharge voltage (Vpc_pow) by the positive electrode comparator 76a is extracted. It may be selected in consideration. For example, the most significant bit MSB of the digital data may be extracted at the output terminal of the second latch, and the second latch when the level shifter for converting the voltage swing width is included between the second latch and the DAC 73. It can be extracted at the output of the output stage or the output of the level shifter. The same applies to the negative polarity comparison section 76b below.

부극성 비교부(76b)는 디지털 데이터의 최상위 비트(MSB)와 프리차지제어신호(PC)의 논리연산으로 스위칭회로(75)의 부극성 스위칭부(75b)에 대하여 부극성 프리차지전압(Vpc_neg) 출력을 지시하기 위한 부극성 제1 선택신호와, 차지쉐어전압(Vcs) 출력을 지시하기 위한 부극성 제2 선택신호를 발생한다. 다시 말해, 부극성 비교부(76b)는 프리차지제어신호(PC)의 논리값이 '1' 일 때 디지털 데이터의 최상위 비트(MSB)가 '1'이면 부극성 스위칭부(75b)에 대하여 스위칭회로(75)의 부극성 출력단(Nout)에 부극성 프리차지전압(Vpc_neg)이 출력되도록 하는 부극성 제1 선택신호를 발생하며, 프리차지제어신호(PC)의 논리값이 '1' 일 때 디지털 데이터의 최상위 비트(MSB)가 '0'이면, 부극성 스위칭부(75b)에 대하여 스위칭회로(75)의 부극성 출력단(Nout)에 차지쉐어전압(Vcs)이 출력되도록 하는 부극성 제2 선택신호를 발생한다. 이를 위하여 부극성 비교부(76b)는 래치(72)로부터의 디지털 비디오신호 최상위비트(MSB)와 프리차지제어신호(PC)의 논리곱으로 부극성 제1 선택신호를 발생하는 AND 게이트(83b)와, 디지털 데이터의 최상위비트(MSB) 논리치를 반전시키는 인버터(85b)와, 이 인버터(85b)의 출력신호와 프리차지제어신호(PC)와의 반전논리곱으로 부극성 제2 선택신호를 발생하는 NAND 게이트(84b)를 구비한다. 여 기서, 디지털 데이터의 최상위 비트(MSB)가 '0'일 경우 부극성 데이터전압의 절대치가 부극성 프리차지전압(Vpc_neg)의 절대치 미만이며, 디지털 데이터의 최상위 비트(MSB)가 '1'일 경우 부극성 데이터전압의 절대치가 부극성 프리차지전압(Vpc_neg)의 절대치 이상을 의미한다는 것은 이미 설명한 바 있다. The negative polarity comparator 76b is a logical operation of the most significant bit MSB of the digital data and the precharge control signal PC, and the negative precharge voltage Vpc_neg is applied to the negative polarity switching unit 75b of the switching circuit 75. A negative first selection signal for indicating the output and a second negative selection signal for indicating the output of the charge share voltage Vcs are generated. In other words, the negative polarity comparing unit 76b switches on the negative switching unit 75b when the most significant bit MSB of the digital data is '1' when the logic value of the precharge control signal PC is '1'. When the negative first selection signal is generated to output the negative precharge voltage Vpc_neg to the negative output terminal Nout of the circuit 75, and the logic value of the precharge control signal PC is '1'. If the most significant bit MSB of the digital data is '0', the second negative polarity outputs the charge share voltage Vcs to the negative output terminal Nout of the switching circuit 75 with respect to the negative switching unit 75b. Generate a selection signal. To this end, the negative polarity comparing unit 76b generates an AND gate 83b that generates a negative first selection signal by a logical product of the digital video signal most significant bit MSB and the precharge control signal PC from the latch 72. And an inverter 85b for inverting the logic value of the most significant bit MSB of the digital data, and an inverse logic of the output signal of the inverter 85b and the precharge control signal PC to generate the negative second selection signal. A NAND gate 84b is provided. Here, when the most significant bit MSB of the digital data is '0', the absolute value of the negative data voltage is less than the absolute value of the negative precharge voltage Vpc_neg, and the most significant bit MSB of the digital data is '1'. In this case, it has already been described that the absolute value of the negative data voltage means more than the absolute value of the negative precharge voltage Vpc_neg.

한편, 상기 비교기(75) 및 스위칭회로(75)의 회로구성에서 '인버터 - PMOS 트랜지스터'의 조합은 'NMOS 트랜지스터'로 대체 가능하며, 'NMOS 트랜지스터'는 '인버터 - PMOS 트랜지스터'의 조합으로 대체 가능하다. 또한, 'NAND 게이트 - PMOS 트랜지스터'의 조합은 'AND 게이트 - NMOS 트랜지스터'의 조합으로 대체 가능하며, 'AND 게이트 - NMOS 트랜지스터'의 조합은 'NAND 게이트 - PMOS 트랜지스터'의 조합으로 대체 가능하다.Meanwhile, in the circuit configurations of the comparator 75 and the switching circuit 75, the combination of the 'inverter-PMOS transistor' can be replaced by the 'NMOS transistor', and the 'NMOS transistor' is replaced by the combination of the 'inverter-PMOS transistor'. It is possible. In addition, the combination of 'NAND gate-PMOS transistor' can be replaced by the combination of 'AND gate-NMOS transistor', and the combination of 'AND gate-NMOS transistor' can be replaced by the combination of 'NAND gate-PMOS transistor'.

상술한 스위칭회로(75) 및 비교부(76)의 동작, 즉, 출력인에이블신호(OE), 차지쉐어제어신호(CS), 프리차지제어신호(PC)의 발생 타이밍 및 논리값(0 또는 1)과 디지털 데이터의 최상위 비트(MSB)의 상태에 따른 스위칭소자들(SW1a 내지 SW4b)의 동작상태(ON 또는 OFF) 및 스위칭회로(75)의 정극성 및 부극성 출력단(Pout, Nout)의 출력을 도 10에 정리하여 나타내었다.The operation timing of the switching circuit 75 and the comparator 76 described above, that is, the generation timing and the logic value (0 or 0) of the output enable signal OE, the charge share control signal CS, and the precharge control signal PC. 1) and the operation state (ON or OFF) of the switching elements SW1a to SW4b according to the state of the most significant bit MSB of the digital data, and the positive and negative output terminals Pout and Nout of the switching circuit 75. The output is summarized in FIG.

MUX(77)는 스위칭회로(75)의 정극성 출력단(Pout) 또는 부극성 출력단(Nout)의 출력을 극성제어신호(POL)에 따라 선택적으로 데이터라인(DL)에 공급한다.The MUX 77 selectively supplies the output of the positive output terminal Pout or the negative output terminal Nout of the switching circuit 75 to the data line DL according to the polarity control signal POL.

상술한 바와 같이 본 발명의 실시예에 따른 액정표시장치는 차지쉐어전압으 로 액정셀을 1차 프리차지시킨 후, 차지쉐어전압보다 절대치가 높은 프리차지전압과 액정셀에 공급될 데이터전압을 비교하여 데이터전압의 절대치가 프리자치전압의 절대치보다 높은 경우 프리자치전압으로 액정셀을 2차 프리차지시키고, 데이터전압의 절대치가 프리자치전압의 절대치보다 낮은 경우 차지쉐어전압으로 액정셀을 2차 프리차지시킴으로써 액정셀이 데이터전압보다 높은(낮은) 전압으로 프리차지되는 것을 방지하여, 즉 액정셀이 데이터전압 이상으로 오버차지되는 것을 방지하여 데이터 집적회로의 발열 온도를 낮추고 소비전력을 줄일 수 있다.As described above, in the liquid crystal display according to the exemplary embodiment of the present invention, after precharging the liquid crystal cell with the charge share voltage, the precharge voltage having an absolute value higher than the charge share voltage is compared with the data voltage to be supplied to the liquid crystal cell. Therefore, if the absolute value of the data voltage is higher than the absolute value of the pre-autonomous voltage, the liquid crystal cell is secondly precharged with the pre-autonomous voltage. By charging, the liquid crystal cell is prevented from being precharged to a voltage higher (lower) than the data voltage, that is, the liquid crystal cell is prevented from being overcharged above the data voltage, thereby lowering the heat generation temperature of the data integrated circuit and reducing power consumption.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

제1 출력 제어신호에 응답하여 차지쉐어전압을 액정표시패널의 데이터라인으로 출력하는 제1 제어부와;A first controller which outputs a charge share voltage to a data line of the liquid crystal display panel in response to the first output control signal; 상기 제1 출력 제어신호보다 위상이 늦은 제2 출력 제어신호에 응답하여 상기 차지쉐어전압과 상기 차지쉐어전압보다 절대치가 높은 프리차지전압 중 어느 하나를 선택하여 상기 데이터라인으로 출력하는 제2 제어부와;A second controller configured to select one of the charge share voltage and a precharge voltage having an absolute value higher than the charge share voltage in response to a second output control signal that is later in phase than the first output control signal, and output the data to the data line; ; 상기 제2 출력 제어신호보다 위상이 늦은 제3 출력 제어신호에 응답하여 데이터전압을 상기 데이터라인으로 출력하는 제3 제어부를 구비하는 것을 특징으로 하는 액정표시장치.And a third controller which outputs a data voltage to the data line in response to a third output control signal whose phase is later than the second output control signal. 제 1 항에 있어서,The method of claim 1, 상기 제2 제어부는,The second control unit, 상기 제2 출력 제어신호에 응답하여 상기 데이터전압을 판단하고, 그 판단 결과에 따라 상기 프리차지전압의 출력을 지시하기 위한 제1 선택신호 또는 상기 차지쉐어전압의 출력을 지시하기 위한 제2 선택신호를 발생하는 비교부와;The data voltage is determined in response to the second output control signal, and a first selection signal for indicating the output of the precharge voltage or a second selection signal for indicating the output of the charge share voltage according to the determination result. Comparing unit for generating; 상기 제1 선택신호에 응답하여 상기 프리차지전압을 상기 데이터라인으로 출력하고 상기 제2 선택신호에 응답하여 상기 프리차지전압을 상기 데이터라인으로 출력하는 스위칭부를 구비하는 것을 특징으로 하는 액정표시장치.And a switching unit configured to output the precharge voltage to the data line in response to the first selection signal and to output the precharge voltage to the data line in response to the second selection signal. 제 2 항에 있어서,The method of claim 2, 상기 비교부는,The comparison unit, 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 높은 것으로 판단되면 상기 제1 선택신호를 발생하고,And when it is determined that the absolute value of the data voltage is higher than the absolute value of the precharge voltage, the first selection signal is generated. 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 낮은 것으로 판단되면 상기 제2 선택신호를 발생하는 것을 특징으로 하는 액정표시장치.And when the absolute value of the data voltage is determined to be lower than the absolute value of the precharge voltage, generating the second selection signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 비교부는,The comparison unit, 상기 데이터전압과 상기 프리차지전압을 비교하기 위하여 상기 데이터전압 발생에 기초가 되는 디지털 데이터의 최상위 비트를 참조하는 것을 특징으로 하는 액정표시장치.And the most significant bit of the digital data based on the generation of the data voltage in order to compare the data voltage and the precharge voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 비교부는,The comparison unit, 상기 디지털 데이터의 최상위 비트가 '0'일 경우 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 낮은 것으로 판단하고,When the most significant bit of the digital data is '0', it is determined that the absolute value of the data voltage is lower than the absolute value of the precharge voltage. 상기 디지털 데이터의 최상위 비트가 '1'일 경우 상기 데이터전압의 절대치가 상기 프리차지전압의 절대치보다 높은 것으로 판단하는 것을 특징으로 하는 액정표시장치.And when the most significant bit of the digital data is '1', determines that the absolute value of the data voltage is higher than the absolute value of the precharge voltage. 제 5 항에 있어서,The method of claim 5, 상기 프리차지전압은,The precharge voltage is, 상기 데이터전압 중 최고계조를 표현하기 위한 전압과 최저계조를 표현하기 위한 전압의 중간 전압으로 설정되는 것을 특징으로 하는 액정표시장치.And an intermediate voltage between the voltage for expressing the highest gradation and the voltage for expressing the lowest gradation among the data voltages. 제 6 항에 있어서,The method of claim 6, 상기 디지털 데이터의 최상위 비트와 상기 제2 출력 제어신호와의 논리곱으로 상기 제1 선택신호를 발생하는 제1 논리소자와;A first logic element generating the first selection signal by a logical product of the most significant bit of the digital data and the second output control signal; 상기 디지털 데이터의 최상위 비트의 반전논리값과 상기 제2 출력 제어신호와의 논리곱으로 상기 제2 선택신호를 발생하는 제2 논리소자를 구비하는 것을 특징으로 하는 액정표시장치.And a second logic element for generating the second selection signal by a logical product of an inversion logic value of the most significant bit of the digital data and the second output control signal. 제1 출력 제어신호에 응답하여 차지쉐어전압으로 데이터라인을 프리차지시키는 제1 단계와;Precharging the data line with the charge share voltage in response to the first output control signal; 상기 제1 출력 제어신호보다 위상이 늦은 제2 출력 제어신호에 응답하여 상기 차지쉐어전압 또는 상기 차지쉐어전압보다 절대치가 높은 프리차지전압으로 상기 데이터라인을 프리차지시키는 제2 단계와;Precharging the data line with a precharge voltage having an absolute value greater than the charge share voltage or the charge share voltage in response to a second output control signal that is later in phase than the first output control signal; 상기 제2 출력 제어신호보다 위상이 늦은 제3 출력 제어신호에 응답하여 데이터전압으로 상기 데이터라인을 구동하는 제3 단계를 포함하는 것을 특징으로 하 는 액정표시장치의 구동방법.And driving the data line with a data voltage in response to a third output control signal whose phase is later than that of the second output control signal. 제 8 항에 있어서,The method of claim 8, 상기 제2 단계는,The second step, 상기 데이터전압과 상기 프리차지전압을 비교하여,By comparing the data voltage and the precharge voltage, 상기 데이터전압의 절대치가 상기 프리차지전압보다 높은 경우 상기 프리차지전압으로 상기 데이터라인을 프리차지시키고,Precharging the data line with the precharge voltage when the absolute value of the data voltage is higher than the precharge voltage, 상기 데이터전압의 절대치가 상기 프리차지전압보다 낮은 경우 상기 차지쉐어전압으로 상기 데이터라인을 프리차지시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And precharging the data line with the charge share voltage when the absolute value of the data voltage is lower than the precharge voltage. 제 9 항에 있어서,The method of claim 9, 상기 프리차지전압은,The precharge voltage is, 상기 데이터전압 중 최고계조를 표현하기 위한 전압과 최저계조를 표현하기 위한 전압의 중간 전압으로 설정되는 것을 특징으로 하는 액정표시장치의 구동방법.And a middle voltage between the voltage for expressing the highest gradation and the voltage for expressing the lowest gradation among the data voltages.
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