KR20070071699A - 반도체 소자의 리세스 채널용 트렌치 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판상에 상기 반도체 기판의 제1 영역을 노출하는 하드마스크막패턴 및 패드산화막패턴을 형성하는 단계; 하드마스크막패턴 및 패드산화막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계; 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계; 제1 트렌치 상에 치밀화된 질화막을 형성하는 단계; 치밀화된 질화막을 배리어막으로 한 제2 식각공정으로 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 치밀화된 질화막을 제거하는 단계를 포함한다.
벌브, 트렌치, 질화막
Description
도 1a 내지 도 1e는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 212 : 제1 트렌치
214 : 치밀화된 질화막 216 : 벌브 타입의 리세스 채널용 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 리세스 채널용 트렌치 형성방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진 행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb type)의 리세스채널을 갖는 반도체소자를 형성하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 1a를 참조하면, 비록 도면에 도시하지는 않았지만, 반도체 기판(100) 위에 패드산화막 및 패드질화막 순차적으로 적층하고, 패드질화막 및 패드산화막을 선택적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성한다. 계속해서 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막을 형성하고, 평탄화공정을 수행한 후 패드질화막패턴 및 패드산화막패턴을 순차적으로 제거하여 반도체 기판(100)의 소자분리영역을 정의하는 트렌치 소자분리막(102)을 형성한다.
다음에 도 1b를 참조하면, 반도체 기판(100) 상에 버퍼산화막(104)을 형성하고, 상기 버퍼산화막(104) 위에 하드마스크막(106)으로서 폴리실리콘막을 형성한 다. 계속해서 상기 하드마스크막(106) 위에 감광막을 도포 및 패터닝하여 벌브 타입의 리세스 채널용 트렌치가 형성될 영역을 정의하는 감광막 패턴(108)을 형성한다.
다음에 도 1c를 참조하면, 상기 감광막 패턴(108)을 마스크로 하드마스크막(106)을 식각하여 반도체 기판(100)의 소정 영역을 노출시키는 하드마스크막 패턴(110)을 형성하고, 상기 하드마스크막 패턴(110)을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(100) 상에 제1 트렌치(112)를 형성한 후, 하드마스크막 패턴(110)은 제거한다. 여기서 제1 트렌치(112)는 벌브 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당한다.
다음에 도 1d를 참조하면, 제1 트렌치(112)를 포함하는 반도체 기판(100) 전면에 배리어막으로서 산화막(114)을 형성한다. 여기서 산화막(114)은 후속 벌브 타입의 리세스 채널용 트렌치를 형성하기 위한 제2 식각공정에서 반도체 기판(100)이 과도식각되는 것을 방지하는 역할을 하며, 고온산화막(HTO; High Temperature Oxidation) 또는 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 이용할 수 있다.
다음에 도 1e를 참조하면, 제1 트렌치(112) 상에 산화막(114)을 마스크로 한 제2 식각공정을 진행하여 하단부가 구(bulb)형태로 이루어지는 벌브 타입의 리세스 채널용 트렌치(116)를 형성한다. 그리고 산화막(114)은 제거한다. 이때, 제2 식각공정은 건식식각방법을 이용하여 등방성식각(isotropic etch)으로 진행할 수 있다. 이와 같이 식각공정을 2단계로 나누어 진행하면, 이후 형성되는 게이트의 선폭(CD; Critical Dimension)은 동일하게 유지하면서 리세스 채널용 트렌치의 하단부가 구 (bulb) 형태로 채널이 형성되면서 유효 채널길이가 증가하는 효과를 얻을 수 있다. 다음에 도면에 도시하지는 않았지만, 상기 벌브 타입의 리세스 채널용 트렌치(116)와 중첩하도록 게이트산화막패턴, 게이트전극 및 하드마스크막패턴이 순차적으로 적층된 구조로 이루어진 게이트 스택을 형성한다.
한편, 제1 트렌치(112)의 깊이를 깊게 형성할수록 제2 식각공정에서 배리어막 역할을 하는 산화막(114)이 두껍게 증착되면서 제2 식각공정의 등방성식각을 진행할 때 상당한 부담으로 작용한다. 특히, 산화막(114)의 스텝커버리지가 취약할 경우, 제1 트렌치(112)의 상단부 영역(A)에 산화막(114)이 두껍게 쌓이는 오버행(overhang) 현상이 나타나 제2 식각공정에서 구(bulb) 형상의 프로파일(profile)을 형성할 수 없게 된다.
본 발명이 이루고자 하는 기술적 과제는, 벌브 타입의 리세스 채널용 트렌치 형성시 산화막의 스텝 커버리지와 트렌치 깊이에 영향을 받는 등방성식각의 어려움을 개선할 수 있는 반도체 소자의 리세스 채널용 트렌치 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판상에 상기 반도체 기판의 제1 영역을 노출하는 하드마스크막패턴 및 패드산화막패턴을 형성하는 단계; 상기 하드마스크막패턴 및 패드산화막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성 하는 단계; 상기 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 상에 치밀화된 질화막을 형성하는 단계; 상기 치밀화된 질화막을 배리어막으로 한 제2 식각공정으로 상기 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 상기 치밀화된 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하드마스크막 패턴은 폴리실리콘으로 이루어질 수 있다.
상기 제1 트렌치는 600-1200Å의 깊이로 형성할 수 있다.
상기 치밀화된 질화막은, 750-850℃의 온도에서 분위기가스로 암모니아(NH3) 가스를 공급하는 질화공정을 3-5시간동안 진행하여 형성하는 것이 바람직하다.
상기 치밀화된 질화막을 형성하는 단계는, 상기 제1 트렌치 상에 질화공정을 실시하는 단계; 및 상기 제1 트렌치 상에 질화막을 증착하는 단계를 포함하는 것이 바람직하다.
상기 제2 식각공정은 등방성식각을 이용할 수 있고, 상기 구형의 제2 트렌치는, 상기 제1 트렌치 바닥으로부터 400-800Å의 깊이로 형성할 수 있다.
상기 질화막을 제거하는 단계는, 상기 질화막을 산화시키는 단계; 및 HF 용액을 포함하는 세정용액을 이용하여 상기 질화막을 제거하는 단계를 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 2a를 참조하면, 반도체 기판(200) 상에 상기 반도체 기판(200)의 소자분리영역을 노출시키는 패드산화막(204) 및 패드질화막(미도시함)을 형성한다. 계속해서 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막을 형성하고, 평탄화공정을 수행한 후 패드질화막을 제거하여 반도체 기판(200)의 소자분리영역을 정의하는 트렌치 소자분리막(202)을 형성한다.
다음에 도 2b를 참조하면, 패드산화막(204) 위에 하드마스크막(206)을 형성한다. 계속해서 하드마스크막(206) 위에 감광막을 도포 및 패터닝하여 하드마스크막(206)의 소정영역을 노출시키는 감광막 패턴(208)을 형성한다. 여기서 하드마스크막(206)은 폴리실리콘막으로 600-1000Å의 두께를 갖도록 형성한다.
다음에 도 2c를 참조하면, 상기 감광막 패턴(208)을 마스크로 하드마스크막(206) 및 패드산화막(204)을 식각하여 반도체 기판(100)의 제1 영역(미도시함)을 노출시키는 하드마스크막 패턴(210) 및 패드산화막패턴(205)을 형성한다. 계속해서 하드마스크막 패턴(210) 및 패드산화막패턴(205)을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(200) 상에 제1 트렌치(212)를 형성한 후, 하드마스크막 패턴(210)은 제거한다. 여기서 제1 트렌치(212)는 벌브(bulb) 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당하며, 600-1200Å의 깊이를 갖도록 형성한다.
한편, 종래 기술에서는 제1 트렌치(112)의 깊이를 깊게 형성할수록 이후 진행하는 제2 식각공정에서 배리어막 역할을 하는 산화막(114)이 두껍게 증착되면서 제2 식각공정의 등방성 식각시 부담으로 작용하였다.(도 1참조). 특히, 산화막(114)의 스텝커버리지(step coverage)가 취약할 경우, 제1 트렌치의 상단부 영역(A)에 산화막이 두껍게 쌓이는 오버행(overhang) 현상이 나타나 제2 식각공정에서 구(bulb) 형상의 프로파일(profile)을 형성할 수 없게 되는 문제가 있었다. 이에 따라 본 발명에서는 배리어막 형성물질을 개선하여 최적의 벌브 타입의 리세스 채널용 트렌치 프로파일을 형성하고자 한다.
이를 위해 도 2d를 참조하면, 제1 트렌치(212)를 포함하는 반도체 기판(200) 전면에 고온의 질화공정을 진행하여 식각배리어막으로서 치밀화된 질화막(214)을 형성한다. 여기서 질화막(214)은 후속 제2 식각공정에서 반도체 기판(200)이 과도하게 식각되는 것을 방지하는 역할을 하며, 30-50Å의 두께로 형성하는 것이 바람직하다.
여기서 질화막(214)은 치밀화된 막질 형성을 위해 고온, 예를 들어 750-850℃의 온도에서 분위기 가스로 암모니아(NH3)가스를 공급하는 질화공정을 3-5시간 진 행한다. 이때, 제1 트렌치(212) 상부의 패드산화막패턴(SiO2)(205) 및 제1 트렌치(212) 측면에 인접하는 반도체 기판(200)의 실리콘(Si)성분과 분위기 가스로 공급하는 암모니아(NH3)의 질소(nitrogen)성분이 화학적 반응을 일으키면서 질화막(214)을 형성하며, 고온, 예를 들어 750-850℃의 온도에서 열처리를 진행하면서 더욱 치밀화한다. 이렇게 고온에서 치밀화된 질화막(214)은 종래 기술에서 배리어막을 산화막으로 형성할 경우 발생하는 제1 트렌치의 상단부 영역에 산화막이 두껍게 쌓이는 오버행(overhang) 현상을 방지할 수 있다. 또한, 산화막보다 향상된 식각 선택비를 얻을 수 있다. 이때, 상기 질화막(214)은 암모니아(NH3)가스를 공급하는 질화공정을 진행한 후, 제1 트렌치(212) 상에 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 질화막을 증착할 수도 있다.
다음에 도 2e를 참조하면, 질화막(214)을 배리어막으로 한 제2 식각공정을 진행하여 제1 트렌치(212) 하단부에 구형의 제2 트렌치(216)를 형성하여, 제1 트렌치(212) 및 구형의 제2 트렌치(216)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(218)를 형성한다. 여기서 구형의 제2 트렌치(216)는 상기 제1 트렌치(212)의 바닥으로부터 400-800Å의 깊이를 갖도록 형성하는 것이 바람직하다. 여기서 제2 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 곡면을 가지는 등방성 식각(isotropic etch)으로 진행한다. 이때, 질화막(214)은 고온에서 매우 치밀한 상태로 형성되어 지므로 종래의 산화막보다 높은 식각 선택비를 얻을 수 있어 소자에서 요구하는 구(bulb) 형상을 얻기 위한 안정적인 등방성 식각 마진을 개선할 수 있다. 즉, 식각 선택비를 이용하여 구(bulb)의 크기 및 깊이를 조절할 수 있다. 또한 등방성 식각을 진행하는 동안, 질화막(214)이 배리어 역할을 하여 벌브 타입의 리세스 채널용 트렌치(218) 측면이 과도하게 식각됨으로써 발생할 수 있는 반도체 기판(200)의 손상을 방지할 수 있어 소자의 특성이 균일해진다.
다음에 도 2f를 참조하면, 벌브 타입의 리세스 채널용 트렌치(218)상에 남아 있는 잔류 질화막(214)을 제거하기 위해 세정공정을 진행한다. 세정공정은 먼저 플라즈마를 이용한 LET(Light Etch Treatment)를 7-15초 동안 실시하여 잔류 질화막(214)을 산화시킨다. 그 다음에 FN 세정공정, 예컨대 HF 용액 또는 BOE(HF+NH4F)용액을 이용한 세정 후에 SC-1(NH4OH:H2O2:H2O)용액을 이용하는 세정공정을 100-150초 동안 진행하여 패드산화막패턴(205) 및 산화된 잔류 질화막(214)을 제거한다. 그리고 도면에 도시하지는 않았지만, 벌브 타입의 리세스 채널용 트렌치(218)를 포함하는 반도체 기판(200) 상에 스크린 산화막을 40-60Å의 두께로 형성한다. 다음에 스크린 산화막을 이온주입마스크로 하여 통상의 웰 이온주입 및 채널이온주입을 수행한 후 스크린 산화막은 제거한다.
다음에 도 2g를 참조하면, 벌브 타입의 리세스 채널용 트렌치(218) 상에 게이트 절연막(220)을 포함하는 게이트 스택(228)을 형성한다. 여기서 게이트 스택(228)은 도전막패턴(222), 금속막패턴(224) 및 하드마스크막 패턴(226)을 포함하여 형성할 수 있다.
본 발명은 2 단계로 식각공정을 이용하여 벌브 타입의 리세스 채널용 트렌치 를 형성할 경우, 반도체 기판이 과도하게 식각되는 것을 방지하는 배리어막을 고온에서 치밀화된 질화막으로 형성하여 종래 기술에서 배리어막을 산화막으로 형성시 발생하는 오버행 현상을 방지할 수 있다. 또한, 산화막보다 높은 식각 선택비를 얻을 수 있어 소자에서 요구하는 구(bulb) 형상을 얻기 위한 안정적인 등방성 식각 마진을 개선하여 최적의 벌브 타입의 리세스 채널용 트렌치를 형성할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법에 의하면, 벌브 타입의 리세스 채널용 트렌치 형성시 배리어막을 고온에서 치밀화된 질화막으로 형성함으로써 선폭 및 트렌치의 깊이에 따른 영향이 거의 없다. 또한, 식각선택비가 증가하여 안정적인 등방성 식각 마진을 가져와 최적의 벌브 타입의 리세스 채널용 트렌치를 형성할 수 있다.
Claims (8)
- 반도체 기판상에 상기 반도체 기판의 제1 영역을 노출하는 하드마스크막패턴 및 패드산화막패턴을 형성하는 단계;상기 하드마스크막패턴 및 패드산화막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계;상기 제1 트렌치 상에 치밀화된 질화막을 형성하는 단계;상기 치밀화된 질화막을 배리어막으로 한 제2 식각공정으로 상기 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및상기 치밀화된 질화막을 제거하는 단계를 포함하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서,상기 하드마스크막 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서,상기 제1 트렌치는 600-1200Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서,상기 치밀화된 질화막은, 750-850℃의 온도에서 분위기가스로 암모니아(NH3) 가스를 공급하는 질화공정을 3-5시간동안 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서, 상기 치밀화된 질화막을 형성하는 단계는,상기 제1 트렌치 상에 질화공정을 실시하는 단계; 및상기 제1 트렌치 상에 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서,상기 제2 식각공정은 등방성식각을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서,상기 구형의 제2 트렌치는, 상기 제1 트렌치 바닥으로부터 400-800Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
- 제1항에 있어서, 상기 질화막을 제거하는 단계는,상기 질화막을 산화시키는 단계; 및HF 용액을 포함하는 세정용액을 이용하여 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
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2005
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