KR20070071144A - 플립플롭 성능 평가회로 - Google Patents

플립플롭 성능 평가회로 Download PDF

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Abstract

본 발명은 고주파의 클럭신호에 의하여 동작하는 플립플롭의 전기적 특성을 검증할 수 있는 플립플롭 성능 평가회로를 개시한다. 본 발명의 플립플롭 성능 평가회로는 위상지연블록 및 멀티플렉서를 구비한다. 상기 위상지연블록은, 제어신호 및 클럭신호에 응답하여 서로 제1지연시간의 시간지연이 있는 한 쌍의 제1테스트지연신호, 제2지연시간의 시간지연이 있는 한 쌍의 제2테스트지연신호 내지 제N(N은 정수)지연시간의 시간지연이 있는 한 쌍의 제N테스트지연신호를 출력한다. 상기 멀티플렉서는, 선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 제1테스트신호 및 제2테스트신호를 출력한다.

Description

플립플롭 성능 평가회로{Evaluation circuit for flip-flop}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 플립플롭 성능 평가회로의 일 실시예이다.
도 2는 도 1에 도시된 멀티플렉서의 실시예이다.
본 발명은 플립플롭의 전기적 특성의 검증에 관한 것으로서, 특히, 고주파의 클럭신호에 의하여 동작하는 플립플롭의 전기적 특성을 검증할 수 있는 플립플롭 성능 평가회로에 관한 것이다.
플립플롭(Flip-Flop)은 시퀀셜(Sequential) 논리회로에 사용될 뿐만 아니라 레지스터로도 사용되기 때문에 중요한 회로 구성요소 중의 하나이다. 상기 플립플롭을 반도체 칩에 구현하기 위한 전 단계로, 먼저 컴퓨터 모의실험을 통하여 플립플롭에 사용되는 트랜지스터들의 게이트의 폭(W)과 게이트의 길이(L)의 비(W/L) 및 상기 플립플롭이 차지하는 면적 등을 고려한다.
컴퓨터 모의실험을 통하여 확인된 플립플롭이더라도, 실제로 칩에 구현된 경 우 전기적 특성과 모의실험에 의하여 사전에 검증된 전기적 특성이 일치하는 것을 항상 보장할 수는 없다. 따라서, 설계자는 칩에 구현된 플립플롭의 전기적 특성을 검증하여 필요한 경우에는 재설계하여야 한다.
플립플롭이 구현된 칩의 외부에서, 플립플롭의 전기적 특성을 검증할 수는 있다. 그러나 고속으로 동작하는 플립플롭의 경우, 칩의 외부에서 테스트한 플립플롭의 전기적 특성을 테스트를 위하여 제공되는 여러 가지 전기선 등의 영향으로 정확한 특성을 검증하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 온-칩 상태에서 고속으로 동작하는 플립플롭의 전기적 특성을 테스트할 수 있는 플립플롭 성능 평가회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 플립플롭 성능 평가회로는, 위상지연블록 및 멀티플렉서를 구비한다. 상기 위상지연블록은, 제어신호 및 클럭신호에 응답하여 서로 제1지연시간의 시간지연이 있는 한 쌍의 제1테스트지연신호, 제2지연시간의 시간지연이 있는 한 쌍의 제2테스트지연신호 내지 제N(N은 정수)지연시간의 시간지연이 있는 한 쌍의 제N테스트지연신호를 출력한다. 상기 멀티플렉서는, 선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 제1테스트신호 및 제2테스트신호를 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 플립플롭 성능 평가회로의 일 실시예이다.
도 1을 참조하면, 상기 플립플롭 성능 평가회로(100)는, 위상지연블록(110), 멀티플렉서(160), 출력버퍼블록(170) 및 테스트 플립플롭(180)으로 구성되어 있다.
위상지연블록(110)은, 제어신호(VCON) 및 클럭신호(CLOCK)에 응답하여 서로 제1지연시간의 시간지연이 있는 한 쌍의 제1테스트지연신호(TD1), 제2지연시간의 시간지연이 있는 한 쌍의 제2테스트지연신호(TD2) 내지 제N(N은 정수)지연시간의 시간지연이 있는 한 쌍의 제N테스트지연신호(TDN)를 출력한다.
상기의 기능을 수행하기 위하여 위상지연블록(110)은, 제1지연블록(120), 제2지연블록(130)을 구비한다.
제1지연블록(120)은, 제어신호(VCON)에 응답하여 복수 개의 버퍼신호들을(D1 내지 D5) 출력하는 복수 개의 직렬 연결된 버퍼들(121 내지 125)을 구비한다. 상기 버퍼들(121 내지 125)의 연결 관계는 아래와 같다. 제1버퍼(121)는 클럭신호(CLOCK)를 τ만큼 지연시킨 제1지연신호(D1)를 출력한다. 제2버퍼(122)는 제1지연신호(D1)를 τ만큼 지연시킨 제2지연신호(D2)를 출력한다. 제3버퍼(123)는 제2지연 신호(D2)를 τ 만큼 지연시킨 제3지연신호(D3)를 출력한다. 제4버퍼(124)는 제3지연신호(D3)를 τ 만큼 지연시킨 제4지연신호(D4)를 출력한다. 제5버퍼(125)는 제4지연신호(D4)를 τ 만큼 지연시킨 제5지연신호(D5)를 출력한다.
제2지연블록(130)은, 상기 복수 개의 버퍼신호들(D1 내지 D5)을 이용하여 한 쌍의 제1테스트지연신호(TD1), 한 쌍의 제2테스트지연신호(TD2) 내지 한 쌍의 제N테스트지연신호(TDN)를 출력한다. 여기서, 제1지연시간, 제2지연시간 내지 제N지연시간은 각각 τ/2, τ/4 내지
Figure 112005078078032-PAT00001
을 의미한다.
상기의 기능을 수행하기 위하여 제2지연블록(130)은, 제1지연신호생성기(140) 및 제2지연신호생성기(150)를 구비한다.
제1지연신호생성기(140)는, 복수 개의 버퍼의 출력신호(D1 내지 D5) 중 선택된 출력신호(D2, D3)를 이용하여 한 쌍의 제1테스트지연신호(TD1)를 출력한다. 상기의 기능을 수행하기 위하여 제1지연시간분할기(140)는, 입력되는 두 신호의 위상차이를 반으로 줄이는 기능을 수행하는 5개의 위상보간기(Phase Interpolator, 141 내지 145)를 구비한다. 제0위상보간기(141)는 제1지연신호(D1)를 수신한다. 제1위상보간기(142)는, 제1지연신호(D1) 및 제2지연신호(D2)를 수신한다. 제2위상보간기(143)는, 제2지연신호(D2) 및 제3지연신호(D3)를 수신하여 한 쌍의 제1테스트지연신호(TD1)를 출력한다. 제3위상보간기(144)는, 제3지연신호(D3) 및 제4지연신호(D4)를 수신한다. 제4위상보간기(145)는, 제4지연신호(D4)를 수신한다.
제2지연신호생성기(150)는, 한 쌍의 제1테스트지연신호(TD1)를 이용하여, 한 쌍의 제2테스트지연신호(TD2) 내지 한 쌍의 제N테스트지연신호(TDN)를 출력한다. 상기의 기능을 수행하기 위하여 제2지연시간분할기(150)는, 제5위상보간기(151) 내지 제N위상보간기(152)를 구비한다. 제5위상보간기(151)는 한 쌍의 제1테스트지연신호(TD1)를 이용하여 한 쌍의 제2테스트지연신호(TD2)를 출력한다. 제N위상보간기(152)는 한 쌍의 제(N-1)테스트지연신호(TD(N-1), 미도시)를 이용하여 한 쌍의 제N테스트지연신호(TDN)를 출력한다.
멀티플렉서(160)는, 선택신호(SEL)에 응답하여 한 쌍의 제1테스트지연신호(TD1), 한 쌍의 제2테스트지연신호(TD2) 내지 한 쌍의 제N테스트지연신호(TDN) 중에서 선택된 한 쌍의 테스트지연신호를 출력한다. 멀티플렉서(160)에서 선택되어 출력되는 한 쌍의 테스트 지연신호는, 하나의 신호(CLK)는 플립플롭(180)의 클럭으로 사용되고 나머지 하나의 신호(DATA)는 플립플롭(180)의 입력신호가 된다.
출력버퍼회로(170)는 플립플롭(180)에 인가되는 2개의 신호(DATA, CLK) 및 플립플롭(180)으로부터 출력되는 신호(Q)를 모니터하기 위하여 버퍼들을 구비하고 있다.
이하에서는 도 1을 참조하여 본 발명에 따른 플립플롭 성능 평가회로의 동작을 설명한다.
고속으로 동작하는 플립플롭의 성능을 평가하기 위하여 외부에서 클럭신호(CLOCK)를 인가하며, 제어신호(VCON)를 이용하여 버퍼의 입력신호에 대한 출력신호의 응답지연시간을 조절한다. 여기서는, 기본응답지연시간τ를 가정하고 설명한다.
제1지연블록(120)은 클럭신호(CLOCK)를 각각 τ, 2τ, 3τ 등과 같이 지연시 킨 신호들(D1 내지 D5)을 생성시킨다. 제1지연신호생성기(140)는 이 중에서 선택한 두 개의 신호(D2, D3)를 이용하여 한 쌍의 제1테스트지연신호(TD1)를 생성시킨다. 위상보간기(Phase Interpolator)는 입력되는 2개의 신호의 위상차를 반으로 줄인 2개의 신호를 출력하는 기능을 수행하는데, 제1지연신호생성기(140)는, 상기 위상보간기를 사용한다. 따라서, 한 쌍의 제1테스트지연신호(TD1)의 위상차는 τ/2인데, 이는 두 개의 신호(D2, D3)의 위상차 τ를 반으로 줄인 것이다.
위상보간기에 한 쌍의 제1테스트지연신호(TD1)를 인가하면, 위상차가 서로 τ/4인 한 쌍의 제2테스트지연신호(TD2)를 얻을 수 있다. 마찬가지로, 위상보간기에 한 쌍의 제2테스트지연신호(TD2)를 인가하면, 위상차가 서로 τ/8인 한 쌍의 제3테스트지연신호(TD3, 미도시)를 얻을 수 있다. 이를 확장하면, 위상차가
Figure 112005078078032-PAT00002
인 한 쌍의 제N테스트지연신호(TDN)를 구할 수 있다.
멀티플렉서(160)는 선택신호(SEL)에 응답하여 위상차가 각각 τ/2, τ/4 내지
Figure 112005078078032-PAT00003
인 신호 쌍 중의 하나의 신호 쌍을 선택하여 출력하는데, 한 쌍의 신호는 플립플롭(180)에서는 클럭 및 입력신호로 각각 사용된다. 어떤 신호를 클럭으로 사용하고 나머지 신호를 입력신호로 사용할 것인가는 플립플롭에 인가되는 신호를 변경시키면 된다. 그러나 본 발명에서는, 이러한 방법 대신 후술할 멀티플렉서를 이용하여 이러한 선택을 가능하게 한다.
도 2는 도 1에 도시된 멀티플렉서의 실시예이다.
도 2를 참조하면, 상기 멀티플렉서(160)는, 제1테스트신호 생성블록(210) 및 제2테스트신호 생성블록(250)을 구비한다.
제1테스트신호 생성블록(210)은, 정 지연 제1선택회로(220), 부 지연 제1선택회로(230) 및 제1테스트신호 출력회로(240)를 구비한다.
정 지연 제1선택회로(220)는, 적어도 3개의 스위치(SW1 내지 SW3)를 구비한다. 제1스위치(SW1)는 제1선택신호(SEL1)에 응답하여 일 단에 연결된 제1테스트지연신호 중의 하나의 신호(TD1)를 스위칭한다. 제2스위치(SW2)는 제2선택신호(SEL2)에 응답하여 일 단에 연결된 제2테스트지연신호 중의 하나의 신호(TD2)를 스위칭한다. 제3스위치(SW3)는 제3선택신호(SEL3)에 응답하여 일 단에 연결된 제3테스트지연신호 중의 하나의 신호(TD3)를 스위칭한다.
부 지연 제1선택회로(230)는, 적어도 3개의 스위치(SW4 내지 SW6)를 구비한다. 제4스위치(SW4)는 제4선택신호(SEL3)에 응답하여 일 단에 연결된 제1테스트지연신호 중의 나머지 신호(TD1`)를 스위칭한다. 제5스위치(SW5)는 제5선택신호(SEL5)에 응답하여 일 단에 연결된 제2테스트지연신호 중의 나머지 신호(TD2`)를 스위칭한다. 제6스위치(SW6)는 제6선택신호(SEL6)에 응답하여 일 단에 연결된 제3테스트지연신호 중 나머지 신호(TD3`)를 스위칭한다.
제1테스트신호 출력회로(240)는, 제7선택신호(SEL7)에 응답하여 정 지연 제1선택회로(220)의 출력을 스위칭하는 제7스위치(SW7) 및 제8선택신호(SEL8)에 응답하여 부 지연 제1선택회로(230)의 출력을 스위칭하는 제8스위치(SW8)를 구비한다. 제7스위치(SW7) 및 제8스위치(SW8)의 공통단자를 통하여 제1테스트신호(DATA)를 출력한다. 제1테스트신호 출력회로는, 정 지연 제1선택회로(220) 및 제7스위치(SW7) 사이에 배치된 제1버퍼회로(241), 부 지연 제1선택블록(230) 및 제8스위치(SW8) 사이에 배치된 제2버퍼회로(243) 및 제1테스트신호(DATA)를 버퍼링하는 제3버퍼회로(245)를 더 구비할 수 있다.
제2테스트신호 생성블록(250)은, 정 지연 제2선택회로(260), 부 지연 제2선택회로(270) 및 제2테스트신호 출력회로(280)를 구비한다.
부 지연 제2선택회로(270)는, 적어도 3개의 스위치(SW14 내지 SW16)를 구비한다. 제4스위치(SW14)는 제4선택신호(SEL4)에 응답하여 일 단에 연결된 제1테스트지연신호 중의 하나의 신호(TD1)를 스위칭한다 제5스위치(SW15)는 제5선택신호(SEL5)에 응답하여 일 단에 연결된 제2테스트지연신호 중의 하나의 신호(TD2)를 스위칭한다. 제6스위치(SW16)는 제6선택신호(SEL6)에 응답하여 일 단에 연결된 제3테스트지연신호 중의 하나의 신호(TD3)를 스위칭한다.
정 지연 제2선택회로(260)는, 적어도 3개의 스위치(SW11 내지 SW13)를 구비한다. 제1스위치(SW11)는 제1선택신호(SEL1)에 응답하여 일 단에 연결된 제1테스트지연신호 중 나머지 하나의 신호(TD1`)를 스위칭한다. 제2스위치(SW12)는 제2선택신호(SEL2)에 응답하여 일 단에 연결된 제2테스트지연신호 중 나머지 하나의 신호(TD2`)를 스위칭한다. 제3스위치(SW13)는 제3선택신호(SEL3)에 응답하여 일 단에 연결된 제3테스트지연신호 중 나머지 하나의 신호(TD3`)를 스위칭한다.
제2테스트신호 출력회로(280)는, 제7선택신호(SEL7)에 응답하여 정 지연 제2선택회로(260)의 출력신호를 스위칭하는 제7스위치(SW7) 및 제8선택신호(SEL8)에 응답하여 부 지연 제2선택회로(270)의 출력신호를 스위칭하는 제8스위치(SW8)를 구 비한다. 제7스위치(SW7) 및 제8스위치(SW8)의 공통단자를 통하여 제2테스트신호(CLK)를 출력한다. 제2테스트신호 출력회로(280)는, 정 지연 제2선택회로(260) 및 제7스위치(SW7) 사이에 배치된 제4버퍼회로(281), 부 지연 제2선택회로(270) 및 제8스위치(SW8) 사이에 배치된 제5버퍼회로(283) 및 제2테스트신호(CLK)를 버퍼링하는 제6버퍼회로(285)를 더 구비할 수 있다.
선택신호(SEL1 내지 SEL8)를 적절히 선택하면, 상기 멀티플렉서(160)로부터 선택되어 출력되는 제1테스트신호(DATA) 및 제2테스트신호(CLK) 중 한 신호의 위상이 상대적으로 빠르게 또는 느리게 되게 할 수 있다.
예를 들면, 제7선택신호(SEL7)에 의하여 정 지연 선택회로(220, 260)가 선택되었고, 제1선택신호(SEL1) 내지 제3선택신호(SEL3) 중의 한 신호가 인에이블 되는 경우, 제1테스트신호(DATA)로 3개의 신호(TD1, TD2, TD3) 중 하나의 신호가 선택되고, 제2테스트신호(CLK)로 나머지 3개의 신호(TD1`, TD2`, TD3`) 중의 하나가 선택된다. 이 경우, 제1테스트신호(DATA)의 위상이 제2테스트신호(CLK)의 위상에 비하여 빠르다. (포지티브 지연)
반면에, 제8선택신호(SEL8)에 의하여 부 지연 선택회로(230, 270)가 선택되었고, 제4선택신호(SEL4) 내지 제6선택신호(SEL6) 중의 한 신호가 인에이블 되는 경우, 제1테스트신호(DATA)로 3개의 신호(TD1, TD2, TD3) 중 하나의 신호가 선택되고, 제2테스트신호(CLK)로 나머지 3개의 신호(TD1`, TD2`, TD3`) 중 하나의 신호가 선택된다. 이 경우, 제1테스트신호(DATA)의 위상이 제2테스트신호(CLK)의 위상에 비하여 느리다. (네가티브 지연)
본 발명에 따른 플립플롭 성능 평가회로에서 생성되는 제1테스트신호(DATA) 및 제2테스트신호(CLK)는, 그 위상 차이가 τ/2, τ/4 내지
Figure 112005078078032-PAT00004
가 되는데, 제어신호(VCON)을 이용하여 이들의 절대값은 변경시킬 수 있다. 제1테스트신호(DATA) 및 제2테스트신호(CLK)를 이용하면, 상기 입력데이터(DATA)에 대한 플립플롭의 출력신호(Q)의 응답시간, 클럭신호(CLK)에 대한 출력신호(Q)의 응답시간, 플립플롭의 셋업 시간 및 홀드 시간을 온-칩 상태에서 아주 정밀하게 측정할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 플립플롭 성능 평가회로는, 온-칩 상태에서 고속으로 동작하는 플립플롭의 전기적 특성을 아주 정밀하게 측정할 수 있는 장점이 있다.

Claims (17)

  1. 제어신호 및 클럭신호에 응답하여 서로 제1지연시간의 시간지연이 있는 한 쌍의 제1테스트지연신호, 제2지연시간의 시간지연이 있는 한 쌍의 제2테스트지연신호 내지 제N(N은 정수)지연시간의 시간지연이 있는 한 쌍의 제N테스트지연신호를 출력하는 위상지연블록 및
    선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 제1테스트신호 및 제2테스트신호를 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  2. 제1항에 있어서, 상기 위상지연블록은,
    상기 제어신호에 응답하여 상기 클럭신호를 각각 τ, 2τ 내지 Mτ(M은 정수)씩 지연시킨 복수 개의 버퍼신호들을 출력하는 복수 개의 직렬 연결된 버퍼들을 구비하는 제1지연블록; 및
    상기 복수 개의 버퍼신호들을 이용하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호를 출력하는 제2지연블록을 구비하며,
    상기 제1지연시간, 상기 제2지연시간 내지 상기 제N지연시간은 각각 τ/2, τ/4 내지
    Figure 112005078078032-PAT00005
    인 것을 특징으로 하는 플립플롭 성능 평가회로.
  3. 제2항에 있어서, 상기 제1지연블록은,
    상기 제어신호에 응답하여 상기 클럭신호를 단위응답지연시간 τ만큼 지연시킨 제1버퍼신호를 출력하는 제1버퍼;
    상기 제어신호에 응답하여 상기 제1버퍼신호를 단위응답지연시간 τ만큼 지연시킨 제2버퍼신호를 출력하는 제2버퍼;
    상기 제어신호에 응답하여 상기 제2버퍼신호를 단위응답지연시간 τ만큼 지연시킨 제3버퍼신호를 출력하는 제3버퍼; 및
    상기 제어신호에 응답하여 상기 제3버퍼신호를 단위응답지연시간 τ만큼 지연시킨 제4버퍼신호를 출력하는 제4버퍼를 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  4. 제3항에 있어서, 상기 제1지연블록은,
    상기 제어신호에 응답하여 상기 제4버퍼신호를 단위응답지연시간 τ만큼 지연시킨 제5버퍼신호를 출력하는 제5버퍼를 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  5. 제2항에 있어서, 상기 제2지연블록은,
    상기 복수 개의 버퍼의 출력신호 중 선택된 출력신호를 이용하여 상기 한 쌍의 제1테스트지연신호를 출력하는 제1지연신호생성기; 및
    상기 한 쌍의 제1테스트지연신호를 이용하여, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호를 출력하는 제2지연신호생성기를 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  6. 제5항에 있어서, 상기 제1지연신호생성기는,
    상기 클럭신호를 τ만큼 지연시킨 신호 및 2τ만큼 지연시킨 신호를 수신하는 제1위상보간기;
    상기 클럭신호를 2τ만큼 지연시킨 신호 및 3τ만큼 지연시킨 신호를 수신하여 서로 5τ/2 및 3τ의 지연시간을 가지는 상기 한 쌍의 제1테스트지연신호를 출력하는 제2위상보간기; 및
    상기 클럭신호를 3τ만큼 지연시킨 신호 및 4τ만큼 지연시킨 신호를 수신하는 제3위상보간기를 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  7. 제6항에 있어서, 상기 제1지연신호 생성기는,
    상기 클럭신호를 τ만큼 지연시킨 신호를 수신하는 제0위상보간기; 및
    상기 클럭신호를 4τ만큼 지연시킨 신호를 수신하는 제4위상보간기를 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  8. 제5항에 있어서, 상기 제2지연신호생성기는,
    상기 한 쌍의 제1테스트지연신호를 이용하여 상기 한 쌍의 제2테스트지연신호를 출력하는 제5위상보간기; 및
    한 쌍의 제(N-1)테스트지연신호를 이용하여 상기 한 쌍의 제N테스트지연신호를 출력하는 제N위상보간기를 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  9. 제1항에 있어서, 상기 멀티플렉서는,
    상기 선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 상기 제1테스트신호를 출력하는 상기 제1테스트신호 생성블록; 및
    상기 선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 상기 제2테스트신호를 출력하는 제2테스트신호 생성블록을 구비하며,
    상기 선택신호를 적절히 조절함으로써, 상기 제1테스트신호 및 상기 제2테스트신호 중 하나의 위상이 상대적으로 빠르게 또는 느리게 되는 것을 특징으로 하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  10. 제9항에 있어서, 상기 제1테스트신호 생성블록은,
    제1선택신호 내지 제3선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호 내지 상기 한 쌍의 제3테스트지연신호 중 하나의 신호를 스위칭하는 정 지연 제1선택회로;
    제4선택신호 내지 제6선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호 내지 상기 한 쌍의 제3테스트지연신호 중 나머지 하나의 신호를 스위칭하는 부 지연 제1선택회로; 및
    제7선택신호 및 제8선택신호에 응답하여, 상기 정 지연 제1선택회로 및 상기 부 지연 제1선택회로의 출력신호 중에서 하나를 선택하여 상기 제1테스트신호를 출력하는 제1테스트신호 출력회로를 구비하며,
    상기 제2테스트신호 생성블록은,
    제4선택신호 내지 제6선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호 내지 상기 한 쌍의 제3테스트지연신호 중 하나의 신호를 스위칭하는 부 지연 제2선택회로;
    제1선택신호 내지 제3선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호 내지 상기 한 쌍의 제3테스트지연신호 중 나머지 하나의 신호를 스위칭하는 정 지연 제2선택회로; 및
    제7선택신호 및 제8선택신호에 응답하여 상기 정 지연 제2선택회로 및 상기 부 지연 제2선택회로의 출력신호 중에서 하나를 선택하여 상기 제2테스트신호를 출 력하는 제2테스트신호 출력블록을 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  11. 제10항에 있어서, 상기 정 지연 제1선택회로는,
    제1선택신호에 응답하여 일 단에 연결된 상기 제1테스트지연신호 중의 하나의 신호를 스위칭하는 제1스위치;
    제2선택신호에 응답하여 일 단에 연결된 상기 제2테스트지연신호 중의 하나의 신호를 스위칭하는 제2스위치; 및
    제3선택신호에 응답하여 일 단에 연결된 상기 제3테스트지연신호 중의 하나의 신호를 스위칭하는 제3스위치를 구비하며,
    상기 부 지연 제1선택회로는,
    제4선택신호에 응답하여 일 단에 연결된 상기 제1테스트지연신호 중의 나머지 신호를 스위칭하는 제4스위치;
    제5선택신호에 응답하여 일 단에 연결된 상기 제2테스트지연신호 중의 나머지 신호를 스위칭하는 제5스위치; 및
    제6선택신호에 응답하여 일 단에 연결된 상기 제3테스트지연신호 중의 나머지 신호를 스위칭하는 제6스위치를 구비하며,
    상기 제1테스트신호 출력회로는,
    제7선택신호에 응답하여 상기 정 지연 제1선택회로의 출력신호를 스위칭하는 제7스위치; 및
    제8선택신호에 응답하여 상기 부 지연 제1선택회로의 출력신호를 스위칭하는 제8스위치를 구비하며,
    상기 제7스위치 및 상기 제8스위치의 공통단자를 통하여 상기 제1테스트신호를 출력하는 것을 특징으로 하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  12. 제11항에 있어서, 상기 제1테스트신호 출력블록은,
    상기 정 지연 제1선택회로 및 상기 제7스위치 사이에 배치된 제1버퍼회로;
    상기 부 지연 제1선택회로 및 상기 제8스위치 사이에 배치된 제2버퍼회로; 및
    상기 제1테스트신호를 버퍼링하는 제3버퍼회로를 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  13. 제10항에 있어서, 상기 부 지연 제2선택블록은,
    제4선택신호에 응답하여 일 단에 연결된 상기 제1테스트지연신호 중의 하나의 신호를 스위칭하는 제1스위치;
    제5선택신호에 응답하여 일 단에 연결된 상기 제2테스트지연신호 중의 하나의 신호를 스위칭하는 제2스위치; 및
    제6선택신호에 응답하여 일 단에 연결된 상기 제3테스트지연신호 중의 하나의 신호를 스위칭하는 제3스위치를 구비하며,
    상기 정 지연 제2선택회로는,
    제1선택신호에 응답하여 일 단에 연결된 상기 제1테스트지연신호 중의 나머지 신호를 스위칭하는 제4스위치;
    제2선택신호에 응답하여 일 단에 연결된 상기 제2테스트지연신호 중의 나머지 신호를 스위칭하는 제5스위치; 및
    제3선택신호에 응답하여 일 단에 연결된 상기 제3테스트지연신호 중의 나머지 신호를 스위칭하는 제6스위치를 구비하며,
    상기 제2테스트신호 출력회로는,
    제7선택신호에 응답하여 상기 정 지연 제2선택회로의 출력신호를 스위칭하는 제7스위치; 및
    제8선택신호에 응답하여 상기 부 지연 제2선택회로의 출력신호를 스위칭하는 제8스위치를 구비하며,
    상기 제7스위치 및 상기 제8스위치의 공통단자를 통하여 상기 제2테스트신호를 출력하는 것을 특징으로 하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  14. 제13항에 있어서, 상기 제2테스트신호 출력블록은,
    상기 정 지연 제2선택회로 및 상기 제7스위치 사이에 배치된 제4버퍼회로;
    상기 부 지연 제2선택회로 및 상기 제8스위치 사이에 배치된 제5버퍼회로; 및
    상기 제2테스트신호를 버퍼링하는 제6버퍼회로를 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  15. 제1항에 있어서,
    상기 제1테스트신호 및 상기 제2테스트신호에 응답하여 동작하는 테스트 플립플롭을 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  16. 제15항에 있어서, 상기 테스트 플립플롭은,
    상기 제1테스트신호는 클럭신호로 사용하고 상기 제2테스트신호는 입력데이터로 사용하는 것을 특징으로 하는 플립플롭 성능 평가회로.
  17. 제15항에 있어서,
    상기 제1테스트신호, 상기 제2테스트신호 및 상기 테스트 플립플롭의 신호를 각각 버퍼링하여 출력하는 출력버퍼회로를 더 구비하는 것을 특징으로 하는 플립플롭 성능 평가회로.
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