KR20070071025A - 씨모스이미지센서의 금속배선 제조 방법 - Google Patents

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KR20070071025A
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표성규
윤준호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 식각스탑층없이 금속배선(구리배선)을 형성하므로써 광특성을 개선시킬 수 있는 씨모스 이미지 센서의 제조 방법을 제공하기 위한 것으로, 포토다이오드가 형성된 반도체기판 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제1포토레지스트패턴을 형성하는 단계; 상기 제1층간절연막 상에 액상증착방식으로 제1산화막을 형성하는 단계; 상기 제1포토레지스트패턴을 제거하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내부에 리세스된 제1구리배선층을 형성하는 단계; 상기 제1구리배선층 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 비아홀을 형성하는 단계; 상기 비아홀을 채우면서 일부분이 상부로 돌출된 제2포토레지스트패턴을 형성하는 단계; 상기 제2포토레지스트패턴 외측의 제2층간절연막 상에 액상증착방식으로 제2산화막을 형성하는 단계; 상기 제2포토레지스트패턴을 제거하여 제2트렌치를 형성함과 동시에 상기 비아홀을 오픈시키는 단계; 및 상기 제2트렌치와 비아홀에 채워지며 상부가 리세스된 제2구리배선층을 형성하는 단계를 포함한다.
씨모스이미지센서, 금속배선, 구리배선, 식각스탑층, 액상증착법, LPD

Description

씨모스이미지센서의 금속배선 제조 방법{METHOD FOR MANUFACTURING OF METAL LINE IN CMOS IMAGE SENSOR}
도 1은 종래기술에 따른 알루미늄금속배선 베이스 씨모스 이미지 센서의 픽셀 구조,
도 2는 금속배선을 구리베이스(Cu base)로 바꾼 경우의 씨모스 이미지 센서의 픽셀 구조,
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 씨모스 이미지 센서의 금속배선 제조방법을 도시한 도면,
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 금속배선 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 제1포토레지스트패턴 24 : 제1 LPD 산화막
25 : 트렌치 26 : 제1배리어메탈
27 : 구리막 28 : 제2배리어메탈
30 : 비아홀 31 : 제2포토레지스트패턴
32 : 제2 LPD 산화막 34 : 제3배리어메탈
36 : 제2배리어메탈
M1 : 제1금속배선(Cu)
M2 : 제2금속배선(Cu)
본 발명은 이미지센서에 관한 것으로, 특히 씨모스 이미지센서의 제조 방법에 관한 것이다.
씨모스 이미지 센서는 마이크로렌즈를 통하여 칩 상에 조사된 빛의 상을 전압신호로 변환시키는 것으로서, 이때 입사한 광은 포토다이오드로 입사한 빛의 광강도에 비례한 숫자의 전하로 변환된다.
도 1은 종래기술에 따른 알루미늄금속배선 베이스 씨모스 이미지 센서의 픽셀 구조이다.
도 1을 참조하면, 픽셀로 정의된 반도체기판(11) 내에 포토다이오드(PD)가 형성되고, 반도체기판(11) 상부에는 다층(ILD1, IMD1∼IMD3, ILD2)의 이종의 절연막(ILD)과 각 절연막 사이에 금속배선(M1∼M4)이 위치하는 다층 금속배선 구조가 형성되어 있다. 그리고, 가장 상위의 절연막(ILD2) 상부에 칼라필터어레이(CFA)가 포토다이오드에 대응하여 형성되고, 칼라필터어레이(CFA) 상부에 포토다이오드에 대응하는 마이크로렌즈(ML)가 형성되어 있다. 여기서, 금속배선(M1∼M4)은 알루미늄배선이이고, 절연막 중에서 IMD1∼IMD3는 금속배선간 절연막인 IMD(Inter Metal Dielectric)라고 일컫는다.
그러나, 도 1과 같은 구조에서는, 마이크로렌즈(ML)로부터 포토다이오드(PD)로 집속될 때 금속배선공정을 위해 증착된 다층의 서로 다른 물질의 이종 절연막(ILD)에서 반사(Reflection), 흡수(absorption), 스캐터링(scattering) 등이 발생되어 포톤(Photon)의 손실이 일어나게 되어 광투과도가 저하되고, 이는 씨모스이미지센서의 감도(Sensitivity) 특성을 열화시키게 된다.
따라서, 광투과도를 증가시키기 위하여 금속배선층의 층수를 감소시키거나 절연막(ILD)의 두께를 감소시키는 등의 여러가지 방법이 제안되었다.
도 2는 금속배선을 구리베이스(Cu base)로 바꾼 경우의 씨모스 이미지 센서의 픽셀 구조이다.
도 2는 도 1과 같은 구조를 갖되, 금속배선간 절연막 사이에 식각스탑층(Etch stop layer, 12)가 존재한다. 이때, 식각스탑층(12)은 실리콘나이트라이드(SiN) 또는 실리콘카바이드(SiC)를 사용한다.
그리고, 도 2의 금속배선들 및 각 금속배선을 연결하기 위한 비아(Via)는 듀얼다마신(Dual damascene) 공정을 통해 형성한다.
도 2와 같이, 구리베이스의 금속배선 구조를 채택하면, 절연막(ILD)의 두께 감소와 평탄화 특성에 의해 광특성 개선 및 구리 적용에 따른 금속배선의 딜레이 (Delay) 특성에서는 유리하다. 그리고, 알루미늄 배선에 비해 구리 배선의 두께를 40% 이상 감소시킬 수 있어 마이크로렌즈 형성이 유리하다.
그러나, 도 2와 같은 종래기술은 다음과 같은 문제가 있다.
첫째, 듀얼 다마신 공정에 의한 구리 배선 형성을 위해 식각스탑층 및 구리 확산배리어 역할을 하는 식각스탑층(12)으로 절연막으로 사용된 SiO2에 비해 투과특성이 불량한 실리콘나이트라이드 또는 실리콘카바이드를 사용함에 따라 광특성이 열화된다.
즉, 실리콘나이트라이드의 경우 약 2.1의 굴절율을 가지며, 실리콘카바이드의 경우 약 2.4의 굴절율을 가지므로 약 1.5의 굴절율을 가지는 SiO2 계열의 절연막 사이에 이와 같이 높은 굴절율을 갖는 식각스탑층을 형성하게 되면 금속배선의 층수에 비례하여 반사로 인해 손실되는 빛의 양은 더욱 증가하게 된다.
둘째, 식각스탑층(12)은 절연막에 비해 상대적으로 유전상수(k) 값이 높은 식각스탑층(SiN: ∼7, SiC: ∼4.5)으로서, 유효 유전상수 값(Effective k value)의 상승으로 인하여 소자의 속도감소에 의한 성능 저하가 발생한다.
셋째, 구리 배선 형성을 위한 듀얼다마신 공정은 여러가지가 있으며, 비아홀과 트렌치를 형성하기 위해서는 반드시 식각 공정이 필요하다. 그러나, 플라즈마식각시 플라즈마 형성이 불안정할 경우 소자에 플라즈마손실을 유발하게 되어 소자특성을 악화시키는 결과를 초래한다. 식각공정을 진행하기 위하여 각 식각공정마자 막증착, 포토마스크, 포토레지스트 스트립 및 세정 공정이 필요하므로 공정 스텝이 증가하게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각스탑층없이 구리배선을 형성하므로써 광특성을 개선시킬 수 있는 씨모스 이미지 센서의 금속 배선 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 플라즈마손실에 의한 소자특성 열화를 방지할 수 있는 씨모스 이미지 센서의 금속배선 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 선택적으로 절연막을 증착하여 금속배선을 형성하므로서 듀얼다마신공정에서 사용하는 식각스탑층을 생략하여 공정 단순화 및 인터캐패시턴스 개선효과로 인하여 소자의 속도를 개선시킬 수 있는 씨모스 이미지 센서의 금속배선 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 씨모스 이미지 센서의 금속배선 제조 방법은 포토다이오드가 형성된 반도체기판 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제1포토레지스트패턴을 형성하는 단계; 상기 제1층간절연막 상에 액상증착방식으로 제1산화막을 형성하는 단계; 상기 제1포토레지스트패턴을 제거하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내부에 리세스된 제1구리배선층을 형성하는 단계; 상기 제1구리배선층 상에 제2층간절연막을 형성하는 단계; 상기 제 2층간절연막을 식각하여 비아홀을 형성하는 단계; 상기 비아홀을 채우면서 일부분이 상부로 돌출된 제2포토레지스트패턴을 형성하는 단계; 상기 제2포토레지스트패턴 외측의 제2층간절연막 상에 액상증착방식으로 제2산화막을 형성하는 단계; 상기 제2포토레지스트패턴을 제거하여 제2트렌치를 형성함과 동시에 상기 비아홀을 오픈시키는 단계; 및 상기 제2트렌치와 비아홀에 채워지며 상부가 리세스된 제2구리배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 씨모스 이미지 센서의 금속배선 제조 방법은 포토다이오드가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 금속배선이 형성될 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 시드층을 형성하는 단계; 상기 시드층을 이용하여 상기 트렌치 내부를 채우는 금속배선을 형성하는 단계; 상기 금속배선의 노출된 표면 상에 선택적으로 배리어메탈을 형성하는 단계; 상기 배리어메탈을 후처리하여 절연물로 바꾸는 단계; 및 상기 후처리된 배리어메탈을 CMP로 평탄화하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 씨모스 이미지 센서의 금속배선 제조방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 포토다이오드가 형성된 반도체 기판(21) 상부에 층간절연막(ILD, 22)을 증착한다. 여기서, 층간절연막(22)은 통상적인 CVD 방법으로 증착한 실리콘산화막 물질이다.
이어서, 층간절연막(22)을 평탄화한 후에 제1금속배선(M1) 레벨의 절연막 형성을 위하여 포토레지스트를 회전도포(Spin coating) 방법을 이용하여 도포한다.
이때, 포토레지스트는 후속의 식각공정이 없으므로 식각선택비가 우수한 물질의 설정이 필요없으며, 모서리거칠기(Edge roughness)를 최소화하기 위하여 분자량(molecular weight)이 작은 물질을 사용하며, 포토레지스트의 두께는 후속 금속배선간절연막(24)의 두께보다 더 두꺼운 5000Å∼6000Å으로 도포한다.
이어서, 노광 및 현상, 즉 M1 마스크 공정을 실시하여 제1금속배선(M1)이 형성되는 지역에 제1포토레지스트패턴(23)을 남긴다.
다음으로, 25∼35℃의 과포화된 하이드로플루오실린산(Hydrofluosilicic acid, H2SiF6) 수용액(H2SiF6 + H2O)에 보릭산(H3BO3)을 첨가한 혼합수용액에 침적하여 제1포토레지스트패턴(23)이 남아있는 즉, M1이 형성되는 부분에서는 절연막 성장이 이루어지지 않고, 제1포토레지스트패턴(23) 외측의 노출된 층간절연막(22) 표면에서만 선택적으로 절연막이 성장하는 액상증착법(Liquid Phase Deposition; LPD)을 이용하여 선택적으로 SiO2을 성장시킨다. 이하, LPD 산화막(24)이라 약칭한다.
이때, LPD 산화막(24)의 성장 두께는 후속 CMP 진행에 의한 손실을 고려하여 M1 높이보다 500Å∼1000Å 이상으로 증착하여 LPD 산화막(23)의 총 두께는 4000Å ∼5000Å으로 한다.
상기 액상증착법(LPD)에 의한 실리콘산화막(SiO2)의 증착 메카니즘은 다음과 같다.
H2SiF6 + 2H2O->SiO2+HF
따라서, 하이드로플루오실린산 수용액에서 SiO2가 증착되고, SiO2와 포토레지스트를 식각하는 HF가 발생되는데, 이 HF를 분해하기 위하여 보릭산(H3BO3)을 20 ∼30% 첨가하여 다음과 같은 반응에 의해 포토레지스트 선택비 및 증착속도를 높인다.
H3BO3 + 4HF -> BF4 - + H3O + 2H2O
도 3b에 도시된 바와 같이, 마이크로다운스트림(Micro downstream)을 이용한 산소 플라즈마 장치를 이용하여 제1포토레지스트패턴(23)을 제거한다. 이로써, 제1포토레지스트패턴(23)이 제거된 부분에 M1이 형성될 라인 형태의 트렌치(25)가 만들어진다. 즉, LPD 산화막(24)이 트렌치(25)를 갖는 구조가 되며, 이와 같이 트렌치(25) 형성을 위해 진행하는 제1포토레지스트패턴(23), LPD 산화막(24) 성장 및 제1포토레지스트패턴(23)의 제거 공정을 싱글다마신(Single damascene) 공정이라 볼 수 있다.
상기 포토레지스트패턴(23)의 스트립 조건은, 파워는 1500∼1800W, 플라즈마에 의해 분해된 산소라디칼(Oxygen radical)의 반응성을 높이기 위하여 웨이퍼의 온도를 200℃ 정도에서 진행하며, 산소 가스의 유량은 200∼300sccm으로 한다.
도 3c에 도시된 바와 같이, 트렌치(25)를 포함한 LPD 산화막(24) 상에 구리확산방지를 위한 제1배리어메탈(26)을 PVD(Physical Vapor Deposition) 방법을 이용하여 100∼500Å 두께로 증착한다. 여기서, 제1배리어메탈(26)은 Ta 또는 TaN으로 형성하며, 제1배리어메탈(26)은 후속 제1금속배선의 구리가 하부의 층간절연막(22)으로 확산하는 것을 방지하기 위한 것이다.
이어서, 전기도금(Electro plating) 방식으로 구리막(27)을 형성한다. 여기서, 도시하지 않았지만, 전기도금 방식을 이용한 구리막(27) 형성시 시드역할을 하도록 제1배리어메탈(26) 상에 시드구리(Seed Cu)를 형성해 줄 수 있다.
도 3d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 방법을 이용하여 구리막(27)의 평탄화를 실시하며, 이때 과도연마(Over polishing)을 진행해주어 트렌치(25) 내부에 채워진 구리막(27)과 제1배리어메탈(26)을 리세스시킨다.
이러한 CMP에 의해 트렌치(25) 내에는 구리막으로 된 제1금속배선(M1)이 형성되며, 제1금속배선(M1)의 리세스깊이는 500Å∼1000Å이 되도록 한다.
위와 같은 CMP후의 결과를 보면, 제1금속배선(M1)이 LPD 산화막(24)이 제공하는 트렌치(25) 내부에 형성되므로, LPD 산화막(24)은 IMD로 작용한다.
도 3e에 도시된 바와 같이, 리세스된 제1금속배선(M1)을 포함한 전면에 구리의 확산 방지를 위한 배리어메탈, 즉 제2배리어메탈(28)을 1000Å∼1500Å 두께로 형성한다. 이때, 제2배리어메탈(28)은 Ta 또는 TaN으로 형성한다.
이어서, 제2배리어메탈(28)을 CMP 공정으로 평탄화시켜, 제1금속배선(27a) 상부의 리세스에만 제2배리어메탈(28)을 잔류시킨다. 이로써, 트렌치(25) 내부에는 제1배리어메탈(26), 제1금속배선(27a) 및 제2배리어메탈(28)로 이루어진 구조가 매립된다.
도 3f에 도시된 바와 같이, 비아레벨의 층간절연막(이하 '비아레벨 절연막'이라 약칭함)을 형성하기 위하여 플라즈마화학기상증착(PECVD) 방법을 이용하여 비아레벨절연막(29)을 4000Å∼5000Å 두께로 증착한다. 이어서, 비아마스크(Via mask, 도시 생략)를 진행한다. 즉, 비아레벨 절연막(29) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 비아홀을 정의하는 비아마스크(도시 생략)를 형성한다. 이어서, 비아마스크를 식각마스크로 하여 비아레벨 절연막(29)을 식각하여 제1금속배선(M1) 상의 제2배리어메탈(28) 표면을 오픈시키는 비아홀(30)을 형성한다.
상기 비아홀(30) 형성을 위한 비아 식각공정은, C/F 비율이 높은 가스(C4F8, C5F8)를 메인 식각가스로 사용하고, 메인 식각가스에 수소가 함유된 가스(CH2F2), O2 및 Ar을 첨가하며, 식각챔버의 바텀온도(bottom temperature)를 높은 온도(20∼40℃)로 하여 진행한다. 위와 같은 비아 식각 조건들은 제2배리어메탈(28) 선택비를 높게 하는 조건이다. 그리고, 압력은 30∼50mT, 소스파워는 1800∼2000W, 바이어스파워는 1500∼1700W, C4F8 또는 C5F8의 유량은 15∼20sccm, CH2F2의 유량은 2∼3sccm, O2의 유량은 10∼20sccm, Ar의 유량은 400∼600sccm으로 한다.
전술한 조건에 의해 비아 식각을 진행하면, C/F 비율이 높은 가스(C4F8, C5F8)를 사용하므로써 폴리머를 다량 발생하는 효과가 발생하고, 바텀온도를 높은 온도(20∼40℃)로 진행하므로써 제2배리어메탈(28) 표면에 증착되는 폴리머를 카본 성분이 많이 함유된 폴리머로 변화시키며, 수소가 함유된 가스(CH2F2)를 첨가하므로써 플라즈마에 의해 발생된 프리 플루오린(Free Fluorine)을 청소(Scavenger)하는 역할을 하는 수소 특성을 이용하여 폴리머 발생을 유리하게 한다.
결국, 전술한 조건에 의해 비아 식각을 진행하면 제2배리어메탈(28)의 식각량을 최소화하여 제2배리어메탈(28) 아래의 제1금속배선(M1)이 노출되지 않는다.
이어서, 비아식각후 산소플라즈마를 이용하여 비아마스크를 제거함과 동시에 바이어스 파워(bias power)에 의한 스퍼터링(sputtering) 효과를 크게 하여 비아홀(30) 상단부에 패싯(facet, 30a)을 유발시킨다. 이처럼, 비아홀(30)의 상단부에 패싯(30a)을 유발시키면, 즉 비아홀(30) 상단부를 슬로프 형태로 바꾸어 주면 후속 포토레지스트 도포 및 듀얼다마신 패터닝공정후에 배리어메탈을 증착할 때 스텝커버리지(Step coverage)를 개선하게 되어 비아 저항을 개선할 수 있다. 즉, 배리어메탈 증착시 오버행(Overhang)이 형성되는 것을 방지한다.
상기 비아마스크를 제거하기 위한 스트립 공정은, 압력은 100∼200mT, 소스파워는 1800∼2000W, 바이어스파워는 300∼500W, O2의 유량은 200∼300sccm으로 하여 진행한다.
도 3g에 도시된 바와 같이, 포토레지스트를 회전도포방식을 이용하여 제2금 속배선의 두께보다 더 두꺼운 7000Å∼8000Å 두께로 도포한 후, 노광 및 현상으로 패터닝하여 제2포토레지스트패턴(31)을 형성한다. 이로써, 제2포토레지스트패턴(31)은 비아홀(30)을 완전히 채우고 제2금속배선(M2)이 형성될 부분에만 남도록 마스크를 실시한다.
이후, 도 3a와 동일하게 25∼35℃의 과포화된 하이드로플루오실린산(Hydrofluosilicic acid, H2SiF6) 수용액(H2SiF6 + H2O)에 보릭산(H3BO3)을 첨가한 혼합수용액에 침적하여 제2포토레지스트패턴(31)이 남아있는 즉, M2이 형성되는 부분에서는 절연막 성장이 이루어지지 않고, 제2포토레지스트패턴(31) 외측의 노출된 비아레벨 절연막(29) 표면에서만 선택적으로 절연막이 성장하는 선택적 액상증착법(Liquid Phase Deposition; LPD)을 이용하여 선택적으로 SiO2, 즉 제2 LPD 산화막(32)을 증착한다.
이때, 제2 LPD 산화막(32)의 성장두께는 후속 CMP 진행에 의한 손실을 고려하여 M2 높이보다 500Å∼1000Å 이상으로 증착하여 제2 LPD 산화막(32)의 총 두께는 4000Å∼5000Å으로 한다.
이어서, 도 3h에 도시된 바와 같이, 마이크로다운스트림(Micro downstream)을 이용한 산소 플라즈마 장치를 이용하여 제2포토레지스트패턴(31)을 제거한다. 이로써, 제2포토레지스트패턴(31)이 제거된 부분에 M2이 형성될 라인 형태의 트렌치(33)가 만들어지면서 비아홀(30)이 오픈된다. 즉, 제2 LPD 산화막(32)이 트렌치(33)를 갖는 구조가 되며, 트렌치(33) 및 비아홀(30)의 오픈을 위해 진행하는 비아 레벨 절연막(29),제2포토레지스트패턴(31), LPD 산화막(32) 성장 및 제2포토레지스트패턴(31)의 제거 공정을 듀얼 다마신(Dual damascene) 공정이라 볼 수 있다.
상기 제2포토레지스트패턴(31)의 스트립 조건은, 파워는 1500∼1800W, 플라즈마에 의해 분해된 산소라디칼(Oxygen radical)의 반응성을 높이기 위하여 웨이퍼의 온도를 200℃ 정도에서 진행하며, 산소 가스의 유량은 200∼300sccm으로 한다.
도 3i에 도시된 바와 같이, 트렌치(33)를 포함한 제2 LPD 산화막(32) 상에 구리확산방지를 위한 제3배리어메탈(34)을 PVD(Physical Vapor Deposition) 방법을 이용하여 100∼500Å 두께로 증착한다. 여기서, 제3배리어메탈(34)은 Ta 또는 TaN으로 형성하며, 제3배리어메탈(34)은 후속 제2금속배선의 구리가 하부의 비아레벨 절연막(29) 및 제2 LPD 산화막(32)으로 확산하는 것을 방지하기 위한 것이다.
이어서, 전기도금(Electro plating) 방식으로 구리막(35)을 형성한다. 여기서, 도시하지 않았지만, 전기도금 방식을 이용한 구리막(35) 형성시 시드역할을 하도록 제3배리어메탈(34) 상에 시드구리(Seed Cu)를 형성해 줄 수 있다.
도 3j에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 방법을 이용하여 구리막(35)의 평탄화를 실시하며, 이때 과도연마(Over polishing)을 진행해주어 트렌치(33) 내부에 채워진 구리막(35)과 제3배리어메탈(34)을 리세스시킨다.
이러한 CMP에 의해 트렌치(33) 내에는 구리막으로 된 제2금속배선(M2)이 형성되며, 제2금속배선(M2)의 리세스깊이는 500Å∼1000Å이 되도록 한다.
이어서, 리세스된 제2금속배선(M2)을 포함한 전면에 구리의 확산 방지를 위한 배리어메탈, 즉 제4배리어메탈(36)을 1000Å∼1500Å 두께로 형성한다. 이때, 제4배리어메탈(36)은 Ta 또는 TaN으로 형성한다.
이어서, 제4배리어메탈(36)을 CMP 공정으로 평탄화시켜, 제2금속배선(M2) 상부의 리세스에만 제4배리어메탈(36)을 잔류시킨다. 이로써, 트렌치(33) 내부에는 제3배리어메탈(34), 제2금속배선(M2) 및 제4배리어메탈(36)로 이루어진 구조가 매립된다.
상술한 제1실시예에 따르면, 굴절율이 큰 식각스탑층 및 구리확산배리어 역할을 하는 실리콘나이트라이드 또는 실리콘카바이드를 사용하지 않으면서 금속배선간 절연막(IMD)을 LPD 산화막으로 형성하므로써 광투과 특성이 개선된다. 즉, 마이크로렌즈로부터 집속된 빛이 포토다이오드쪽으로 투과될때 절연막이 모두 산화막 계열이고, 절연막의 층수를 감소(식각스탑층이 없음)시키므로 포톤의 손실을 최소화한다.
또한, 플라즈마를 이용한 절연막 증착 공정 및 식각공정을 줄이므로 플라즈마손상이 없다.
또한, 선택적으로 LPD 산화막을 증착하여 금속배선을 형서하므로 식각스탑층을 도입할 필요가 없어 공정이 단순해진다.
또한, 비아홀의 상단부에 의도적으로 패싯을 형성하므로써 후속 배리어메탈 증착에 유리하다.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 금속배선 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 포토다이오드 등이 형성된 반도체기판(41) 상에 층간절연막(42)을 형성한 후, 층간절연막(42) 상에 금속배선간 절연막(43)을 형성한다.
이어서, 다마신 공정으로 패터닝을 진행하여 금속배선간 절연막(43)에 트렌치(44)를 형성한다.
도 4b에 도시된 바와 같이, 트렌치(44)를 포함한 금속배선간절연막(43) 상에 제1배리어메탈(44)과 시드층(45)을 차례로 증착한다. 여기서, 제1배리어메탈(44)은 이오나이즈드(Ionized) PVD TiN, CVD TiN, MOCVD TiN, 이오나이즈드 PVD Ta, 이오나이즈드 PVD TaN, CVD Ta, CVD TaN, CVD W, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN 및 CVD TaSiN로 이루어진 그룹 중에서 선택된 어느 하나이다. 그리고, 시드층(45)은 50∼3000Å의 두께로 증착하며, 시드층(45)은 Cu, Ag, Au, Ti 및 Al로 이루어진 그룹중에서 선택된 어느 하나이며, 시드층(45)의 증착방법으로는 PVD, CVD, ALD, 전기도금 또는 무전해도금법 중에서 선택된다.
이어서, 스페이서 식각으로 시드층(45)을 전면 식각하여 트렌치(44)의 측벽에만 시드층(45)을 잔류시킨다. 즉, 금속배선간 절연막(43) 표면 상부에서는 시드층(45)이 잔류하지 않는다.
도 4c에 도시된 바와 같이, 무전해도금 방식을 이용하여 구리배선층(M1)을 형성한다. 이때, 구리 배선층(M1) 형성시 시드역할을 하는 시드층(45)이 트렌치(44)의 측벽에만 형성되어 있기 때문에 구리배선층(M1)은 트렌치(44) 내부를 채우는 형태로만 형성될 뿐 금속배선간 절연막(43) 상부로는 형성이 되지 않는다.
이처럼, 시드층(45)의 전면식각과 무전해도금방식을 이용하므로, 전기도금 방식에 비해 구리배선층(M1) 형성 시간을 단축시킬 수 있다. 또한, 후속 구리배선층의 CMP 공정을 진행하지 않아도 된다.
한편, 상술한 제2실시예에서는 M1의 물질로 구리배선층을 사용하였으나, 무전해도금 방식의 증착이 가능한 알루미늄배선층도 사용이 가능하다. 이와 같이, 구리배선층 또는 알루미늄배선층을 무전해도금방식으로 형성할 때, 활성화착제층, 즉 시드층(46)이 트렌치의 측벽에만 노출되어 있기 때문에 선택적인 무전해도금이 일어난다. 바람직하게, 구리배선층 도금시, 무전해도금용액은 CuSO4와 같은 구리의 양이온을 포함하는 물질, 포말데이드(Formaldehyde, HCHO)와 같은 환원제(reducing agent), pH 조절 및 용액안정을 위한 pH 조절제(adjuster) 등의 몇가지 첨가제들(complexing agent 또는 surfactant)로 구성된다.
그리고, 무전해 도금액은 Cu2+ 이온의 농도가 10-4∼10M(Mole)이 되도록 제조하며, 용액의 pH는 10∼13을 유지하도록 한다. 그리고, 무전해도금액의 온도는 20 ∼100℃가 유지되도록 하고, 구리배선층의 무전해도금후에는 열처리를 진행한다. 이때, 열처리는 25∼400℃의 온도에서 1초∼3시간 동안 진행한다.
도 4d에 도시된 바와 같이, 구리배선층(M1)의 표면 상에 선택적으로 제2배리어메탈(47)을 형성한다.
이때, 제2배리어메탈(47)은 텅스텐의 선택적 증착에 의해 형성된다. 즉, 텅스텐의 선택적 증착이라 함은, 텅스텐 이온의 선택적 성장원리를 이용하여 금속배선간절연막(43) 상에서는 증착이 이루어지지 않고, 단지 노출된 구리배선층(M1) 및 제1배리어메탈(45) 및 시드층(46)의 표면상에서만 텅스텐의 증착이 일어나는 성질을 이용하는 것이다.
바람직하게, 텅스텐의 선택적 증착은 ALD, CVD, 무전해도금(Electroless plating) 또는 전기도금(Electro plating) 방식을 이용하여 가능하다. 예컨대, 텅스텐의 선택적 증착은 1초∼10분동안 진행하여 20∼500Å의 두께로 형성한다.
이어서, 선택적으로 형성된 제2배리어메탈(47)에 대해 산화 또는 질화를 진행한다. 여기서, 산화 또는 질화는 플라즈마처리(plasma treatment), 퍼니스어닐(Furnace anneal) 또는 자연산화법을 이용하여 제2배리어메탈(47)인 텅스텐을 WOx, WNx 또는 WOx/W 이중층 구조로 바꾼다. 이때, 플라즈마처리는 리모트플라즈마(Remote plasma)를 사용하거나 플라즈마식각이 가능한다. 리모트플라즈마를 사용하는 경우는 반응처리(reaction treatment)를 이용하는 방법이며, 플라즈마식각을 적용하는 경우는 싱글 또는 듀얼주파수(singel or dual frequench) 식각이 가능하며, 플라즈마처리시에는 O2, O3 또는 이들의 혼합기체를 사용하고, 각 플라즈마처리시 단일스텝 및 1∼10회 다단계 스텝의 처리가 가능하게 하는 플라즈마처리방법을 포함한다. WNx를 형성하는 경우에는 분위기기체를 N2 가스를 사용한다. 그리고, 플라즈마 처리시 파워는 1∼1000W의 범위로 하며, 플라즈마처리시간은 1초∼10분동안 진행한다.
그리고 나서, DI(Deionized water)와 산(acid)의 조합한 용액을 이용하여 세정을 진행한다.
이하, 제2배리어메탈(47)은 산화 또는 질화가 진행된 절연물 상태라 가정하며, 산화 또는 질화된 텅스텐은 배리어메탈의 역할을 충분히 수행한다.
도 4e에 도시된 바와 같이, CMP 공정을 진행하는데, 이때 CMP 공정은 제2배리어메탈(47)에 대한 CMP 공정이다. 즉, 구리배선층(M1)을 트렌치 내부에 채워지는 형태로만 형성한 상태이므로 CMP 공정시 구리배선층(M1)은 연마가 되지 않고, 오직 제2배리어메탈(47)만 연마가 진행된다.
이후, 도 4f에 도시된 바와 같이, 다층의 금속배선(M2) 형성시 전술한 바와 같은 일련의 방법에 의해 형성한다. 여기서, M1과 M2의 연결을 위해서, 층간절연막(48) 증착 및 비아(49)의 형성이 수반되며, 비아(49) 형성을 위한 비아홀 식각시 제2배리어메탈(47)도 식각하여 M1과 M2가 비아(49)를 통해 전기적으로 연결되도록 한다.
상술한 제2실시예에 따르면, 식각스탑층 및 확산배리어 역할을 하는 SiN, SiC 등의 굴절율이 큰 절연막을 증착하지 않아도 되므로, 마이크로렌즈에서 입사된 빛의 광경로에 절연막의 층수를 현저히 줄일 수 있다. 즉, 도 4f에 도시된 것처럼, 포토다이오드(PD)로 입사되는 빛의 경로에 층간절연막(42, 48)만 존재하고 굴절율이 큰 식각스탑층 등이 존재하지 않으므로 스캐터링효과를 감소시켜 감도를 향상시키는 결과를 가져온다.
또한, CMP 공정시에 캡핑확산배리어층만 연마하므로 큰 단차로 인한 CMP 공정의 어려움을 제거하고, 트렌치 내부에만 구리배선층을 형성하므로 두꺼운 구리배선층을 형성할 필요가 없어 비용을 절감한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 굴절율이 큰 식각스탑층 및 구리확산배리어 역할을 하는 실리콘나이트라이드 또는 실리콘카바이드를 사용하지 않으면서 금속배선간 절연막(IMD)을 LPD 산화막으로 형성하므로써 광투과 특성을 개선시킬 수 있는 효과가 있다.
또한, 플라즈마를 이용한 절연막(IMD) 증착 공정 및 식각공정을 줄이므로 플라즈마손상이 없고, 비아홀의 상단부에 의도적으로 패싯을 형성하므로써 후속 배리어메탈 증착에 유리하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 선택적으로 LPD 산화막을 증착하여 금속배선을 형성하므로 식각스탑층을 도입할 필요가 없어 공정이 단순해지고, 이웃한 금속배선 사이의 인터캐패시턴스(Inter capacitance)를 개선시킨다.

Claims (36)

  1. 포토다이오드가 형성된 반도체기판 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 제1포토레지스트패턴을 형성하는 단계;
    상기 제1층간절연막 상에 액상증착방식으로 제1산화막을 형성하는 단계;
    상기 제1포토레지스트패턴을 제거하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내부에 리세스된 제1구리배선층을 형성하는 단계;
    상기 제1구리배선층 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 비아홀을 형성하는 단계;
    상기 비아홀을 채우면서 일부분이 상부로 돌출된 제2포토레지스트패턴을 형성하는 단계;
    상기 제2포토레지스트패턴 외측의 제2층간절연막 상에 액상증착방식으로 제2산화막을 형성하는 단계;
    상기 제2포토레지스트패턴을 제거하여 제2트렌치를 형성함과 동시에 상기 비아홀을 오픈시키는 단계; 및
    상기 제2트렌치와 비아홀에 채워지며 상부가 리세스된 제2구리배선층을 형성하는 단계
    를 포함하는 씨모스 이미지 센서의 금속배선 제조 방법.
  2. 제1항에 있어서,
    상기 제1산화막과 제2산화막을 성장시키는 단계는,
    25∼35℃의 과포화된 하이드로플루오실린산(H2SiF6) 수용액에 보릭산(H3BO3)을 첨가한 혼합수용액에 침적하여 성장시키는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  3. 제2항에 있어서,
    보릭산(H3BO3)은 20∼30% 첨가하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1산화막과 제2산화막은,
    각각 상기 제1,2구리배선층 높이보다 500Å∼1000Å 더 두껍게 성장시키는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  5. 제4항에 있어서,
    상기 제1산화막과 제2산화막은, 4000Å∼5000Å 두께로 성장시키는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2포토레지스트패턴을 제거하는 단계는,
    마이크로다운스트림을 이용한 산소 플라즈마 장치를 이용한 스트립으로 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2포토레지스트패턴의 스트립시, 파워는 1500∼1800W, 플라즈마에 의해 분해된 산소라디칼의 반응성을 높이기 위하여 웨이퍼의 온도를 200℃ 정도에서 진행하며, 산소 가스의 유량은 200∼300sccm으로 하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  8. 제1항에 있어서,
    상기 제1구리배선층과 제2구리배선층을 형성하는 단계는,
    전기도금 방식으로 구리막을 형성하는 단계; 및
    CMP 방법을 이용하여 상기 구리막을 평탄화시키는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  9. 제8항에 있어서,
    상기 구리막을 형성하기 전에 제1배리어메탈과 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  10. 제9항에 있어서,
    상기 구리막의 CMP 공정후에 제2배리어메탈을 형성하는 단계; 및
    상기 제2배리어메탈을 CMP 방법을 이용하여 평탄화시키는 단계
    를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  11. 제1항에 있어서,
    상기 제1구리배선층과 상기 제2구리배선층의 리세스깊이는 500Å∼1000Å이 되도록 하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  12. 제1항에 있어서,
    상기 비아홀을 형성하는 단계는,
    상기 제2층간절연막 상에 비아마스크를 형성하는 단계;
    상기 비아마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비아홀을 형성하는 단계; 및
    상기 비아마스크를 제거하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  13. 제12항에 있어서,
    상기 제2층간절연막의 식각시,
    C/F 비율이 높은 가스를 메인 식각가스로 사용하고, 상기 메인 식각가스에 수소가 함유된 가스, O2 및 Ar을 첨가하며, 식각챔버의 바텀온도를 20∼40℃로 하여 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  14. 제13항에 있어서,
    상기 제2층간절연막의 식각시,
    압력은 30∼50mT, 소스파워는 1800∼2000W, 바이어스파워는 1500∼1700W, 상기 메인식각가스의 유량은 15∼20sccm, 상기 수소가 함유된 가스의 유량은 2∼3sccm, 상기 O2의 유량은 10∼20sccm, 상기 Ar의 유량은 400∼600sccm으로 하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  15. 제14항에 있어서,
    상기 메인식각가스는 C4F8 또는 C5F8를 사용하고, 상기 수소가 함유된 가스는 CH2F2를 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  16. 제12항에 있어서,
    상기 비아마스크를 제거하는 단계는,
    산소플라즈마를 이용한 스트립으로 상기 비아마스크를 제거함과 동시에 바이어스 파워에 의한 스퍼터링 효과를 크게 하여 상기 비아홀 상단부에 패싯을 유발시키는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  17. 제16항에 있어서,
    상기 비아마스크를 제거하기 위한 스트립 공정은, 압력은 100∼200mT, 소스파워는 1800∼2000W, 바이어스파워는 300∼500W, O2의 유량은 200∼300sccm으로 하여 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  18. 포토다이오드가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 금속배선이 형성될 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 시드층을 형성하는 단계;
    상기 시드층을 이용하여 상기 트렌치 내부를 채우는 금속배선을 형성하는 단계;
    상기 금속배선의 노출된 표면 상에 선택적으로 배리어메탈을 형성하는 단계;
    상기 배리어메탈을 후처리하여 절연물로 바꾸는 단계; 및
    상기 후처리된 배리어메탈을 CMP로 평탄화하는 단계
    를 포함하는 씨모스 이미지 센서의 금속배선 제조 방법.
  19. 제18항에 있어서,
    상기 금속배선을 형성하는 단계는,
    무전해도금방식을 이용하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  20. 제19항에 있어서,
    상기 금속배선층은, 구리막을 상기 무전해도금방식으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  21. 제20항에 있어서,
    상기 무전해도금방식 이용시 무전해 도금액은 Cu2+ 이온의 농도가 10-4∼10M이 되도록 제조하며, 용액의 pH는 10∼13을 유지하도록 하고, 상기 무전해도금액의 온도는 20 ∼100℃가 유지되도록 하며, 상기 무전해도금후에는 25∼400℃의 온도에서 1초∼3시간 동안 열처리하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  22. 제19항에 있어서,
    상기 금속배선층은, 알루미늄막을 상기 무전해도금방식으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  23. 제18항에 있어서,
    상기 배리어메탈을 형성하는 단계는,
    상기 금속배선층의 노출된 표면에만 텅스텐의 증착이 선택적으로 일어나도록 하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  24. 제23항에 있어서,
    상기 텅스텐의 선택적 증착은, ALD, CVD, 무전해도금 또는 전기도금 방식을 이용하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  25. 제24항에 있어서,
    상기 텅스텐의 선택적 증착은 1초∼10분동안 진행하여 20∼500Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  26. 제18항에 있어서,
    상기 배리어메탈을 절연물로 바꾸는 후처리 단계는,
    산화 또는 질화로 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  27. 제26항에 있어서,
    상기 산화 또는 질화는, 플라즈마처리, 퍼니스어닐 또는 자연산화법을 이용하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  28. 제27항에 있어서,
    상기 플라즈마처리는 리모트플라즈마를 사용하거나 플라즈마식각으로 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  29. 제28항에 있어서,
    상기 플라즈마식각은, 싱글 또는 듀얼주파수 식각으로 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  30. 제28항에 있어서,
    상기 플라즈마처리시, O2, O3 또는 이들의 혼합기체를 사용하고, 단일스텝 및 1∼10회 다단계 스텝의 처리로 진행한느 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  31. 제30항에 있어서,
    상기 플라즈마 처리시 파워는 1∼1000W의 범위로 하며, 플라즈마처리시간은 1초∼10분동안 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  32. 제26항에 있어서,
    상기 후처리단계후에,
    DI와 산(acid)을 조합한 용액을 이용하여 세정하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  33. 제18항에 있어서,
    상기 시드층을 형성하는 단계는,
    상기 트렌치를 포함한 전면에 시드층을 형성하는 단계; 및
    전면식각을 통해 상기 시드층을 상기 트렌치의 양측벽에만 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  34. 제33항에 있어서,
    상기 시드층은 Cu, Ag, Au, Ti 및 Al로 이루어진 그룹중에서 선택된 어느 하나를 PVD, CVD, ALD, 전기도금 또는 무전해도금법 중에서 선택된 하나의 증착법을 이용하여 50∼3000Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  35. 제33항에 있어서,
    상기 시드층을 형성하기 전에 배리어메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
  36. 제35항에 있어서,
    상기 배리어메탈은 이오나이즈드 PVD TiN, CVD TiN, MOCVD TiN, 이오나이즈 드 PVD Ta, 이오나이즈드 PVD TaN, CVD Ta, CVD TaN, CVD W, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN 및 CVD TaSiN로 이루어진 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 금속배선 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943493B1 (ko) * 2007-12-05 2010-02-22 주식회사 동부하이텍 반도체 소자 및 그의 금속 배선 형성 방법
KR101023074B1 (ko) * 2008-09-23 2011-03-24 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
KR101024739B1 (ko) * 2008-09-30 2011-03-24 주식회사 동부하이텍 이미지 센서 및 이미지 센서의 제조 방법
WO2013095438A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Fully encapsulated conductive lines
US10741441B2 (en) 2018-09-28 2020-08-11 International Business Machines Corporation Collar formation for chamfer-less and chamfered vias

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943493B1 (ko) * 2007-12-05 2010-02-22 주식회사 동부하이텍 반도체 소자 및 그의 금속 배선 형성 방법
KR101023074B1 (ko) * 2008-09-23 2011-03-24 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
US8120129B2 (en) 2008-09-23 2012-02-21 Dongbu Hitek Co., Ltd. Image sensor and method of manufacturing the same
KR101024739B1 (ko) * 2008-09-30 2011-03-24 주식회사 동부하이텍 이미지 센서 및 이미지 센서의 제조 방법
WO2013095438A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Fully encapsulated conductive lines
CN104094382A (zh) * 2011-12-21 2014-10-08 英特尔公司 完全包封的导电线
US10741441B2 (en) 2018-09-28 2020-08-11 International Business Machines Corporation Collar formation for chamfer-less and chamfered vias

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