KR20070068667A - Method for manufacturing of isolation in semiconductor device - Google Patents

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KR20070068667A
KR20070068667A KR1020050130546A KR20050130546A KR20070068667A KR 20070068667 A KR20070068667 A KR 20070068667A KR 1020050130546 A KR1020050130546 A KR 1020050130546A KR 20050130546 A KR20050130546 A KR 20050130546A KR 20070068667 A KR20070068667 A KR 20070068667A
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김은미
공필구
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주식회사 하이닉스반도체
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Abstract

A method for forming an isolation film in a semiconductor device is provided to secure a good transistor characteristic by preventing horns from being formed on voids of the isolation film and a bottom portion of a recess. A semiconductor substrate(31) is etched to form a slope-shaped upper region(35) of a trench(R). A spacer insulation layer is formed on the entire surface of the substrate having the upper region of the trench. The substrate positioned under the upper region is etched to form a vertical-shaped lower region(37) of the trench. An isolation film(38) is formed to fill the trench. The trench is etched to form a recess pattern for a recess gate.

Description

반도체 소자의 소자분리막 제조방법{METHOD FOR MANUFACTURING OF ISOLATION IN SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING OF ISOLATION IN SEMICONDUCTOR DEVICE

도 1은 종래 기술에 따른 수직 프로파일을 갖는 반도체 소자를 설명하기 위한 TEM사진,1 is a TEM photograph for explaining a semiconductor device having a vertical profile according to the prior art,

도 2는 종래 기술에 따른 슬로프 프로파일을 갖는 반도체 소자를 설명하기 위한 TEM사진,Figure 2 is a TEM photograph for explaining a semiconductor device having a slope profile according to the prior art,

도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 패드산화막31 semiconductor substrate 32 pad oxide film

33 : 패드질화막 34 : 감광막33: pad nitride film 34: photosensitive film

35 : 트렌치의 상부영역 36 : 스페이서절연막35 upper region of trench 36 spacer insulating film

37 : 트렌치의 하부영역 38 : 소자분리막37: lower region of the trench 38: isolation layer

39 : 리세스39: recess

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자분리막 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a device isolation film of a semiconductor device.

반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 정션 누설전류(Junction Leakage)가 생겨 소자의 리프레시 특성을 확보하기가 어렵다.Conventional planar gate wiring formation methods for forming gates over flat active regions as semiconductor devices become highly integrated have increased gate channel lengths and implant doping concentrations. Junction leakage occurs due to an increase in electric filed, making it difficult to secure refresh characteristics of the device.

이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스 패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.In order to improve this, a recess gate process is performed in which an active region substrate is etched into a recess pattern and a gate is formed by using a gate wiring method. Applying the recess gate process can increase the channel length and decrease the ion implantation doping concentration, thereby improving the refresh characteristics of the device.

도 1은 종래 기술에 따른 수직 프로파일을 갖는 반도체 소자를 설명하기 위한 TEM사진이다.1 is a TEM photograph for explaining a semiconductor device having a vertical profile according to the prior art.

도 1을 참조하면, 소자분리막의 앵글(Angle)을 수직하게 형성하여 보이드(100)가 발생하는 것을 알 수 있다.Referring to FIG. 1, it can be seen that the void 100 is generated by vertically forming an angle of the device isolation layer.

상기 소자분리막의 앵글(Angle)을 수직하게 형성할 경우, 소자분리막 갭필(Gapfill)시 액티브 프로파일이 수직하여 보이드(void)가 발생하여 결정적인 불량 을 발생시킨다. 즉, 일정깊이 이상의 깊이를 구현할 수가 없어서 소자의 리프레시를 개선하지 못하고, 트렌지스터의 특성 저하를 유발하는 문제점이 있다. When the angle of the device isolation layer is vertically formed, a void occurs due to the vertical vertical profile of the device isolation layer gapfill, resulting in a critical defect. That is, since a depth greater than a certain depth cannot be realized, there is a problem in that the refresh of the device is not improved and the characteristics of the transistor are deteriorated.

이로 인해, 소자분리막의 보이드를 해결하기 위해 슬로프 프로파일을 갖는 소자분리막을 형성하는 공정이 제안되고 있다.For this reason, in order to solve the void of an element isolation film, the process of forming the element isolation film which has a slope profile is proposed.

도 2는 종래 기술에 따른 슬로프 프로파일을 갖는 반도체 소자를 설명하기 위한 TEM사진이다.2 is a TEM photograph for explaining a semiconductor device having a slope profile according to the prior art.

도 2를 참조하면, 소자분리막을 슬로프 프로파일로 형성하여 보이드는 발생하지 않았지만, 리세스 바텀부와 소자분리막이 만나는 액티브영역의 끝단에 첨점(Horn, 200)이 발생하는 것을 알 수 있다.Referring to FIG. 2, although voids do not occur due to the formation of the device isolation layer in the slope profile, peaks (Horn, 200) occur at the end of the active region where the recess bottom portion and the device isolation layer meet.

위와 같은, 첨점으로 누설전류가 발생하는 문제점이 있다.As described above, there is a problem in that leakage current occurs as a peak.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리막의 보이드와 첨점의 생성을 방지할 수 있는 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a device isolation film manufacturing method of a semiconductor device capable of preventing the generation of voids and dots of the device isolation film.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 제조방법은 반도체기판을 소정 깊이로 식각하여 식각모양이 슬로프 형태를 갖는 트렌치의 상부영역을 형성하는 단계, 상기 트렌치의 상부영역이 포함된 전면에 스페이서절연막을 형성하는 단계, 상기 상부영역 아래의 반도체기판을 소정 깊이로 식각하여 식각모양이 수직 형태를 갖는 트렌치의 하부영역을 형성하는 단계, 상기 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 트렌치에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스게이트를 위한 리세스패턴을 형성하는 단계를 포함한다.In order to achieve the above object, a method of fabricating an isolation layer of a semiconductor device according to an embodiment of the present invention may include forming an upper region of a trench having an etched slope by etching a semiconductor substrate to a predetermined depth, and including an upper region of the trench. Forming a spacer insulating layer in the trench, etching a semiconductor substrate below the upper region to a predetermined depth, forming a lower region of the trench having an etched vertical shape, and forming a device isolation layer embedded in the trench; Etching the active region defined by the trench to a predetermined depth to form a recess pattern for the recess gate.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 순차로 적층한다. 여기서, 패드질화막(33)은 후속 트렌치 공정시 하드마스크와 소자분리막 평탄화 공정시 식각스톱역할을 하기 위한 것이다.As shown in FIG. 3A, the pad oxide film 32 and the pad nitride film 33 are sequentially stacked on the semiconductor substrate 31. Here, the pad nitride layer 33 serves as an etch stop during the hard mask and the device isolation layer planarization process in the subsequent trench process.

이어서, 패드질화막(33) 상에 감광막(34)을 형성하고, 노광 및 현상으로 패터닝하여 소자분리예정지역을 오픈시킨다.Subsequently, a photoresist film 34 is formed on the pad nitride film 33 and patterned by exposure and development to open the device isolation region.

도 3b에 도시된 바와 같이, 감광막(34)을 식각마스크로 패드질화막(33), 패드산화막(32)과 반도체 기판(31)의 소정부분을 식각한다. 여기서, 식각은 TCP 또는 ICP 타입의 플라즈마소스에서 플루오린(Fluorine)계 플라즈마로 실시하되, 패드산화막(32)에서 식각을 정지하는 것이 아니라 반도체 기판(31)을 500Å∼1000Å의 깊이로 소정식각하여 트렌치의 상부영역(35)을 형성한다.As illustrated in FIG. 3B, the pad nitride layer 33, the pad oxide layer 32, and a predetermined portion of the semiconductor substrate 31 are etched using the photoresist layer 34 as an etching mask. The etching may be performed using a fluorine-based plasma in a plasma source of a TCP or ICP type, and the semiconductor substrate 31 may be etched to a depth of 500 to 1000 아니라 instead of stopping the etch on the pad oxide layer 32. The upper region 35 of the trench is formed.

이때, 플루오린계 플라즈마로 인해 폴리머가 형성되면서 식각되어 트렌치의 상부영역(35)은 슬로프(Slope, 35a) 프로파일을 갖고 형성되어 후속 소자분리막 형성을 위한 갭필마진을 확보할 수 있다.At this time, the polymer is formed by etching the fluorine-based plasma so that the upper region 35 of the trench is formed with a slope (35a) profile to secure a gap fill margin for subsequent device isolation layer formation.

도 3c에 도시된 바와 같이, 트렌치의 상부영역(35)이 포함된 전면에 스페이서절연막(36)을 형성한다. 여기서, 스페이서절연막(36)은 후속 트렌치의 하부영역 식각시 스페이서역할을 하기 위한 것으로 열산화막(Thermal Oxide)으로 형성하되, 50Å∼200Å의 두께로 형성한다.As shown in FIG. 3C, a spacer insulating layer 36 is formed on the entire surface including the upper region 35 of the trench. Here, the spacer insulating layer 36 is formed as a thermal oxide film to serve as a spacer when etching the lower region of the subsequent trench, but is formed to have a thickness of 50 kPa to 200 kPa.

도 3d에 도시된 바와 같이, 트렌치의 상부영역(35) 아래의 반도체 기판(31)을 식각하여 트렌치의 하부영역(37)을 형성한다. 여기서, 트렌치의 하부영역(37)은 수직 프로파일(Vertical, 37a)을 갖는다.As shown in FIG. 3D, the semiconductor substrate 31 under the upper region 35 of the trench is etched to form the lower region 37 of the trench. Here, the lower region 37 of the trench has a vertical profile 37a.

이를 위해, 트렌치의 상부영역(35) 아래의 스페이서절연막(36)을 식각하되, MERIE 타입의 플라즈마 소스에서 플루오린계 플라즈마로 식각하여 하부 반도체 기판(31)을 오픈 시킨다. 트렌치의 상부영역(35) 아래의 스페이서절연막(36)이 식각되는 시점에서 패드질화막(33) 상부에 형성된 스페이서절연막(36)도 함께 식각되어 트렌치의 상부영역(35) 측벽과 패드질화막(33) 및 패드산화막(32)의 측벽에만 잔류한다(36a). To this end, the spacer insulating layer 36 under the upper region 35 of the trench is etched, and the lower semiconductor substrate 31 is opened by etching with a fluorine-based plasma from a MERIE type plasma source. At the time when the spacer insulation layer 36 under the upper region 35 of the trench is etched, the spacer insulation layer 36 formed on the pad nitride layer 33 is also etched to form sidewalls of the trench 35 and the pad nitride layer 33. And remain only on the sidewalls of the pad oxide film 32 (36a).

이어서, 스페이서절연막(36)이 제거된 트렌치의 상부영역(35) 아래의 반도체 기판(31)을 소정식각하여 트렌치의 하부영역(37)을 형성한다. 이를 위해, DPS, MERIE, Herical, Helicon 또는 ECR 타입의 하이덴시티플라즈마소스(High Density Plasma Source)에서 염소(Chlorine)계 가스와 브롬(Bromine)계 가스로 실시한다. 여기서, 염소계가스는 Cl2, 브롬계가스는 HBr을 사용하되 Cl2는 30sccm∼100sccm, HBr은 30sccm∼100sccm의 유량으로 플로우하여 실시한다. 또한, 10mT∼30mT의 압력, 1000Ｗ∼1500Ｗ의 탑파워, 200Ｗ∼400Ｗ의 바이어스파워, 30℃의 온도에서 실시한다.Subsequently, the semiconductor substrate 31 under the upper region 35 of the trench from which the spacer insulating layer 36 is removed is etched to form the lower region 37 of the trench. To this end, chlorine-based gas and bromine-based gas are performed in a high density plasma source of DPS, MERIE, Herical, Helicon, or ECR type. Here, the chlorine-based gas is Cl 2 , the bromine-based gas is HBr, but Cl 2 is carried out at a flow rate of 30sccm ~ 100sccm, HBr 30sccm ~ 100sccm. The pressure is 10 mT to 30 mT, a top power of 1000 kW to 1500 kW, a bias power of 200 kW to 400 kW, and a temperature of 30 ° C.

이어서, 트렌치의 상부영역(35) 측벽과 패드질화막(33) 및 패드산화막(32)의 측벽에 잔류하는 스페이서절연막(36a)를 제거한다. 이를 위해, 습식세정공정을 실시하는데 HF 또는 BOE로 실시할 수 있다.Subsequently, the spacer insulating layer 36a remaining on the sidewalls of the upper region 35 of the trench and the sidewalls of the pad nitride layer 33 and the pad oxide layer 32 is removed. To this end, the wet cleaning process can be carried out with HF or BOE.

위와 같이, 이방성 식각특성을 갖는 실리콘식각가스로 트렌치의 하부영역(37)을 식각하여 수직 프로파일(37a)을 갖고 형성되어, 리세스가 형성되는 바닥부에 첨점이 생기는 것을 방지할 수 있다.As described above, the lower region 37 of the trench is etched by the silicon etching gas having the anisotropic etching characteristic to be formed to have a vertical profile 37a, thereby preventing the occurrence of a dot in the bottom where the recess is formed.

이하, 트렌치의 상부영역(35)과 트렌치의 하부영역(37)으로 이루어진 트렌치를 '트렌치(Ｔ)'라고 한다.Hereinafter, a trench consisting of an upper region 35 of the trench and a lower region 37 of the trench is referred to as a 'trench T'.

도 3e에 도시된 바와 같이, 트렌치(Ｔ)를 완전히 매립하는 소자분리막(38)을 형성한다. As shown in FIG. 3E, an isolation layer 38 is formed to completely fill the trench T. As shown in FIG.

이를 위해, 트렌치(Ｔ)를 완전히 매립하도록 패드질화막(33) 상에 절연물질을 형성한다. 이때, 트렌치의 상부영역(35)이 슬로프 프로파일(35a)을 가짐으로써 얻는 갭필마진(G2)은 트렌치의 하부영역(37)고 같은 수직 프로파일(37a)로 형성했을때의 갭필마진(G1)보다 넓어서 절연물질을 매립할때 갭필마진을 확보할 수 있다. 이어서, 패드질화막(33)을 타겟으로 평탄화하고, 패드질화막(33)과 패드산화막(32)을 제거하여 활성영역을 정의하는 소자분리막(38)을 형성한다.To this end, an insulating material is formed on the pad nitride film 33 to completely fill the trench T. At this time, gaeppil margin upper region 35 of trench get by having a slope profile (35a), (G 2) is gaeppil margin when forming a vertical profile (37a) such that the lower region 37 of the trench (G 1 It is wider than) so that the gap fill margin can be secured when the insulation material is buried. Subsequently, the pad nitride film 33 is planarized to a target, and the pad nitride film 33 and the pad oxide film 32 are removed to form an isolation layer 38 defining an active region.

도 3f에 도시된 바와 같이, 소자분리막(38)이 형성된 반도체 기판(31)을 선택적으로 소정식각하여 리세스(39)를 형성한다(도 3f의 (가)).As shown in FIG. 3F, the semiconductor substrate 31 on which the device isolation film 38 is formed is selectively etched to form a recess 39 (FIG. 3F).

여기서, 리세스(39)의 바닥부와 소자분리막(38)이 만나는 액티브 영역의 끝단('Ａ')이 소자분리막(38)의 수직 프로파일(37a)로 인해 첨점이 형성되지 않는다(도 3f의 (나)).Here, the end ('A') of the active region where the bottom of the recess 39 and the device isolation film 38 meet is not formed due to the vertical profile 37a of the device isolation film 38 (see FIG. 3F). (I)).

상기한 본 발명은 트렌치의 상부영역은 슬로프 프로파일로, 하부영역은 수직 프로파일로 형성하여 소자분리막의 갭필마진을 확보하면서 리세스 바닥의 소자분리막과 만나는 액티브영역의 끝단에 형성되는 첨점을 방지할 수 있는 장점이 있다.According to the present invention, the upper region of the trench is formed as a slope profile, and the lower region is formed as a vertical profile, thereby preventing sharpness formed at the end of the active region that meets the device isolation layer at the bottom of the recess while securing a gap fill margin of the device isolation layer. There is an advantage.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 소자의 소자분리막 제조방법은 소자분리막의 보이드와 리세스 바닥부에 형성되는 첨점을 방지하여 양질의 트렌지스터 특성을 확보할 수 있어 소자구현 및 소자특성개선 등 생산성 향상에 도움을 주어 원가 절감을 할 수 있고, 디자인확보, 프로세스마진확보의 극대화가 가능하여 반도체 소자의 고집적화, 수율향상, 생산단가하락의 효과가 있다.The method of manufacturing a device isolation film of a semiconductor device according to the present invention as described above can prevent voids formed in the bottom of the device isolation film and the bottom portion of the recess to secure high-quality transistor characteristics, thereby improving productivity such as device implementation and device characteristic improvement. The cost can be reduced, the design can be secured, and the process margin can be maximized, resulting in high integration of semiconductor devices, improved yield, and reduced production cost.

Claims (15)

반도체기판을 소정 깊이로 식각하여 식각모양이 슬로프 형태를 갖는 트렌치의 상부영역을 형성하는 단계; Etching the semiconductor substrate to a predetermined depth to form an upper region of the trench having an etched slope; 상기 트렌치의 상부영역을 포함한 전면에 스페이서절연막을 형성하는 단계;Forming a spacer insulating layer on the entire surface including the upper region of the trench; 상기 상부영역 아래의 반도체기판을 소정 깊이로 식각하여 식각모양이 수직 형태를 갖는 트렌치의 하부영역을 형성하는 단계;Etching the semiconductor substrate below the upper region to a predetermined depth to form a lower region of the trench having an etched vertical shape; 상기 상부영역과 하부영역으로 이루어진 트렌치에 매립되는 소자분리막을 형성하는 단계; 및Forming an isolation layer buried in the trench formed in the upper region and the lower region; And 상기 트렌치에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스게이트를 위한 리세스패턴을 형성하는 단계Etching the active region defined by the trench to a predetermined depth to form a recess pattern for the recess gate; 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하부영역을 형성하는 단계는,Forming the lower region, 상기 트렌치의 상부영역 바닥의 스페이서절연막을 식각하는 단계; 및Etching the spacer insulating layer on the bottom of the upper region of the trench; And 상기 스페이서절연막이 제거된 상기 트렌치의 상부영역 바닥의 반도체 기판을 식각하는 단계Etching the semiconductor substrate at the bottom of the upper region of the trench from which the spacer insulating layer is removed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제2항에 있어서,The method of claim 2, 상기 트렌치의 상부영역 바닥의 스페이서절연막을 식각하는 단계는,Etching the spacer insulating layer on the bottom of the upper region of the trench, 플루오린계 가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, characterized in that the fluorine-based gas is carried out. 제2항에 있어서,The method of claim 2, 상기 트렌치의 상부영역 바닥의 반도체 기판을 식각하는 단계는,Etching the semiconductor substrate on the bottom of the upper region of the trench, 염소계가스와 불소계가스의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, comprising using a mixed gas of chlorine gas and fluorine gas. 제4항에 있어서,The method of claim 4, wherein 상기 혼합가스에서,In the mixed gas, 상기 염소계가스는 Cl2, 불소계가스는 HBr을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.The chlorine-based gas is Cl 2 , fluorine-based gas manufacturing method of a semiconductor device characterized in that using the HBr. 제4항에 있어서,The method of claim 4, wherein 상기 혼합가스에서, In the mixed gas, 상기 Cl2는 30sccm∼100sccm, HBr은 30sccm∼100sccm의 유량으로 플로우하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein Cl 2 is 30sccm ~ 100sccm, HBr is carried out by flowing at a flow rate of 30sccm ~ 100sccm. 제2항에 있어서,The method of claim 2, 상기 트렌치의 상부영역 바닥의 반도체 기판을 식각하는 단계는,Etching the semiconductor substrate on the bottom of the upper region of the trench, DPS, MERIE, 헬리컬, 헬리콘 또는 ECR 타입의 고밀도플라즈마소스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, characterized in that it is carried out with a high density plasma source of DPS, MERIE, helical, helicon or ECR type. 제2항 또는 제7항에 있어서,The method according to claim 2 or 7, 상기 트렌치의 상부영역 바닥의 반도체 기판을 식각하는 단계는,Etching the semiconductor substrate on the bottom of the upper region of the trench, 10mT∼30mT의 압력, 1000Ｗ∼1500Ｗ의 탑파워와 200Ｗ∼400Ｗ의 바텀파워로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.10 mT to 30 mT pressure, 1000 kW to 1500 kW top power and 200 kW to 400 kW bottom power. 제1항에 있어서,The method of claim 1, 상기 스페이서절연막은 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The spacer insulating film is a method of manufacturing a semiconductor device, characterized in that formed by a thermal oxide film. 제9항에 있어서,The method of claim 9, 상기 스페이서절연막은 50Å∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The spacer insulating film is formed to a thickness of 50 ~ 200 Å semiconductor device manufacturing method. 제1항에 있어서,The method of claim 1, 상기 트렌치의 상부영역은,The upper region of the trench, 500Å∼1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized by forming at a depth of 500 kV to 1000 kV. 제1항에 있어서,The method of claim 1, 상기 트렌치의 상부영역을 형성하는 단계는,Forming an upper region of the trench, TCP 또는 ICP 타입의 플라즈마 소스에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, characterized in that carried out in a TCP or ICP type plasma source. 제12항에 있어서,The method of claim 12, 상기 트렌치의 상부영역을 형성하는 단계는,Forming an upper region of the trench, 플루오린계 가스로 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized by etching with a fluorine-based gas. 제1항에 있어서,The method of claim 1, 상기 스페이서절연막을 제거하는 단계는,Removing the spacer insulating film, 습식세정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that the wet cleaning. 제14항에 있어서,The method of claim 14, 상기 습식세정은 HF 또는 BOE를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet cleaning method of manufacturing a semiconductor device, characterized in that carried out using HF or BOE.
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