KR20070064914A - 위상 분할 회로와 이를 이용한 액정표시장치 - Google Patents

Abstract

본 발명은 출력 신호 간의 시간 차를 감소시킬 수 있는 위상 분할 회로와 이를 이용한 액정표시장치에 관한 것이다.

본 발명에 따른 액정표시장치는 데이터 라인들과 게이트 라인들이 형성된 액정표시패널과; 상기 액정표시패널을 구동하기 위한 구동부를 구비하고, 상기 구동부는, n+1(n은 자연수)개의 제1 인버터들이 직렬로 연결되어, 입력 단자를 통해 입력 신호를 공급받아 제1 출력 신호를 생성하는 제1 인버터 그룹과, n개의 제2 인버터들이 직렬로 연결되어, 상기 입력 단자를 통해 상기 입력 신호를 공급받아 상기 제1 출력 신호의 반전 위상을 갖는 제2 출력 신호를 생성하는 제2 인버터 그룹과, 상기 제1 인버터들 중 상기 입력 단자로부터 k(k는 자연수)번째 인버터의 출력 노드인 제1 그룹 제k 노드에 출력 단자가 연결되고, 상기 제2 인버터들 중 상기 입력 신호가 공급되는 단자로부터 k번째 인버터의 입력 노드인 제2 그룹 제k 노드에 입력 단자가 연결된 적어도 하나의 딜레이 인버터를 포함하는 딜레이 보상회로를 구비하고, 상기 딜레이 인버터가 상기 제1 및 제2 인버터 그룹의 각 노드에 하나씩 연결된 위상 분할 회로를 포함한다.

Description

위상 분할 회로와 이를 이용한 액정표시장치{PHASE SPLITTER CIRCUIT AND LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME}

도 1은 통상의 액정표시장치를 나타내는 도면.

도 2는 종래의 위상 분할 회로를 나타내는 도면.

도 3은 도 2에 도시된 인버터의 구조를 나타내는 도면.

도 4는 도 2의 시간 지연을 나타내는 도면.

도 5는 인버터의 소자 특성에 따른 도 4의 제1 및 제2 딜레이(Delay1, Delay2)의 시간을 나타내는 도표.

도 6은 도 5의 인버터 소자 특성을 설명하기 위한 도면.

도 7은 본 발명의 실시 예에 따른 위상 분할 회로를 나타내는 도면.

도 8은 본 발명에 따른 위상 분할 회로의 인버터 공정 조건별 제1 및 제2 딜레이(Delay1, Delay2)의 시간을 나타내는 도표.

<도면의 주요 부분에 대한 부호의 간단한 설명>

1, 51 : 입력 노드 2 : 액정표시패널

3, 53 : 제1 인버터 그룹 4 : 데이터 드라이버

5, 55 : 제1 출력 노드 6 : 게이트 드라이버

7, 57 : 제2 인버터 그룹 8 : 감마전압 공급부

9, 59 : 제2 출력 노드 10 : 타이밍 컨트롤러

12 : 전원 공급부 14 : DC/DC 컨버터

16 : 인버터 18 : 백라이트

20 : 시스템 61 : 딜레이 보상 회로

본 발명은 위상 분할 회로와 액정표시장치에 관한 것으로, 특히 출력 신호 간의 시간 차를 감소시킬 수 있는 위상 분할 회로와 이를 이용한 액정표시장치에 관한 것이다.

통상적으로, 액정표시장치(Liquid Crystal Display)는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 액정셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 동영상을 표시하기에 적합하다. 액티브 매트릭스 타입의 액정표시장치에 사용되는 스위칭소자로는 주로 박막 트랜지스터(Thin Film Transistor : "TFT")가 이용되고 있다.

도 1은 종래의 액정표시장치를 개략적으로 나타내는 도면이다.

도 1을 참조하면, 종래의 액정표시장치의 구동장치는 액정셀들(CLc)이 매트 릭스 타입으로 배열되고 데이터 라인들(DL)과 게이트 라인들(GL)이 교차되며 그 교차부에 TFT가 형성된 액정표시패널(2)과, 액정표시패널(2)의 데이터 라인들(DL)에 데이터 신호를 공급하기 위한 데이터 드라이버(4)와, 액정표시패널(2)의 게이트 라인들(GL)에 스캔 신호를 공급하기 위한 게이트 드라이버(6)와, 데이터 드라이버(4)에 감마전압을 공급하기 위한 감마전압 공급부(8)와, 시스템(20)으로부터 공급되는 동기신호를 이용하여 데이터 드라이버(4)와 게이트 드라이버(6)를 제어하기 위한 타이밍 컨트롤러(10)와, 전원 공급부(12)로부터 공급되는 전압을 이용하여 액정표시패널(2)에 공급되는 전압들을 발생하기 위한 DC/DC 컨버터(14)와, 백라이트(18)를 구동하기 위한 인터버(16)를 구비한다.

시스템(20)은 수직/수평 동기신호(Vsync, Hsync), 클럭 신호(DCLK), 데이터 인에이블 신호(DE) 및 데이터(R,G,B)를 타이밍 컨트롤러(10)로 공급한다.

액정표시패널(2)은 데이터 라인들(DL) 및 게이트 라인들(GL)의 교차부에 매트릭스 형태로 배치되는 다수의 액정셀(Clc)을 구비한다. 액정셀(Clc)에 각각 형성된 TFT는 게이트 라인(GL)으로부터 공급되는 스캔 신호에 응답하여 데이터 라인들(DL)로부터 공급되는 데이터 신호를 액정셀(Clc)로 공급한다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소 전극과 전단 게이트 라인 사이에 형성되거나, 액정셀(Clc)의 화소 전극과 공통 전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.

감마전압 공급부(8)은 감마전압을 데이터 드라이버(4)로 공급한다.

데이터 드라이버(4)는 타이밍 컨트롤러(10)로부터의 제어신호(DDC)에 응답하여 디지털 비디오 데이터(R,G,B)를 계조값에 대응하는 아날로그 감마전압(데이터 신호)으로 변환하고, 이 아날로그 감마전압을 데이터 라인들(DL)에 공급한다.

게이트 드라이버(6)는 타이밍 컨트롤러(10)로부터의 제어신호(GDC)에 응답하여 스캔 신호를 게이트 라인들(GL)에 순차적으로 공급하여 데이터 신호가 공급되는 액정표시패널(2)의 수평 라인을 선택한다.

타이밍 컨트롤러(10)는 시스템(20)으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync) 및 클럭 신호(DCLK)를 이용하여 데이터 드라이버(4) 및 게이트 드라이버(6)를 제어하기 위한 제어신호(DDC, GDC)를 생성한다. 여기서 데이터 드라이버(4)를 제어하기 위한 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse : GSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 신호(Source Output Enable : SOC) 및 극성신호(Polarity : POL) 등이 포함된다. 그리고, 게이트 드라이버(6)를 제어하기 위한 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력신호(Gate Output Enable : GOE) 등이 포함된다. 또한, 타이밍 컨트롤러(10)는 시스템(20)으로부터 공급되는 데이터(R,G,B)를 재정렬하여 데이터 드라이버(4)로 공급한다.

DC/DC 컨버터(14)는 전원 공급부(12)로부터 입력되는 3.3V의 전압을 승압 또는 강압하여 액정표시패널(2)로 공급되는 전압을 발생한다. 이와 같은 DC/DC 컨버터(14)는 감마 기준전압, 게이트 하이전압(VGH), 게이트 로우전압(VGL) 및 공통전 압(Vcom) 등을 생성한다.

인버터(16)는 백라이트(18)를 구동시키기 위한 구동전압(구동전류)을 백라이트(18)로 공급한다. 백라이트(18)는 인버터(16)로부터 공급되는 구동전압(구동전류)에 대응되는 빛을 생성하여 액정패널(2)로 공급한다.

이러한 액정표시장치의 타이밍 컨트롤러(10), DC/DC 컨버터(14), 데이터 드라이버(4) 및 게이트 드라이버(6) 등은 위상 분할 회로로부터 출력된 신호들을 사용하여 구동된다.

위상 분할 회로는 입력된 하나의 클럭 신호를 통해 180°의 위상차를 갖는 두 개의 클럭 신호를 출력하는 회로로써, 액정표시장치 외에도 여러 분야에서 이용되고 있다.

도 2는 종래의 위상 분할 회로를 나타내는 도면이다.

도 2를 참조하면, 종래의 위상 분할 회로는 입력 노드(1)로부터 공통으로 신호를 공급받아 제1 출력 노드(5)를 통해 제1 클럭 신호(CK)를 출력하는 제1 인버터 그룹(3)과 제2 출력 노드(9)를 통해 제2 클럭 신호(CKB)를 출력하는 제2 인버터 그룹(7)을 구비한다. 제1 인버터 그룹(3)은 n+1(n은 자연수)개의 인버터(I1 내지 In+1)를 포함하고, 제2 인버터 그룹(7)은 n개의 인버터(I'1 내지 I'n)를 포함한다. 제1 인버터 그룹(3)과 제2 인버터 그룹(7)의 인버터 개수 차에 의해 제1 클럭 신호(CK)와 제2 클럭 신호(CKB)는 180°의 위상차를 가지게 된다. 제1 및 제2 인버터 그룹(3, 7)에 포함된 인버터(I1 내지 In+1, I'1 내지 I'n)들 각각은 일반적으로 도 3에 도시된 바와 같이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 이 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 단자는 입력 신호(IS)를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원(VDD, VSS) 사이에 직렬 연결된다. 이에 따라, 인버터의 출력은 PMOS 트랜지스터 및 NMOS 트랜지스터 사이의 직렬 경로 상의 노드(N)에 위치한 단자에서 변화된다. 제1 및 제2 인버터 그룹(3, 7)의 입력 노드(1)는 클럭 신호 공급부에 연결된다. 이와 같은 위상 분할 회로는 각 인버터가 가지는 부하로 인해 각각의 인버터에서 신호가 출력될 때마다 출력 신호의 라이징 타임 및 폴링 타임에 약간의 지연을 가지게 된다. 또한, 제1 인버터 그룹(3)의 인버터 개수가 제2 인버터 그룹(7)의 인버터 개수보다 1개가 더 많음으로써 그에 따른 부하에 의해 제1 인버터 그룹(3)의 출력이 제2 인버터 그룹(7)의 출력보다 더 지연되게 된다. 즉, 도 4와 같이 제1 인버터 그룹(3)의 인버터 1개에서 발생하는 부하만큼 제1 클럭 신호(CK)와 제2 클럭 신호(CKB)의 출력 타이밍에 딜레이(Dalay1, Delay2)가 발생한다. 제1 딜레이(Delay1)는 제1 클럭 신호(CK)의 폴링 타임 중간과 제2 클럭 신호(CKB)의 라이징 타임 중간의 시간 차를 나타내고, 제2 딜레이(Delay2)는 제1 클럭 신호(CK)의 라이징 타임 중간과 제2 클럭 신호(CKB)의 폴링 타임 중간의 시간 차를 나타낸다.

도 5는 도 4에 도시된 제1 및 제2 딜레이(Delay1, Delay2)의 시간을 나타내는 도표이다.

도 5의 "TT", "FF", "SF", "FS" 및 "SS"는 위상 분할 회로 내의 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압에 따른 소자 특성을 나타낸다. 문턱 전압과 "TT", "FF", "SF", "FS" 및 "SS"의 관계에 대해 도 6을 참조하 여 설명하면 다음과 같다. 문턱 전압의 절대값이 클수록 트랜지스터의 게이트 전압(Vgs)-문턱 전압(Vth)값이 작아짐으로써 트랜지스터에 흐르는 전류량이 적어져 신호 전달이 느려지고, 문턱 전압의 절대값이 작을수록 게이트 전압(Vgs)-문턱 전압(Vth)값이 커짐으로써 트랜지스터에 흐르는 전류량이 많아져 신호 전달이 빨라진다. "TT", "FF", "SF", "FS" 및 "SS"의 앞글자는 NMOS 트랜지스터의 특성을 나타내고, 뒷글자는 PMOS 트랜지스터의 특성을 나타낸다. "T"는 "Typical", "F"는 "Fast", "S"는 "Slow"를 각각 뜻한다. 따라서, "TT"는 인버터를 구성하는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 보통치로써 신호 전달 속도가 모두 보통인 경우를 나타낸다. "FF"는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 모두 빠른 경우를 나타내고, 반대로 "SS"는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 모두 느린 경우를 나타낸다. 또한, "SF"는 NMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 느리고, PMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 빠른 경우를 나타내고, 반대로 "FS"는 NMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 빠르고, PMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 느린 경우를 나타낸다.

도 5를 참조하면, 제1 및 제2 딜레이(Delay1, Delay2)는 인버터를 구성하는 트랜지스터의 소자 특성에 따라 짧게는 3.12ns에서 길게는 5.28ns까지 나타나게 된다. 이와 같이, 종래의 위상 분할 회로는 제1 및 제2 클럭 신호의 출력 타이밍을 동기화시키지 못하고, 제1 및 제2 클럭 신호 사이에 딜레이를 발생시키는 문제점이 있다.

이러한 종래의 위상 분할 회로가 액정표시장치에 적용될 경우, 액정표시장치의 구동에 있어서도 신호 불량의 문제가 발생한다.

DC/DC 컨버터의 위상 분할 회로에서 생성된 클럭 신호들은 차지 펌핑(Charge Pumping)의 역할뿐만 아니라 펌핑에 사용되는 캐패시턴스(Capacitance)를 리셋(Reset)하는 스위치와 펌핑된 차지를 외부로 전달하는 스위치를 온/오프시키는 역할을 한다. 이때, 상기 문제와 같이 위상 분할 회로에서 생성된 클럭 신호들 간에 딜레이가 발생하면, 각 스위치의 온/오프 타임이 어긋나 DC/DC 컨버터의 전력 효율이 저하된다.

상기 문제가 있는 위상 분할 회로를 타이밍 컨트롤러에서 사용할 경우, 클럭 신호들 간의 딜레이로 인해 이전에 전달된 신호와 다음에 전달된 신호가 충돌하는 현상이 발생하여 원하는 신호를 전달하지 못하게 된다.

또한 상기와 같은 위상 분할 회로에서 생성된 클럭 신호들이 데이터 드라이버 및 게이트 드라이버 내부의 쉬프트 레지스터에 공급될 경우, 클럭 신호들의 위상차를 이용하여 순차적으로 구동되는 쉬프트 레지스터가 정상적으로 동작하지 않는 문제점이 발생할 수 있다.

따라서, 본 발명의 목적은 출력 신호 간의 시간 차를 감소시킬 수 있는 위상 분할 회로와 이를 이용한 액정표시장치를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 위상 분할 회로는 n+1(n은 자연수)개의 제1 인버터들이 직렬로 연결되어, 입력 단자를 통해 입력 신호를 공급받아 제1 출력 신호를 생성하는 제1 인버터 그룹과; n개의 제2 인버터들이 직렬로 연결되어, 상기 입력 단자를 통해 상기 입력 신호를 공급받아 상기 제1 출력 신호의 반전 위상을 갖는 제2 출력 신호를 생성하는 제2 인버터 그룹과; 상기 제1 인버터들 중 상기 입력 단자로부터 k(k는 자연수)번째 인버터의 출력 노드인 제1 그룹 제k 노드에 출력 단자가 연결되고, 상기 제2 인버터들 중 상기 입력 신호가 공급되는 단자로부터 k번째 인버터의 입력 노드인 제2 그룹 제k 노드에 입력 단자가 연결된 적어도 하나의 딜레이 인버터를 포함하는 딜레이 보상회로를 구비하고, 상기 딜레이 인버터는 상기 제1 및 제2 인버터 그룹의 각 노드에 하나씩 연결된다.

상기 제1 인버터들, 상기 제2 인버터들 및 상기 딜레이 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고, 상기 PMOS 및 NMOS 트랜지스터의 게이트 단자는 입력 신호를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원 사이에 직렬 연결된다.

상기 제1 및 제2 전원은 고전위 구동 전압과 저전위 구동 전압이다.

본 발명에 따른 액정표시장치는 데이터 라인들과 게이트 라인들이 형성된 액정표시패널과; 상기 액정표시패널을 구동하기 위한 구동부를 구비하고, 상기 구동부는, n+1(n은 자연수)개의 제1 인버터들이 직렬로 연결되어, 입력 단자를 통해 입력 신호를 공급받아 제1 출력 신호를 생성하는 제1 인버터 그룹과, n개의 제2 인버 터들이 직렬로 연결되어, 상기 입력 단자를 통해 상기 입력 신호를 공급받아 상기 제1 출력 신호의 반전 위상을 갖는 제2 출력 신호를 생성하는 제2 인버터 그룹과, 상기 제1 인버터들 중 상기 입력 단자로부터 k(k는 자연수)번째 인버터의 출력 노드인 제1 그룹 제k 노드에 출력 단자가 연결되고, 상기 제2 인버터들 중 상기 입력 신호가 공급되는 단자로부터 k번째 인버터의 입력 노드인 제2 그룹 제k 노드에 입력 단자가 연결된 적어도 하나의 딜레이 인버터를 포함하는 딜레이 보상회로를 구비하고, 상기 딜레이 인버터가 상기 제1 및 제2 인버터 그룹의 각 노드에 하나씩 연결된 위상 분할 회로를 포함한다.

상기 구동부는 상기 데이터 라인들에 데이터 신호를 공급하기 위한 데이터 드라이버와; 상기 게이트 라인들에 스캔 신호를 공급하기 위한 게이트 드라이버와; 상기 데이터 드라이버 및 게이트 드라이버에 제어신호를 공급하기 위한 타이밍 컨트롤러와; 상기 액정표시장치에 필요한 전압을 발생하기 위한 DC/DC 컨버터를 구비한다.

상기 제1 인버터들, 상기 제2 인버터들 및 상기 딜레이 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고, 상기 PMOS 및 NMOS 트랜지스터의 게이트 단자는 입력 신호를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원 사이에 직렬 연결된다.

상기 제1 및 제2 전원은 고전위 구동 전압과 저전위 구동 전압이다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 7 내지 도 8을 참조하여 설명하기로 한다.

도 7은 본 발명의 실시 예에 따른 위상 분할 회로를 나타내는 도면이다.

도 7을 참조하면, 본 발명의 실시 예에 따른 위상 분할 회로는 입력 노드(51)로부터 공통으로 신호를 공급받아 제1 출력 노드(55)를 통해 제1 클럭 신호(CK)를 출력하는 제1 인버터 그룹(53)과, 제2 출력 노드(59)를 통해 제2 클럭 신호(CKB)를 출력하는 제2 인버터 그룹(57)을 구비한다. 제1 인버터 그룹(53)은 n+1(n은 자연수)개의 인버터(I1 내지 In+1)를 포함하고, 제2 인버터 그룹(57)은 n개의 인버터(I'1 내지 I'n)를 포함한다. 제1 및 제2 인버터 그룹(53, 57)에 포함된 인버터들(I1 내지 In+1, I' 내지 I'n) 각각은 종래와 마찬가지로 도 2에 도시된 바와 같이 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된다. 이 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 단자는 입력 신호(IS)를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원(VDD, VSS) 사이에 직렬 연결된다. 이에 따라, 인버터에 하이 전압이 공급되면 PMOS 트랜지스터는 턴-오프되고 NMOS 트랜지스터가 턴-온되어 출력 노드(N)를 통해 로우 전압이 출력되고, 인버터에 로우 전압이 공급되면 NMOS 트랜지스터는 턴-오프되고 PMOS 트랜지스터가 턴-온되어 출력 노드(N)를 통해 하이 전압이 출력된다. 이와 같이 입력된 신호를 반전시키는 인버터의 특징으로 인해, 제2 인버터 그룹(57)에서 출력되는 제2 클럭 신호(CKB)와, 제2 인버터 그룹(57)보다 1개의 인버터를 더 가지는 제1 인버터 그룹(53)에서 출력되는 제1 클럭 신호(CK)는 180°의 위상차를 가지게 된다. 이때, 기본적으로 각 인버터 들은 각각의 부하를 가지고 있기 때문에 각각의 인버터에서 출력되는 신호들에는 그 부하에 따른 시간 지연이 나타나게 된다.

제1 인버터 그룹(53)이 제2 인버터 그룹(57)보다 1개의 인버터를 더 가짐으로써 그에 따른 추가 부하만큼 제1 클럭 신호(CK)가 제2 클럭 신호(CKB)에 비해 더 지연되는 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 위상 분할 회로는 딜레이 보상 회로(61)를 더 구비한다.

딜레이 보상 회로(61)는 제1 내지 제m 딜레이 인버터(DI1 내지 DIm)를 포함한다. 딜레이 인버터(DI1 내지 DIm)들은 입력 단자가 제2 인버터 그룹(57)에 연결되고, 출력 단자가 제1 인버터 그룹(53)에 연결된다. 제1 인버터 그룹(53)의 인버터(I1 내지 In+1) 중, 입력 노드(51)로부터 k번째 인버터(Ik)의 출력 노드를 제1 그룹 제k 노드(Nk)라 하고, 제2 인버터 그룹(57)의 인버터(I'1 내지 I'n) 중, 입력 노드(51)로부터 k번째 인버터의(I'k)의 입력 노드를 제2 그룹 제k 노드(N'k)라 할 때, k번째 딜레이 인버터(DIk)는 그 입력 단자가 제2 그룹 제k 노드(N'k)에 연결되고, 출력 단자가 제1 그룹 제k 노드(Nk)에 연결된다. 이때, 딜레이 인버터(DI1 내지 DIm)는 각 노드에 하나씩 연결될 수 있다.

이러한 딜레이 인버터(DI1 내지 DIm)는 제1 클럭 신호(CK)를 제1 클럭 신호(CK)에 비해 출력이 빠른 제2 클럭 신호(CKB)에 동기화시켜주는 역할을 한다. 또한, 딜레이 인버터(DI1 내지 DIm)는 가지고 있는 부하를 통해 제2 인버터 그룹(57) 출력 신호의 부하를 증가시킴으로써 제2 클럭 신호(CKB)의 진행을 늦춰주는 역할도 동시에 수행한다. 따라서, 딜레이 인버터(DI1 내지 DIm)는 제1 클럭 신호(CK)와 제2 클럭 신호(CKB) 간의 시간 지연을 최소화시켜줄 수 있는 개수로 형성되며, 구체적인 개수는 위상 분할 회로의 시뮬레이션 결과에 따라 결정된다. 즉, 각 위상 분할 회로의 특징에 따라 이 딜레이 인버터(DI1 내지 DIm)의 개수가 다를 수 있다.

도 8은 본 발명에 따른 위상 분할 회로의 인버터 소자 특성별 제1 및 제2 딜레이(Delay1, Delay2)의 시간을 나타내는 도표이다.

제1 및 제2 딜레이(Delay1, Delay2)가 나타내는 바는 도 4와 동일하다. 제1 딜레이(Delay1)는 제1 클럭 신호(CK)의 폴링 타임 중간과 제2 클럭 신호(CKB)의 라이징 타임 중간의 시간 차를 나타내고, 제2 딜레이(Delay2)는 제1 클럭 신호(CK)의 라이징 타임 중간과 제2 클럭 신호(CKB)의 폴링 타임 중간의 시간 차를 나타낸다.

도 8의 "TT", "FF", "SF", "FS" 및 "SS"는 도 6에 도시된 바와 같이 위상 분할 회로 내의 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압에 따른 인버터의 공정 조건을 나타낸다. 문턱 전압의 절대값이 클수록 트랜지스터의 게이트 전압(Vgs)-문턱 전압(Vth)값이 작아짐으로써 트랜지스터에 흐르는 전류량이 적어져 신호 전달이 느려지고, 문턱 전압의 절대값이 작을수록 게이트 전압(Vgs)-문턱 전압(Vth)값이 커짐으로써 트랜지스터에 흐르는 전류량이 많아져 신호 전달이 빨라진다. "TT", "FF", "SF", "FS" 및 "SS"의 앞글자는 NMOS 트랜지스터의 특성을 나타내고, 뒷글자는 PMOS 트랜지스터의 특성을 나타낸다. "T"는 "Typical", "F"는 "Fast", "S"는 "Slow"를 각각 뜻한다. 따라서, "TT"는 인버터를 구성하는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 보통치로써 신호 전달 속도가 모두 보통인 경우를 나타낸다. "FF"는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 모두 빠른 경우를 나타내고, 반대로 "SS"는 NMOS 및 PMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 모두 느린 경우를 나타낸다. 또한, "SF"는 NMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 느리고, PMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 빠른 경우를 나타내고, 반대로 "FS"는 NMOS 트랜지스터가 그 문턱 전압의 절대값이 작아 신호 전달 속도가 빠르고, PMOS 트랜지스터가 그 문턱 전압의 절대값이 커서 신호 전달 속도가 느린 경우를 나타낸다.

도 8을 참조하면, 제1 및 제2 딜레이(Delay1, Delay2)는 인버터를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 소자 특성에 따라 짧게는 10ps에서 길게는 743ps로 나타난다. 종래의 위상 분할 회로에서는 제1 및 제2 딜레이(Delay1, Delay2)가 길게는 5.28ns까지 나타나고, 짧아도 3.12ns로 나타났던 것에 비하여 볼 때, 본 발명의 위상 회로는 출력 신호들 간의 시간 차에서 큰 감소 효과를 가짐을 알 수 있다.

이와 같은 위상 분할 회로는 액정표시장치의 DC/DC 컨버터, 타이밍 컨트롤러, 데이터 드라이버 및 게이트 드라이버에 적용될 수 있다.

DC/DC 컨버터의 위상 분할 회로에서 생성된 클럭 신호들은 차지 펌핑(Charge Pumping)의 역할뿐만 아니라 펌핑에 사용되는 캐패시턴스(Capacitance)를 리셋(Reset)하는 스위치와 펌핑된 차지를 외부로 전달하는 스위치를 온/오프시키는 역할을 한다.

타이밍 컨트롤러에서는 위상 분할 회로에서 생성된 클럭 신호들을 통해 데이 터 드라이버 및 게이트 드라이버에 공급되는 제어 신호들의 출력 타이밍을 제어할 수 있다.

또한 상기와 같은 위상 분할 회로에서 생성된 클럭 신호들이 데이터 드라이버 및 게이트 드라이버 내부의 쉬프트 레지스터에 공급될 경우, 쉬프트 레지스터의 각 입력단에 위상이 다른 클럭 신호들이 번갈아가며 공급됨으로써 쉬프트 레지스터가 순차적으로 구동하게 된다.

상술한 바와 같이, 본 발명에 따른 위상 분할 회로는 신호의 출력이 지연되는 인버터 그룹의 출력 신호를 신호의 출력이 빠른 인버터 그룹의 출력 신호에 동기화시켜주는 딜레이 보상 회로를 구비함으로써 출력 신호 간의 시간 차를 크게 감소시킬 수 있다. 또한, 본 발명에 따른 위상 분할 회로를 이용한 액정표시장치는 타이밍이 동기화된 클럭 신호를 사용함으로써 그 구동시에 발생하는 신호 불량을 최소화할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

1. n+1(n은 자연수)개의 제1 인버터들이 직렬로 연결되어, 입력 단자를 통해 입력 신호를 공급받아 제1 출력 신호를 생성하는 제1 인버터 그룹과;

   n개의 제2 인버터들이 직렬로 연결되어, 상기 입력 단자를 통해 상기 입력 신호를 공급받아 상기 제1 출력 신호의 반전 위상을 갖는 제2 출력 신호를 생성하는 제2 인버터 그룹과;

   상기 제1 인버터들 중 상기 입력 단자로부터 k(k는 자연수)번째 인버터의 출력 노드인 제1 그룹 제k 노드에 출력 단자가 연결되고, 상기 제2 인버터들 중 상기 입력 신호가 공급되는 단자로부터 k번째 인버터의 입력 노드인 제2 그룹 제k 노드에 입력 단자가 연결된 적어도 하나의 딜레이 인버터를 포함하는 딜레이 보상회로를 구비하고,

   상기 딜레이 인버터는 상기 제1 및 제2 인버터 그룹의 각 노드에 하나씩 연결된 것을 특징으로 하는 위상 분할 회로.
2. 제1 항에 있어서,

   상기 제1 인버터들, 상기 제2 인버터들 및 상기 딜레이 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고,

   상기 PMOS 및 NMOS 트랜지스터의 게이트 단자는 입력 신호를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원 사이에 직렬 연결되는 것을 특징으로 하는 위상 분할 회로.
3. 제2 항에 있어서,

   상기 제1 및 제2 전원은 고전위 구동 전압과 저전위 구동 전압인 것을 특징으로 하는 위상 분할 회로.
4. 데이터 라인들과 게이트 라인들이 형성된 액정표시패널과;

   상기 액정표시패널을 구동하기 위한 구동부를 구비하고,

   상기 구동부는, n+1(n은 자연수)개의 제1 인버터들이 직렬로 연결되어, 입력 단자를 통해 입력 신호를 공급받아 제1 출력 신호를 생성하는 제1 인버터 그룹과, n개의 제2 인버터들이 직렬로 연결되어, 상기 입력 단자를 통해 상기 입력 신호를 공급받아 상기 제1 출력 신호의 반전 위상을 갖는 제2 출력 신호를 생성하는 제2 인버터 그룹과, 상기 제1 인버터들 중 상기 입력 단자로부터 k(k는 자연수)번째 인버터의 출력 노드인 제1 그룹 제k 노드에 출력 단자가 연결되고, 상기 제2 인버터들 중 상기 입력 신호가 공급되는 단자로부터 k번째 인버터의 입력 노드인 제2 그룹 제k 노드에 입력 단자가 연결된 적어도 하나의 딜레이 인버터를 포함하는 딜레이 보상회로를 구비하고, 상기 딜레이 인버터가 상기 제1 및 제2 인버터 그룹의 각 노드에 하나씩 연결된 위상 분할 회로를 포함하는 것을 특징으로 하는 액정표시장치.
5. 제4 항에 있어서,

   상기 구동부는,

   상기 데이터 라인들에 데이터 신호를 공급하기 위한 데이터 드라이버와;

   상기 게이트 라인들에 스캔 신호를 공급하기 위한 게이트 드라이버와;

   상기 데이터 드라이버 및 게이트 드라이버에 제어신호를 공급하기 위한 타이밍 컨트롤러와;

   상기 액정표시장치에 필요한 전압을 발생하기 위한 DC/DC 컨버터를 구비하는 것을 특징으로 하는 액정표시장치.
6. 제4 항에 있어서,

   상기 제1 인버터들, 상기 제2 인버터들 및 상기 딜레이 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고,

   상기 PMOS 및 NMOS 트랜지스터의 게이트 단자는 입력 신호를 공통으로 공급받도록 연결되고, 소스 및 드레인 단자는 제1 및 제2 전원 사이에 직렬 연결되는 것을 특징으로 하는 액정표시장치.
7. 제6 항에 있어서,

   상기 제1 및 제2 전원은 고전위 구동 전압과 저전위 구동 전압인 것을 특징으로 하는 액정표시장치.

Images