KR20070062087A - Multi stack package - Google Patents

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KR20070062087A KR1020050121795A KR20050121795A KR20070062087A KR 20070062087 A KR20070062087 A KR 20070062087A KR 1020050121795 A KR1020050121795 A KR 1020050121795A KR 20050121795 A KR20050121795 A KR 20050121795A KR 20070062087 A KR20070062087 A KR 20070062087A
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Abstract

A multi-stack package is provided to align first and second single packages by forming an alignment guide at one of the first and second single packages. A first single package(180) includes a first bump(130) disposed on a lower surface thereof and a first substrate(100) having a landing pad formed on an upper surface thereof. A second single package(280) is laminated on the first single package and includes a second substrate(200) having a second bump(220) formed on a lower surface thereof. The second bump is bonded with the landing pad. The first single package includes an alignment guide(150) which is extended from an edge of the first substrate to cover a sidewall of the second substrate.

Description

멀티 스택 패키지{MULTI STACK PACKAGE}Multi Stack Package {MULTI STACK PACKAGE}

도 1은 종래의 멀티 스택 패키지의 형성 방법을 설명하기 위한 도면이다.1 is a view for explaining a method of forming a conventional multi-stack package.

도 2는 본 발명의 일 실시예에 따른 멀티 스택 패키지를 보여주는 평면도이다.2 is a plan view illustrating a multi-stack package according to an embodiment of the present invention.

도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 4a는 본 발명의 일 실시예에 따른 멀티 스택 패키지의 일 변형예를 보여주는 평면도이다.4A is a plan view illustrating a modification of the multi-stack package according to an embodiment of the present invention.

도 4b는 본 발명의 일 실시예에 따른 멀티 스택 패키지의 다른 변형예를 보여주는 평면도이다.4B is a plan view illustrating another modified example of the multi-stack package according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 멀티 스택 패키지를 보여주는 단면도이다.5 is a cross-sectional view illustrating a multi-stack package according to another embodiment of the present invention.

본 발명은 반도체칩(semiconductor chip)이 장착된 패키지(package)에 관한 것으로, 특히, 복수개의 패키지들이 적층된 멀티 스택 패키지(multi stack package)에 관한 것이다.The present invention relates to a package on which a semiconductor chip is mounted, and more particularly, to a multi stack package in which a plurality of packages are stacked.

반도체 칩에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장 신뢰성을 장착 신뢰성을 만족시키기 위하여 지속적으로 발전하고 있다. 이와 더불어 전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 인쇄회로기판에 복수개의 반도체 칩들을 장착하기 위한 연구들이 계속 진행되고 있다. 이러한 연구에 대한 일 방안으로 멀티 스택 패키지가 제안된 바 있다. 상기 멀티 스택 패키지는 복수개의 패키지들을 적층하여 구성한 패키지이다. 이때, 각 패키지는 반도체 칩을 내장하고 있다. 상기 멀티 스택 패키지를 도면을 참조하여 설명한다.Packaging technology for semiconductor chips continues to evolve in order to meet mounting reliability with the demand for miniaturization and mounting reliability. In addition, as the performance of electronic products increases, researches for mounting a plurality of semiconductor chips on a limited size printed circuit board continue. A multi-stack package has been proposed as a solution for this research. The multi stack package is a package formed by stacking a plurality of packages. At this time, each package contains a semiconductor chip. The multi-stack package will be described with reference to the drawings.

도 1은 종래의 멀티 스택 패키지의 형성 방법을 설명하기 위한 도면이다.1 is a view for explaining a method of forming a conventional multi-stack package.

도 1을 참조하면, 하부 패키지(1)의 하부면에는 복수개의 제1 볼전극들(2, ball grids)이 배치되고, 상기 하부 패키지(1)의 상부면에 복수개의 랜딩 패드들(3, landing pads)이 배치되어 있다. 상부 패키지(5)는 상기 랜딩 패드들(3)에 각각 대응하는 제2 볼전극들(6)이 배치된다.Referring to FIG. 1, a plurality of first ball electrodes 2 are disposed on a lower surface of the lower package 1, and a plurality of landing pads 3, on the upper surface of the lower package 1. landing pads are arranged. The upper package 5 has second ball electrodes 6 corresponding to the landing pads 3, respectively.

상기 상부 패키지(5)를 상기 하부 패키지(1) 위에 정렬시키고, 상기 제2 볼전극들(6)을 상기 랜딩 패드들(3)에 각각 본딩시켜 멀티 스택 패키지를 형성한다.The upper package 5 is aligned with the lower package 1, and the second ball electrodes 6 are bonded to the landing pads 3 to form a multi-stack package.

상술한 종래의 멀티 스택 패키지의 형성 방법에서, 상기 상부 패키지(5)를 상기 하부 패키지(1) 위에 정렬시킬때, 혹은 상기 제2 볼전극들(6)을 상기 랜딩 패드들(3)에 본딩하기 위한 외압이 제공될때, 상기 상부 패키지(5) 및 상기 하부 패키지(1)에 오정렬(misalign)이 발생될 수 있다. 상기 하부 및 상부 패키지들(1,5)간의 오정렬은 수평 오정렬 및 회전 오정렬로 구분될 수 있다. 상기 수평 오정렬이란 상기 상부 패키지(5)가 제1 방향으로 수평이동되어 발생하거나, 상기 제1 방향 에 수직한 제2 방향으로 수평이동되어 발생되는 오정렬로 정의할 수 있다. 상기 회전 오정렬이란 상기 상부 패키지(5)가 상기 하부 패키지(1)의 중심을 기준으로 소정각도로 회전하여 발생되는 오정렬로 정의할 수 있다. 상기 하부 및 상부 패키지들(1,5)간의 오정려로 인하여 상기 하부 및 상부 패키지들(1,5)간의 접촉 불량이 발생되어 멀티 스택 패키지의 신뢰성이 저하될 수 있다. 특히, 상기 하부 및 상부 패키지들(1,5)간의 오정렬이 심할 경우, 상기 제2 볼전극들(6)과 상기 랜딩 패드들(3)이 서로 접촉되지 않을 수도 있다.In the above-described method of forming a multi-stack package, when the upper package 5 is aligned on the lower package 1, or the second ball electrodes 6 are bonded to the landing pads 3. When an external pressure is provided, misalignment may occur in the upper package 5 and the lower package 1. Misalignment between the lower and upper packages 1 and 5 may be divided into horizontal misalignment and rotation misalignment. The horizontal misalignment may be defined as a misalignment generated by horizontally moving the upper package 5 in a first direction or by horizontally moving in a second direction perpendicular to the first direction. The rotation misalignment may be defined as a misalignment generated by the upper package 5 rotating at a predetermined angle with respect to the center of the lower package 1. Due to misalignment between the lower and upper packages 1 and 5, poor contact between the lower and upper packages 1 and 5 may occur, thereby reducing the reliability of the multi-stack package. In particular, when the misalignment between the lower and upper packages 1 and 5 is severe, the second ball electrodes 6 and the landing pads 3 may not be in contact with each other.

본 발명은 상술한 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 적층된 패키지들의 오정렬을 방지할 수 있는 멀티 스택 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been devised to solve the above-mentioned problems, and a technical problem to be achieved by the present invention is to provide a multi-stack package that can prevent misalignment of stacked packages.

상술한 기술적 과제를 해결하기 위한 멀티 스택 패키지를 제공한다. 본 발명의 일 실시예에 따른 상기 멀티 스택 패키지는 하부면에 제1 범프(bump)가 배치되고 상부면에 랜딩 패드가 형성된 제1 기판을 포함하는 제1 단일 패키지, 및 상기 제1 단일 패키지 상에 적층되되, 하부면에 상기 랜딩 패드에 본딩되는 제2 범프가 형성된 제2 기판을 포함하는 제2 단일 패키지를 포함할 수 있다. 이때, 상기 제1 단일 패키지는 상기 제1 기판의 가장자리로부터 위로 연장되어 상기 제2 기판의 측벽을 덮는 정렬 가이드를 포함한다.To provide a multi-stack package for solving the above technical problem. The multi-stack package according to an embodiment of the present invention includes a first single package including a first substrate having a first bump disposed on a lower surface thereof and a landing pad formed on an upper surface thereof, and on the first single package. The stack may include a second single package including a second substrate having a second bump formed on the bottom surface thereof and bonded to the landing pad. In this case, the first single package includes an alignment guide extending upward from an edge of the first substrate to cover the sidewall of the second substrate.

구체적으로, 상기 제1 단일 패키지는 상기 제1 기판에 장착된 적어도 하나의 제1 반도체 칩을 더 포함할 수 있으며, 상기 제2 단일 패키지는 상기 제2 기판에 장착된 적어도 하나의 제2 반도체 칩을 더 포함할 수 있다. 상기 정렬 가이드는 상기 제1 기판의 가장자리의 전부로부터 위로 연장되거나, 상기 제2 기판의 가장자리의 일부로 부터 위로 연장될 수 있다.In detail, the first single package may further include at least one first semiconductor chip mounted on the first substrate, and the second single package may include at least one second semiconductor chip mounted on the second substrate. It may further include. The alignment guide may extend upwards from all of the edges of the first substrate or upwards from a portion of the edges of the second substrate.

본 발명의 다른 실시예에 따른 멀티 스택 패키지는 하부면에 제1 범프가 배치되고 상부면에 랜딩 패드가 형성된 제1 기판을 포함하는 제1 단일 패키지, 및 상기 제1 단일 패키지 상에 적층되되, 하부면에 상기 랜딩 패드에 본딩되는 제2 범프가 형성된 제2 기판을 포함하는 제2 단일 패키지를 포함할 수 있다. 이때, 상기 제2 단일 패키지는 상기 제2 기판의 가장자리로부터 아래로 연장되어 상기 제1 기판의 측벽을 덮는 정렬 가이드를 포함한다.According to another embodiment of the present invention, a multi-stack package may be stacked on a first single package including a first substrate on which a first bump is disposed on a lower surface and a landing pad formed on an upper surface, and the first single package. The lower surface may include a second single package including a second substrate having a second bump bonded to the landing pad. In this case, the second single package includes an alignment guide extending downward from an edge of the second substrate to cover sidewalls of the first substrate.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. Portions denoted by like reference numerals denote like elements throughout the specification.

(제1 실시예)(First embodiment)

도 2는 본 발명의 일 실시예에 따른 멀티 스택 패키지를 보여주는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.2 is a plan view illustrating a multi-stack package according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 2 및 도 3을 참조하면, 제1 단일 패키지(180)은 제1 기판(100)을 포함한 다. 상기 제1 기판(100)의 하부면에 복수개의 제1 범프들(130, first bumps)이 배치된다. 상기 제1 범프들(130)은 상기 제1 기판(100)의 하부면에 2차원적으로 배열될 수 있다. 상기 제1 범프들(130)은 외부 모듈과 접촉하는 외부 전극 단자들에 해당한다. 상기 제1 범프들(130)은 볼전극(ball grid)의 형태일 수 있다. 상기 제1 기판(100)의 상부면에 복수개의 랜딩 패드들(140)이 배치된다.2 and 3, the first single package 180 includes a first substrate 100. A plurality of first bumps 130 are disposed on the bottom surface of the first substrate 100. The first bumps 130 may be two-dimensionally arranged on a lower surface of the first substrate 100. The first bumps 130 correspond to external electrode terminals in contact with an external module. The first bumps 130 may be in the form of a ball grid. A plurality of landing pads 140 are disposed on an upper surface of the first substrate 100.

상기 제1 단일 패키지(180)는 상기 제1 기판(100)에 장착된 제1 반도체 칩(110)을 더 포함한다. 상기 제1 반도체 칩(110)은 상기 제1 기판(100) 상에 장착되거나, 상기 제1 기판(100) 내부에 장착될 수 있다. 상기 제1 반도체 칩(110)이 상기 제1 기판(100) 상에 장착되는 경우, 몰딩 수단(120)이 상기 제1 반도체 칩(110)을 덮을 수 있다. 상기 몰딩 수단(120)은 상기 제1 반도체 칩(110)을 보호한다. 상기 제1 기판(100)에는 복수개의 제1 반도체 칩들(110)이 장착될 수도 있다. 즉, 상기 제1 단일 패키지(180)는 복수개의 제1 반도체 칩들(110)을 포함할 수 있다.The first single package 180 further includes a first semiconductor chip 110 mounted on the first substrate 100. The first semiconductor chip 110 may be mounted on the first substrate 100 or may be mounted inside the first substrate 100. When the first semiconductor chip 110 is mounted on the first substrate 100, the molding means 120 may cover the first semiconductor chip 110. The molding means 120 protects the first semiconductor chip 110. A plurality of first semiconductor chips 110 may be mounted on the first substrate 100. That is, the first single package 180 may include a plurality of first semiconductor chips 110.

상기 제1 단일 패키지(180)는 상기 제1 기판(100)의 가장자리로부터 위로 연장된 정렬 가이드(150)를 더 포함한다. 상기 정렬 가이드(150)는 도 2 및 도 3에 도시된 바와 같이, 상기 제1 기판(100)의 가장자리의 전부로부터 위로 연장될 수 있다.The first single package 180 further includes an alignment guide 150 extending upward from an edge of the first substrate 100. The alignment guide 150 may extend upward from all of the edges of the first substrate 100, as shown in FIGS. 2 and 3.

상기 제1 단일 패키지(180) 상에 제2 단일 패키지(280)가 적층된다. 상기 제2 단일 패키지(280)는 하부면에 상기 랜딩 패드들(140)에 각각 본딩되는 제2 범프들(220)이 배치된 제2 기판(200)을 포함한다. 상기 제2 단일 패키지(280)는 상기 제2 기판(200)에 장착된 제2 반도체 칩(210)을 더 포함한다. 상기 제2 반도체 칩 (210)은 상기 제2 기판(200)의 내부에 장착될 수 있다. 이와는 달리, 상기 제2 반도체 칩(210)은 상기 제2 기판(200)의 상부면에 장착될 수도 있다. 상기 제2 기판(200)에는 복수개의 제2 반도체 칩들(210)이 장착될 수도 있다. 즉, 상기 제2 단일 패키지(280)는 복수개의 제2 반도체 칩들(210)을 포함할 수 있다.The second single package 280 is stacked on the first single package 180. The second single package 280 includes a second substrate 200 on which lower bumps 220 are bonded to the landing pads 140, respectively. The second single package 280 further includes a second semiconductor chip 210 mounted on the second substrate 200. The second semiconductor chip 210 may be mounted in the second substrate 200. Alternatively, the second semiconductor chip 210 may be mounted on the upper surface of the second substrate 200. A plurality of second semiconductor chips 210 may be mounted on the second substrate 200. That is, the second single package 280 may include a plurality of second semiconductor chips 210.

상기 제1 단일 패키지(180)의 정렬 가이드(150)는 상기 제2 기판(200)의 측벽들을 덮는다. 즉, 상기 정렬 가이드(150)의 내측면은 상기 제2 기판(200)의 측벽과 인접하다. 상기 제2 단일 패키지(280)가 상기 제1 단일 패키지(180)에 적층될때, 상기 제2 기판(200)의 측벽은 상기 정렬 가이드(150)의 내측면을 따라 적층된다. 이에 따라, 상기 제2 단일 패키지(280)를 상기 제1 단일 패키지(180)에 적층할때, 상기 정렬 가이드(150)로 인하여 상기 제1 및 제2 단일 패키지들(180,280)은 자기정렬된다. 그 결과, 상기 제1 및 제2 단일 패키지들간의 수평 또는/및 회전 오정렬을 방지하여 멀티 스택 패키지의 신뢰성 저하를 방지할 수 있다.The alignment guide 150 of the first single package 180 covers sidewalls of the second substrate 200. That is, the inner surface of the alignment guide 150 is adjacent to the side wall of the second substrate 200. When the second single package 280 is stacked on the first single package 180, sidewalls of the second substrate 200 are stacked along the inner surface of the alignment guide 150. Accordingly, when the second single package 280 is stacked on the first single package 180, the first and second single packages 180 and 280 are self-aligned due to the alignment guide 150. As a result, it is possible to prevent horizontal or / and rotational misalignment between the first and second single packages, thereby preventing the reliability of the multi-stack package.

상기 정렬 가이드(150)는 도 1에 도시된 바와 같이, 상기 제1 기판(100)의 모든 가장자리로부터 위로 연장되어 상기 제2 기판(200)의 모든 측면을 덮는다. 이에 따라, 상기 제2 단일 패키지(280)가 상기 제1 단일 패키지(180)에 대한 회전오정렬도 방지할 수 있다.As illustrated in FIG. 1, the alignment guide 150 extends upward from all edges of the first substrate 100 to cover all sides of the second substrate 200. Accordingly, the second single package 280 may also prevent rotational misalignment with respect to the first single package 180.

한편, 상술한 정렬 가이드(150)는 상기 제1 기판(100)의 모든 가장자리로부터 위로 연장된다. 이와는 다르게, 정렬 가이드는 상기 제1 기판(100)의 가장자리의 일부로 부터 위로 연장될 수 있다. 정렬 가이드가 상기 제1 기판(100)의 가장자리의 일부로 부터 위로 연장되는 변형예들을 도면들을 참조하여 설명한다.Meanwhile, the alignment guide 150 described above extends upward from all edges of the first substrate 100. Alternatively, the alignment guide may extend upward from a portion of the edge of the first substrate 100. Variations in which the alignment guide extends up from a portion of the edge of the first substrate 100 will be described with reference to the drawings.

도 4a는 본 발명의 일 실시예에 따른 멀티 스택 패키지의 일 변형예를 보여주는 평면도이고, 도 4b는 본 발명의 일 실시예에 따른 멀티 스택 패키지의 다른 변형예를 보여주는 평면도이다.Figure 4a is a plan view showing a variant of a multi-stack package according to an embodiment of the present invention, Figure 4b is a plan view showing another variant of a multi-stack package according to an embodiment of the present invention.

도 4a를 참조하면, 상기 제2 기판(200)은 평면적으로 사각형일 수 있다. 즉, 상기 제2 기판(200)은 제1 내지 제4 측벽들(202a,202b,202c,202d)을 갖는다. 제1 단일 패키지는 제1 기판의 가장자리 일부로부터 위로 연장된 제1 및 제2 정렬 가이드들(150a',150b')을 갖는다. 상기 제1 및 제2 정렬 가이드들(150a',150b')은 상기 제2 기판(200)의 서로 대각선 방향인 제1 및 제2 모서리들(201a,202b)을 각각 덮는다. 상기 제1 정렬 가이드(150a')는 상기 제1 모서리(201a)를 이루는 상기 제2 기판(200)의 제1 측벽(202a)의 일부 및 제2 측벽(202b)의 일부를 더 덮는다. 상기 제1 정렬 가이드(150a')는 상기 제2 기판(200)의 제1 모서리(201a), 제1 측벽(202a)의 일부 및 제2 측벽(202b)의 일부에 대응하는 제1 단일 패키지에 포함된 제1 기판의 가장자리로 부터 위로 연장된다. 상기 제2 정렬 가이드(150b')는 상기 제2 모서리(201b)를 이루는 상기 제2 기판(200)의 제3 측벽(202c)의 일부 및 제4 측벽(202d)의 일부를 더 덮는다. 상기 제2 정렬 가이드(150b')는 상기 제2 기판(200)의 제2 모서리, 제3 측벽(202c)의 일부 및 제4 측벽(202d)의 일부와 대응되는 상기 제1 기판의 가장자리로부터 위로 연장된다.Referring to FIG. 4A, the second substrate 200 may be rectangular in plan. That is, the second substrate 200 has first to fourth sidewalls 202a, 202b, 202c and 202d. The first single package has first and second alignment guides 150a ', 150b' extending upward from a portion of the edge of the first substrate. The first and second alignment guides 150a 'and 150b' cover the first and second corners 201a and 202b of the second substrate 200 in diagonal directions. The first alignment guide 150a ′ further covers a portion of the first sidewall 202a and a portion of the second sidewall 202b of the second substrate 200 forming the first edge 201a. The first alignment guide 150a ′ may be formed in a first single package corresponding to a first edge 201a of the second substrate 200, a portion of the first sidewall 202a, and a portion of the second sidewall 202b. It extends upwards from the edge of the first substrate included. The second alignment guide 150b ′ further covers a portion of the third sidewall 202c and a portion of the fourth sidewall 202d of the second substrate 200 forming the second edge 201b. The second alignment guide 150b ′ is upward from an edge of the first substrate corresponding to a second edge of the second substrate 200, a portion of the third sidewall 202c, and a portion of the fourth sidewall 202d. Is extended.

상기 제1 및 제2 정렬 가이드들(150a',150b')에 의하여 제2 기판(200)을 포함하는 제2 단일 패키지가 그것의 하부에 위치한 제1 단일 패키지에 자기정렬되어 적층된다. 이로써, 제2 단일 패키지가 상기 제1 단일 패키지에 대해 수평 오정렬 또는 회전 오정렬되는 것을 방지할 수 있다. 상기 제1 단일 패키지는 상기 제2 기판(200)의 4개의 모서리를 각각 덮는 4개의 정렬 가이드들을 가질수도 있다.By means of the first and second alignment guides 150a 'and 150b', a second single package including the second substrate 200 is self-aligned and stacked in a first single package located below it. This can prevent the second single package from being horizontally or rotationally misaligned with respect to the first single package. The first single package may have four alignment guides respectively covering four corners of the second substrate 200.

도 4b를 참조하면, 제1 단일 패키지은 제1 기판의 가장자리 일부로부터 위로 연장된 제1 및 제2 정렬 가이드들(150a",150b")를 포함한다. 상기 제1 및 제2 정렬 가이드들(150a",150b")은 제2 기판(200)의 서로 마주보는 측벽들을 각각 덮는다. 도 4b에서는 상기 제1 및 제2 정렬 가이드들(150a",150b")이 상기 제2 기판(200)의 제1 및 제3 측벽들(202a,202c)을 각각 덮는 것을 도시하였다. 상기 제1 정렬 가이드(150a")는 상기 제1 측벽(202a)과, 상기 제1 측벽(202a)의 양단에 각각 인접한 제2 측벽(202b)의 일부 및 제4 측벽(202d)의 일부를 덮는다. 상기 제1 정렬 가이드(150a")는 그것이 덮는 상기 제2 기판(200)의 측벽 일부에 대응되는 제1 기판의 가장자리 일부로 부터 위로 연장된다. 상기 제2 정렬 가이드(150b")는 상기 제3 측벽(202c)과, 상기 제3 측벽(202c)의 양단에 각각 인접한 제2 측벽(202b)의 일부 및 제4 측벽(202d)의 일부를 덮는다. 상기 제2 정렬 가이드(150b")는 그것이 덮는 상기 제2 기판(200)의 측벽 일부에 대응되는 제1 기판의 가장자리 일부로 부터 위로 연장된다. 즉, 상기 제2 기판(200)의 제2 측벽(202b)의 중앙부 및 제4 측벽(202d)의 중앙부가 상기 제1 및 제2 정렬 가이드들(150a",150b")에 의해 덮혀지지 않는다. 상기 제1 및 제2 정렬 가이드들(150a",150b")에 의하여 차례로 적층된 제1 및 제2 단일 패키지들이 자기정렬되며 이들간의 수평 오정렬 및 회전 오정렬을 방지할 수 있다.Referring to FIG. 4B, the first single package includes first and second alignment guides 150a ″, 150b ″ extending up from a portion of the edge of the first substrate. The first and second alignment guides 150a "and 150b" respectively cover sidewalls facing each other of the second substrate 200. In FIG. 4B, the first and second alignment guides 150a ″ and 150b ″ cover the first and third sidewalls 202a and 202c of the second substrate 200, respectively. The first alignment guide 150a "covers the first sidewall 202a and a portion of the second sidewall 202b and a portion of the fourth sidewall 202d adjacent to both ends of the first sidewall 202a, respectively. The first alignment guide 150a ″ extends up from a portion of the edge of the first substrate that corresponds to a portion of the sidewall of the second substrate 200 that it covers. The second alignment guide 150b ″ covers a portion of the third sidewall 202c and a portion of the second sidewall 202b and a portion of the fourth sidewall 202d adjacent to both ends of the third sidewall 202c, respectively. The second alignment guide 150b ″ extends up from a portion of the edge of the first substrate that corresponds to a portion of the sidewall of the second substrate 200 that it covers. That is, the center portion of the second sidewall 202b and the center portion of the fourth sidewall 202d of the second substrate 200 are not covered by the first and second alignment guides 150a ", 150b". The first and second single packages sequentially stacked by the first and second alignment guides 150a "and 150b" may self-align and prevent horizontal misalignment and rotation misalignment therebetween.

(제2 실시예)(2nd Example)

본 실시예에서는, 차례로 적층된 제1 및 제2 단일 패키지들 중에서 제2 단일 패키지가 정렬 가이드를 갖는 멀티 스택 패키지를 개시한다. 본 실시예에서 상술한 제1 실시예와 동일한 구성요소는 동일한 참조부호를 사용하였다.In this embodiment, the second single package among the first and second single packages stacked in sequence discloses a multi-stack package having an alignment guide. In the present embodiment, the same components as those of the first embodiment described above have the same reference numerals.

도 5는 본 발명의 다른 실시예에 따른 멀티 스택 패키지를 보여주는 단면도이다.5 is a cross-sectional view illustrating a multi-stack package according to another embodiment of the present invention.

도 5를 참조하면, 제1 단일 패키지(180')는 제1 기판(100')을 포함한다. 상기 제1 단일 패키지(180')는 상기 제1 기판(100')에 장착된 적어도 하나의 제1 반도체 칩(110)을 더 포함한다. 상기 제1 반도체 칩(110)은 상기 제1 기판(100')의 내부에 장착되거나 상부면 상에 장착될 수 있다. 상기 제1 반도체 칩(110)이 상기 제1 기판(100')의 상부면 상에 배치될때, 몰딩 수단(120)이 상기 제1 반도체 칩(110)을 덮는다. 상기 제1 기판(100')의 상부면에는 복수개의 랜딩 패드들(140)이 배치되고, 상기 제1 기판(100')의 하부면에는 복수개의 제1 범프들(140)이 배치된다.Referring to FIG. 5, the first single package 180 ′ includes a first substrate 100 ′. The first single package 180 ′ further includes at least one first semiconductor chip 110 mounted on the first substrate 100 ′. The first semiconductor chip 110 may be mounted inside the first substrate 100 ′ or on an upper surface thereof. When the first semiconductor chip 110 is disposed on the top surface of the first substrate 100 ′, the molding means 120 covers the first semiconductor chip 110. A plurality of landing pads 140 are disposed on an upper surface of the first substrate 100 ′, and a plurality of first bumps 140 are disposed on a lower surface of the first substrate 100 ′.

상기 제1 단일 패키지(180') 상에 제2 단일 패키지(280')가 적층된다. 상기 제2 단일 패키지(280')는 제2 기판(200')을 포함한다. 또한, 상기 제2 단일 패키지(280')는 상기 제2 기판(200')의 가장자리로부터 아래로 연장되어 상기 제1 기판(100')의 측벽을 덮는 정렬 가이드(250)를 포함한다. 상기 제2 단일 패키지(280')는 상기 제2 기판(200')에 장착된 적어도 하나의 반도체 칩(210)을 더 포함한다. 상기 제2 기판(200')의 하부면에는 상기 랜딩 패드들(140)에 각각 본딩되는 제2 범프들(220)이 배치된다.A second single package 280 'is stacked on the first single package 180'. The second single package 280 'includes a second substrate 200'. In addition, the second single package 280 ′ includes an alignment guide 250 extending downward from an edge of the second substrate 200 ′ to cover sidewalls of the first substrate 100 ′. The second single package 280 ′ further includes at least one semiconductor chip 210 mounted on the second substrate 200 ′. Second bumps 220 bonded to the landing pads 140 are disposed on a bottom surface of the second substrate 200 ′.

상기 제2 단일 패키지(280')가 상기 제1 단일 패키지(180')에 정렬될때, 상기 정렬 가이드(250)에 의하여 상기 제1 및 제2 단일 패키지들(180',280')는 자기정렬되어 적층된다. 즉, 상기 제2 단일 패키지(280')가 상기 제1 단일 패키지(180')에 적층될때, 상기 제1 기판(100')은 상기 정렬 가이드(250)의 내측면에 지지되어 상기 제1 및 제2 단일 패키지들(180',280')은 서로 자기정렬적으로 적층된다. 그 결과, 상기 제1 및 제2 단일 패키지들(180',280')간의 수평 오정렬 및/또는 회전 오정렬을 방지하여 멀티 스택 패키지의 신뢰성 저하를 방지할 수 있다.When the second single package 280 ′ is aligned with the first single package 180 ′, the first and second single packages 180 ′ and 280 ′ are self-aligned by the alignment guide 250. And laminated. That is, when the second single package 280 'is stacked on the first single package 180', the first substrate 100 'is supported on the inner side of the alignment guide 250 so that the first and The second single packages 180 'and 280' are stacked self-aligned with each other. As a result, horizontal misalignment and / or rotational misalignment between the first and second single packages 180 'and 280' may be prevented, thereby reducing the reliability of the multi-stack package.

상기 정렬 가이드(250)는 상술한 제1 실시예와 유사한 형태를 갖는다. 즉, 상기 정렬 가이드(250)는 상기 제2 기판(200')의 모든 가장자리로부터 아래로 연장되어 상기 제1 기판(100')의 모든 측벽을 덮을 수 있다. 이와는 달리, 상기 정렬 가이드(250)는 상기 제2 기판(200')의 가장자리 일부로 부터 아래로 연장되어 상기 제1 기판(100')의 측벽의 일부를 덮을수도 있다. 상기 정렬 가이드(250)가 상기 제1 기판(100')의 측벽의 일부를 덮을때, 상기 정렬 가이드(250)는 평면적으로 도 4a 및 도 4b의 정렬 가이드(150a',150b',150a",150b")와 동일한 형태일 수 있다.The alignment guide 250 has a form similar to that of the first embodiment described above. That is, the alignment guide 250 may extend downward from all edges of the second substrate 200 ′ to cover all sidewalls of the first substrate 100 ′. Alternatively, the alignment guide 250 may extend downward from a portion of the edge of the second substrate 200 ′ to cover a portion of the sidewall of the first substrate 100 ′. When the alignment guide 250 covers a portion of the sidewall of the first substrate 100 ', the alignment guide 250 is planarly aligned with the alignment guides 150a', 150b ', 150a "of FIGS. 4A and 4B. 150b ″).

상술한 바와 같이, 본 발명에 따르면, 차례로 적층된 제1 및 제2 단일 패키지들 중에 어느 하나는 기판의 가장자리로부터 연장된 정렬 가이드를 갖는다. 상기 정렬 가이드는 다른 하나의 단일 패키지의 측벽을 덮는다. 상기 정렬 가이드로 인하여, 상기 제1 및 제2 단일 패키지들은 자기정렬적으로 적층된다. 이로써, 상기 제1 및 제2 단일 패키지들의 오정렬을 방지하여 멀티 스택 패키지의 신뢰성 저하를 방지할 수 있다.As mentioned above, according to the present invention, either one of the first and second single packages stacked in sequence has an alignment guide extending from the edge of the substrate. The alignment guide covers the side wall of the other single package. Due to the alignment guide, the first and second single packages are stacked self-aligned. As a result, misalignment of the first and second single packages may be prevented, thereby reducing the reliability of the multi-stack package.

Claims (8)

하부면에 제1 범프(bump)가 배치되고 상부면에 랜딩 패드가 형성된 제1 기판을 포함하는 제1 단일 패키지; 및A first single package including a first substrate having a first bump disposed on a lower surface thereof and a landing pad formed on an upper surface thereof; And 상기 제1 단일 패키지 상에 적층되되, 하부면에 상기 랜딩 패드에 본딩되는 제2 범프가 형성된 제2 기판을 포함하는 제2 단일 패키지를 포함하되,A second single package stacked on the first single package, the second single package including a second substrate having a second bump formed on the bottom surface thereof and bonded to the landing pad; 상기 제1 단일 패키지는 상기 제1 기판의 가장자리로부터 위로 연장되어 상기 제2 기판의 측벽을 덮는 정렬 가이드를 포함하는 것을 특징으로 하는 멀티 스택 패키지.And the first single package includes an alignment guide extending upward from an edge of the first substrate to cover the sidewall of the second substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1 단일 패키지는 상기 제1 기판에 장착된 적어도 하나의 제1 반도체 칩을 더 포함하고,The first single package further comprises at least one first semiconductor chip mounted on the first substrate, 상기 제2 단일 패키지는 상기 제2 기판에 장착된 적어도 하나의 제2 반도체 칩을 더 포함하는 것을 특징으로 하는 멀티 스택 패키지.The second single package further comprises at least one second semiconductor chip mounted on the second substrate. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 정렬 가이드는 상기 제1 기판의 가장자리의 전부로부터 위로 연장되어 상기 제2 기판의 측벽의 전체를 덮는 것을 특징으로 하는 멀티 스택 패키지.And the alignment guide extends upwardly from all of an edge of the first substrate to cover the entire sidewall of the second substrate. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 정렬 가이드는 상기 제1 기판의 가장자리의 일부로부터 위로 연장되어 상기 제2 기판의의 측벽 일부를 덮는 것을 특징으로 하는 멀티 스택 패키지.And the alignment guide extends from a portion of the edge of the first substrate to cover a portion of the sidewall of the second substrate. 하부면에 제1 범프(bump)가 배치되고 상부면에 랜딩 패드가 형성된 제1 기판을 포함하는 제1 단일 패키지; 및A first single package including a first substrate having a first bump disposed on a lower surface thereof and a landing pad formed on an upper surface thereof; And 상기 제1 단일 패키지 상에 적층되되, 하부면에 상기 랜딩 패드에 본딩되는 제2 범프가 형성된 제2 기판을 포함하는 제2 단일 패키지를 포함하되,A second single package stacked on the first single package, the second single package including a second substrate having a second bump formed on the bottom surface thereof and bonded to the landing pad; 상기 제2 단일 패키지는 상기 제2 기판의 가장자리로부터 아래로 연장되어 상기 제1 기판의 측벽을 덮는 정렬 가이드를 포함하는 것을 특징으로 하는 멀티 스택 패키지.And the second single package includes an alignment guide extending downward from an edge of the second substrate to cover the sidewall of the first substrate. 제 5 항에 있어서,The method of claim 5, 상기 제1 단일 패키지는 상기 제1 기판에 장착된 적어도 하나의 제1 반도체 칩을 더 포함하고,The first single package further comprises at least one first semiconductor chip mounted on the first substrate, 상기 제2 단일 패키지는 상기 제2 기판에 장착된 적어도 하나의 제2 반도체 칩을 더 포함하는 것을 특징으로 하는 멀티 스택 패키지.The second single package further comprises at least one second semiconductor chip mounted on the second substrate. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 정렬 가이드는 상기 제2 기판의 가장자리의 전부로 부터 아래로 연장되 어 상기 제1 기판의 측벽의 전체를 덮는 것을 특징으로 하는 멀티 스택 패키지.And the alignment guide extends downwardly from all of the edges of the second substrate to cover the entire sidewall of the first substrate. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 정렬 가이드는 상기 제2 기판의 가장자리의 일부로 부터 아래로 연장되어 상기 제1 기판의 측벽의 일부를 덮는 것을 특징으로 하는 멀티 스택 패키지.And the alignment guide extends downwardly from a portion of the edge of the second substrate to cover a portion of the sidewall of the first substrate.
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