KR20080061604A - Multi chip package - Google Patents

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Abstract

A multi chip package is provided to prevent the electrical short between bonding wires for connecting the upper and lower part chips electrically by providing the bonding wires to different regions. A PCB(Printed Circuit Board) has substrate pads(107) which are arranged along one edge at an upper plane of a substrate. A lower part chip(110) is provided on the PCB adjacent to the substrate pads, and has electrode pads(111) which are arranged along the edge adjacent to the substrate pads. Substrate bonding wires(120) connects the substrate pads with the electrode pads electrically. An upper part chip is provided on the lower part chip having the electrode pads.

Description

멀티칩 패키지{Multi chip package}Multi chip package

도 1은 종래의 멀티 칩 패키지를 나타낸 평면도이다.1 is a plan view showing a conventional multi-chip package.

도 2는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 나타낸 평면도이다.2 is a plan view illustrating a multi-chip package according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 나타낸 평면도이다.3 is a plan view illustrating a multi-chip package according to another embodiment of the present invention.

도 4는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 나타낸 단면도이다.4 is a cross-sectional view illustrating a multi-chip package according to another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 나타낸 단면도이다.5 is a cross-sectional view illustrating a multi-chip package according to another embodiment of the present invention.

본 발명은 반도체 패키지에 관한 것으로, 특히 복수개의 칩들이 차례로 적층된 멀티 칩 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a multi-chip package in which a plurality of chips are sequentially stacked.

휴대용 전자제품(portable electronic device)의 소형화 및 다양한 기능 요구에 대응하기 위하여 복수개의 반도체 칩을 내장한 멀티 칩 패키지가 개발 및 이용되고 있다. 멀티칩 패키지는 플래쉬(Flash), 에스램(SRAM), 디램(DRAM), 아날로그(analog) 및 로직(logic) 소자 등 다양한 소자들을 적층함으로써 시스텝 집적 도(system integration)를 개선할 수 있다. 그리고, 이러한 멀티칩 패키지는 반도체 제품의 크기, 무게 및 가격 등을 낮출 수 있다.In order to meet the miniaturization of portable electronic devices and various functional requirements, multi-chip packages incorporating a plurality of semiconductor chips have been developed and used. Multichip packages can improve system integration by stacking various devices such as Flash, SRAM, DRAM, analog and logic devices. In addition, the multi-chip package can lower the size, weight and price of semiconductor products.

도 1은 종래의 멀티칩 패키지를 보여주는 단면도이다.1 is a cross-sectional view showing a conventional multichip package.

도 1을 참조하면, 상면에서 서로 마주보는 두개의 모서리들을 따라 배열된 기판 패드들(7)을 갖는 인쇄회로 기판(printed circuit board; 5)이 제공된다. 상기 기판 패드들(7)에 인접하는 상기 인쇄회로기판(5) 상에 하부 칩(10)이 제공된다. 상기 하부 칩(10)은 상면에서 서로 마주보는 모서리들을 따라 배열되고 상기 기판 패드들(7)의 배열 방향과 평행한 방향성을 갖는 하부 패드들(12)을 포함한다. 상기 하부 패드들(12)을 갖는 상기 하부 칩(10) 상에 상부 칩(15)이 제공된다. 상기 상부 칩(15)은 상면에서 서로 마주보는 모서리들을 따라 배열되고 상기 기판 패드들(7)의 배열 방향과 평행한 방향성을 갖는 상부 패드들(17)을 포함한다. 상기 하부 패드들(12) 및 상기 기판 패드들(7)은 제1 본딩 와이어들(20)에 의해 연결된다. 그리고, 상기 상부 패드들(17) 및 상기 기판 패드들(7)은 제2 본딩 와이어들(21)에 의해 연결된다. Referring to FIG. 1, a printed circuit board 5 is provided having substrate pads 7 arranged along two edges facing each other on the top surface. A lower chip 10 is provided on the printed circuit board 5 adjacent to the substrate pads 7. The lower chip 10 includes lower pads 12 arranged along edges facing each other on an upper surface thereof and having directivity parallel to the direction in which the substrate pads 7 are arranged. An upper chip 15 is provided on the lower chip 10 having the lower pads 12. The upper chip 15 includes upper pads 17 arranged along edges facing each other on an upper surface thereof and having directivity parallel to the direction in which the substrate pads 7 are arranged. The lower pads 12 and the substrate pads 7 are connected by first bonding wires 20. The upper pads 17 and the substrate pads 7 are connected by second bonding wires 21.

휴대용 전자제품의 소형화에 대응하여 멀티 칩 패키지도 소형화되고 있다. 따라서, 소형화된 멀티 칩 패키지에서, 상기 인쇄회로기판(5) 상에 상기 하부 칩(10) 및 상기 상부 칩(15)을 차례로 적층하면서 상기 하부 패드들(12) 및 상기 상부 패드들(17)을 일대일로 대응시키는 것은 고난이도의 기술을 필요로 한다. 즉, 종래의 멀티 칩 패키지에서, 상기 하부 패드들(12) 및 상기 상부 패드들(17)이 오정렬(mis-align)되지 않도록 상기 하부 칩(10) 및 상기 상부 칩(15)을 적층해야 한 다. 그 이유는 상기 하부 패드들(12) 및 상기 상부 패드들(17)이 일대일로 대응되도록 상기 하부 칩(10) 및 상기 상부 칩(15)이 적층되지 않는다면, 상기 제1 및 제2 본딩 와이어들(20, 21) 중에서 서로 교차하는 본딩 와이어들이 발생하여, 교차하는 본딩 와이어들 사이에 전기적 쇼트가 발생하기 때문이다.In response to the miniaturization of portable electronic products, multi-chip packages are also being miniaturized. Therefore, in the miniaturized multi-chip package, the lower pads 12 and the upper pads 17 are sequentially stacked with the lower chip 10 and the upper chip 15 on the printed circuit board 5. One-to-one correspondence requires a high level of skill. That is, in the conventional multi-chip package, the lower chip 10 and the upper chip 15 should be stacked so that the lower pads 12 and the upper pads 17 are not misaligned. All. The reason is that if the lower chip 10 and the upper chip 15 are not stacked such that the lower pads 12 and the upper pads 17 correspond one-to-one, the first and second bonding wires are not stacked. This is because bonding wires intersecting with each other in (20, 21) occur, and electrical short occurs between the intersecting bonding wires.

본 발명이 이루고자 하는 기술적 과제는 본딩 와이어들 사이의 전기적 쇼트를 방지하면서 소형화를 구현할 수 있는 멀티 칩 패키지들을 제공하는데 있다.An object of the present invention is to provide a multi-chip package that can be miniaturized while preventing electrical short between the bonding wires.

본 발명의 일 양태에 따르면, 인쇄회로기판 및 하부 칩을 전기적으로 연결하는 본딩 와이어들을 갖는 멀티 칩 패키지를 제공한다. 이 멀티 칩 패키지는 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 기판 패드들을 갖는 인쇄회로기판을 포함한다. 상기 기판 패드들에 인접하는 상기 인쇄회로기판 상에 하부 칩이 제공된다. 상기 하부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 평행한 방향상을 가지며 상기 기판 패드들에 인접하는 모서리를 따라 배열된 전극 패드들을 갖는다. 상기 기판 패드들 및 상기 전극 패드들을 전기적으로 연결하는 기판 본딩 와이어들이 제공된다. 상기 전극 패드들을 갖는 하부 칩 상에 적어도 하나의 상부 칩이 제공된다.According to an aspect of the present invention, a multi-chip package having bonding wires electrically connecting a printed circuit board and a lower chip is provided. The multi-chip package includes a printed circuit board having a substrate and substrate pads arranged along one edge on the substrate. A lower chip is provided on the printed circuit board adjacent to the substrate pads. The lower chip has electrode pads arranged on a top surface thereof in a direction parallel to the direction in which the substrate pads are arranged, and arranged along edges adjacent to the substrate pads. Substrate bonding wires are provided that electrically connect the substrate pads and the electrode pads. At least one upper chip is provided on the lower chip with the electrode pads.

본 발명의 몇몇 실시예에서, 상기 하부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 수직인 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함할 수 있다. 그리고, 상기 상부 칩은 상면에서 모서리들 중 상기 하부 패드들의 배열 방향과 평행한 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함할 수 있다.In some embodiments of the present disclosure, the lower chip may include lower pads arranged along at least one corner having a direction perpendicular to an arrangement direction of the substrate pads among the corners. The upper chip may include upper pads arranged along at least one corner having a direction parallel to the arrangement direction of the lower pads among the corners.

더 나아가, 상기 하부 패드들 및 상기 상부 패드들을 전기적으로 연결하는 칩 본딩 와이어들을 더 포함할 수 있다.Furthermore, the method may further include chip bonding wires electrically connecting the lower pads and the upper pads.

다른 실시예에서, 상기 상부 칩은 하부면에 볼 구조체를 갖는 플립 칩일 수 있다.In another embodiment, the upper chip may be a flip chip having a ball structure on the lower surface.

본 발명의 다른 양태에 따르면, 인쇄회로기판 및 상부 칩을 전기적으로 연결하는 본딩 와이어들을 갖는 멀티 칩 패키지를 제공한다. 이 멀티 칩 패키지는 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 기판 패드들을 갖는 인쇄회로기판을 포함한다. 상기 기판 패드들에 인접하는 상기 인쇄회로기판 상에 하부 칩이 제공된다. 상기 하부 칩 상에 상부 칩이 제공된다. 이때, 상기 상부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들에 인접하는 모서리를 따라 배열된 전극 패드들을 갖는다. 상기 기판 패드들 및 상기 전극 패드들을 전기적으로 연결하는 기판 본딩 와이어들이 제공된다.According to another aspect of the present invention, there is provided a multi-chip package having bonding wires electrically connecting a printed circuit board and an upper chip. The multi-chip package includes a printed circuit board having a substrate and substrate pads arranged along one edge on the substrate. A lower chip is provided on the printed circuit board adjacent to the substrate pads. An upper chip is provided on the lower chip. In this case, the upper chip has a direction parallel to the arrangement direction of the substrate pads of the corners on the upper surface and has electrode pads arranged along the edges adjacent to the substrate pads. Substrate bonding wires are provided that electrically connect the substrate pads and the electrode pads.

본 발명의 몇몇 실시예에서, 상기 하부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 수직인 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함할 수 있다. 그리고, 상기 상부 칩은 상면에서 모서리들 중 상기 하부 패드들의 배열 방향과 평행한 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함할 수 있다. In some embodiments of the present disclosure, the lower chip may include lower pads arranged along at least one corner having a direction perpendicular to an arrangement direction of the substrate pads among the corners. The upper chip may include upper pads arranged along at least one corner having a direction parallel to the arrangement direction of the lower pads among the corners.

더 나아가, 상기 하부 패드들 및 상기 상부 패드들을 전기적으로 연결하는 칩 본딩 와이어들을 더 포함할 수 있다.Furthermore, the method may further include chip bonding wires electrically connecting the lower pads and the upper pads.

다른 실시예에서, 상기 상부 칩은 하부면에 볼 구조체를 갖는 플립 칩일 수 있다.In another embodiment, the upper chip may be a flip chip having a ball structure on the lower surface.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 2는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 나타낸 평면도이고, 도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 나타낸 평면도이고, 도 4는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 나타낸 단면도이고, 도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 나타낸 단면도이다.2 is a plan view illustrating a multi-chip package according to an embodiment of the present invention, FIG. 3 is a plan view showing a multi-chip package according to another embodiment of the present invention, and FIG. 4 is according to another embodiment of the present invention. 5 is a cross-sectional view illustrating a multi-chip package, and FIG. 5 is a cross-sectional view illustrating a multi-chip package according to another embodiment of the present invention.

우선, 도 2를 참조하여 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기로 한다.First, a multi-chip package according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2를 참조하면, 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 복수개의 기판 패드들(107)을 갖는 인쇄회로기판(105)이 제공된다. 상기 기판 패드들(107)은 구리와 같은 금속 물질로 이루어질 수 있다. 상기 기판 패드들(107)에 인접하는 상기 인쇄회로기판(105) 상에 하부 칩(110)이 제공된다. 상기 하부 칩(110)은 상면에서 모서리들 중 상기 기판 패드들(107)의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들(107)에 인접하는 모서리를 따라 배열된 전극 패드들(111)을 포함한다. Referring to FIG. 2, a printed circuit board 105 having a substrate and a plurality of substrate pads 107 arranged along one edge on an upper surface of the substrate is provided. The substrate pads 107 may be made of a metal material such as copper. A lower chip 110 is provided on the printed circuit board 105 adjacent to the substrate pads 107. The lower chip 110 has the directional parallel to the arrangement direction of the substrate pads 107 of the corners on the upper surface and the electrode pads 111 arranged along the edges adjacent to the substrate pads 107. Include.

상기 하부 칩(110)은 상면에서 상기 기판 패드들(107)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함할 수 있다. 예를 들어, 상기 하부 칩(110)은 상면에서 상기 기판 패드들(107)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 하나의 모서리를 따라 배열된 제1 하부 패드들(112a)을 포함할 수 있다. 또한, 상기 하부 칩(110)은 상면에서 하나의 모서리를 따라 배열되고 상기 제1 하부 패드들(112a)과 평행한 방향성을 가지며 상기 제1 하부 패드들(112a)과 이격된 제2 하부 패드들(112b)을 포함할 수 있다. The lower chip 110 may include lower pads arranged along at least one corner of corners having a direction perpendicular to an arrangement direction of the substrate pads 107 on an upper surface thereof. For example, the lower chip 110 may include first lower pads 112a arranged along one edge of one of the corners having a direction perpendicular to the arrangement direction of the substrate pads 107 on an upper surface thereof. Can be. In addition, the lower chip 110 may be arranged along one edge on an upper surface thereof, and may have a directivity parallel to the first lower pads 112a and spaced apart from the first lower pads 112a. And may include 112b.

상기 제1 및 제2 하부 패드들(112a, 112b), 및 상기 전극 패드들(111)에 인접하는 상기 하부 칩(110) 상에 상부 칩(115)이 제공된다. 상기 상부 칩(115)은 상면에서 상기 기판 패드들(107)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함할 수 있다. 예를 들어, 상기 상부 칩(115)은 상면에서 상기 기판 패드들(107)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 하나의 모서리를 따라 배열된 제1 상부 패드들(117a)을 포함할 수 있다. 또한, 상기 상부 칩(115)은 상면에서 하나의 모서리를 따라 배열되고 상기 제1 상부 패드들(117a)과 평행한 방향성을 가지며 상기 제1 상부 패드들(117a)과 이격된 제2 상부 패드들(117b)을 포함할 수 있다. An upper chip 115 is provided on the first and second lower pads 112a and 112b and the lower chip 110 adjacent to the electrode pads 111. The upper chip 115 may include upper pads arranged along at least one corner of corners having a direction perpendicular to an arrangement direction of the substrate pads 107 on an upper surface thereof. For example, the upper chip 115 may include first upper pads 117a arranged along one edge of one of the corners having a direction perpendicular to an arrangement direction of the substrate pads 107 on an upper surface thereof. Can be. In addition, the upper chip 115 may be arranged along one edge at an upper surface thereof, and may have a directivity parallel to the first upper pads 117a and spaced apart from the first upper pads 117a. 117b.

상기 기판 패드들(107) 및 상기 전극 패드들(111)을 전기적으로 연결하는 기판 본딩 와이어들(120)이 제공될 수 있다. 상기 제1 하부 패드들(112a) 및 상기 제1 상부 패드들(117a)을 전기적으로 연결하는 제1 본딩 와이어들(121a)이 제공될 수 있다. 상기 제2 하부 패드들(112b) 및 상기 제2 상부 패드들(117b)을 전기적으로 연결하는 제2 본딩 와이어들(121b)이 제공될 수 있다. 상기 제1 및 제2 본딩 와이어들(121a, 121b)은 상기 하부 칩(110) 및 상기 상부 칩(115)을 전기적으로 연결하는 칩 본딩 와이어들로 정의할 수 있다. 도 2에 도시된 바와 같이 상기 기판 본딩 와이어들(120), 상기 제1 본딩 와이어들(121a) 및 상기 제2 본딩 와이어들(121b)은 서로 다른 영역에 제공되어 서로 중첩하지 않는다. 따라서, 상기 기판 본딩 와이어들(120), 상기 제1 본딩 와이어들(121a) 및 상기 제2 본딩 와이어들(121b) 사이에 전기적 쇼트가 발생하는 것을 방지할 수 있다. 또한, 상기 기판 본딩 와이어들(120), 상기 제1 본딩 와이어들(121a) 및 상기 제2 본딩 와이어들(121b)은 서로 다른 영역에 제공되므로, 상기 인쇄회로기판(105) 상에 상기 하부 칩(110) 및 상기 상부 칩(115)을 용이하게 적층할 수 있다. 또한, 상기 기판 패드들(107)은 상기 인쇄회로기판(105)의 상면에서 모서리들 중 하나의 모서리를 따라 배열되므로, 상기 기판 패드들(107)이 상기 인쇄회로기판(105)에서 차지하는 면적을 최소화할 수 있다. 그 결과, 상기 인쇄회로기판(105)의 평면적을 최소화할 수 있다. 상기 인쇄회로기판(105)의 평면적은 멀티 칩 패키지의 크기를 결정하는데 중요한 요소 중 하나이다. 따라서, 멀티 칩 패키지의 크기를 줄일 수 있다.Substrate bonding wires 120 may be provided to electrically connect the substrate pads 107 and the electrode pads 111. First bonding wires 121a may be provided to electrically connect the first lower pads 112a and the first upper pads 117a. Second bonding wires 121b may be provided to electrically connect the second lower pads 112b and the second upper pads 117b. The first and second bonding wires 121a and 121b may be defined as chip bonding wires electrically connecting the lower chip 110 and the upper chip 115. As shown in FIG. 2, the substrate bonding wires 120, the first bonding wires 121a, and the second bonding wires 121b are provided in different regions and do not overlap each other. Therefore, it is possible to prevent an electrical short between the substrate bonding wires 120, the first bonding wires 121a, and the second bonding wires 121b. In addition, since the substrate bonding wires 120, the first bonding wires 121a, and the second bonding wires 121b are provided in different areas, the lower chip on the printed circuit board 105. The 110 and the upper chip 115 may be easily stacked. In addition, since the substrate pads 107 are arranged along one edge of one of the corners on the upper surface of the printed circuit board 105, the area of the substrate pads 107 occupies the printed circuit board 105. It can be minimized. As a result, the planar area of the printed circuit board 105 may be minimized. The planar area of the printed circuit board 105 is one of important factors in determining the size of a multi-chip package. Therefore, the size of the multi-chip package can be reduced.

한편, 도면에 도시되지 않았지만, 상기 상부 칩(115) 상에 적어도 하나 이상 의 칩들이 적층될 수 있다. 상기 상부 칩(115) 상에 적층되는 칩들은 상기 상부 칩(115) 또는 상기 하부 칩(110)과 볼 구조체들 또는 본딩 와이어들에 의해 전기적으로 연결될 수 있다.Although not shown in the drawings, at least one chip may be stacked on the upper chip 115. Chips stacked on the upper chip 115 may be electrically connected to the upper chip 115 or the lower chip 110 by ball structures or bonding wires.

다음으로, 도 3을 참조하여 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 설명하기로 한다.Next, a multi-chip package according to another embodiment of the present invention will be described with reference to FIG. 3.

도 3을 참조하면, 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 복수개의 기판 패드들(207)을 갖는 인쇄회로기판(205)이 제공된다. 상기 기판 패드들(207)은 구리와 같은 금속 물질로 이루어질 수 있다. 상기 기판 패드들(207)에 인접하는 상기 인쇄회로기판(205) 상에 하부 칩(210)이 제공된다. Referring to FIG. 3, a printed circuit board 205 having a substrate and a plurality of substrate pads 207 arranged along one edge on the upper surface of the substrate is provided. The substrate pads 207 may be made of a metal material such as copper. A lower chip 210 is provided on the printed circuit board 205 adjacent to the substrate pads 207.

상기 하부 칩(210)은 상면에서 상기 기판 패드들(207)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함할 수 있다. 예를 들어, 상기 하부 칩(210)은 상면에서 모서리들 중 서로 마주보며 상기 기판 패드들(207)의 배열 방향과 수직인 방향성을 가지며 서로 마주보는 모서리들을 따라 배열된 제1 및 제2 하부 패드들(212a, 212b)을 포함할 수 있다. The lower chip 210 may include lower pads arranged along at least one corner of corners having a direction perpendicular to an arrangement direction of the substrate pads 207 on an upper surface thereof. For example, the lower chip 210 may face each other on the upper surface of the lower chip 210 and have a direction perpendicular to the arrangement direction of the substrate pads 207 and may be arranged along the corners facing each other. And 212a and 212b.

상기 제1 및 제2 하부 패드들(212a, 212b)에 인접하는 상기 하부 칩(210) 상에 상부 칩(215)이 제공된다. 상기 상부 칩(215)은 모서리들 중 상기 기판 패드들(207)의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들(207)에 인접하는 모서리를 따라 배열된 전극 패드들(205)을 포함할 수 있다. 그리고, 상기 상부 칩(215)은 상면에서 상기 기판 패드들(207)의 배열 방향과 수직인 방향성을 갖는 모서리들 중 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함할 수 있다. 예를 들어, 상기 상부 칩(215)은 상면에서 모서리들 중 상기 전극 패드들(216)의 배열 방향과 수직인 방향성을 가지며 서로 마주보는 모서리들을 따라 배열된 제1 및 제2 상부 패드들(217a, 217b)을 포함할 수 있다. An upper chip 215 is provided on the lower chip 210 adjacent to the first and second lower pads 212a and 212b. The upper chip 215 may include electrode pads 205 having a direction parallel to the arrangement direction of the substrate pads 207 among the edges and arranged along a corner adjacent to the substrate pads 207. Can be. In addition, the upper chip 215 may include upper pads arranged along at least one corner of corners having a direction perpendicular to the arrangement direction of the substrate pads 207 on the top surface. For example, the upper chip 215 may have first and second upper pads 217a arranged along opposite edges having a direction perpendicular to an arrangement direction of the electrode pads 216 among the corners at an upper surface thereof. 217b).

상기 기판 패드들(207) 및 상기 전극 패드들(211)을 전기적으로 연결하는 기판 본딩 와이어들(220)이 제공될 수 있다. 상기 제1 하부 패드들(212a) 및 상기 제1 상부 패드들(217a)을 전기적으로 연결하는 제1 본딩 와이어들(221a)이 제공될 수 있다. 상기 제2 하부 패드들(212b) 및 상기 제2 상부 패드들(217b)을 전기적으로 연결하는 제2 본딩 와이어들(221b)이 제공될 수 있다. 상기 제1 및 제2 본딩 와이어들(221b)은 상기 하부 칩(110) 및 상기 상부 칩(115)을 전기적으로 연결하는 칩 본딩 와이어들로 정의할 수 있다. 도 3에 도시된 바와 같이 상기 기판 본딩 와이어들(220), 상기 제1 본딩 와이어들(221a) 및 상기 제2 본딩 와이어들(221b)은 서로 다른 위치에 제공되어 서로 중첩되지 않는다. 따라서, 상기 기판 본딩 와이어들(220), 상기 제1 본딩 와이어들(221a) 및 상기 제2 본딩 와이어들(221b) 사이에 전기적 쇼트가 발생하는 것을 방지할 수 있다. 또한, 상기 기판 패드들(207)은 상기 인쇄회로기판(205)의 상면에서 모서리들 중 하나의 모서리를 따라 배열되므로, 상기 기판 패드들(207)이 상기 인쇄회로기판(205)에서 차지하는 면적을 최소화할 수 있다. 그 결과, 상기 인쇄회로기판(205)의 평면적을 최소화할 수 있다. 더 나아가, 상기 인쇄회로기판(205)의 평면적은 멀티 칩 패키지의 크기를 결정하는데 중요한 요소이므로, 멀티 칩 패키지의 크기를 줄일 수 있다.Substrate bonding wires 220 may be provided to electrically connect the substrate pads 207 and the electrode pads 211. First bonding wires 221a may be provided to electrically connect the first lower pads 212a and the first upper pads 217a to each other. Second bonding wires 221b may be provided to electrically connect the second lower pads 212b and the second upper pads 217b. The first and second bonding wires 221b may be defined as chip bonding wires electrically connecting the lower chip 110 and the upper chip 115. As shown in FIG. 3, the substrate bonding wires 220, the first bonding wires 221a, and the second bonding wires 221b are provided at different positions and do not overlap each other. Therefore, electrical short may be prevented between the substrate bonding wires 220, the first bonding wires 221a, and the second bonding wires 221b. In addition, since the substrate pads 207 are arranged along one edge of one of the corners on the upper surface of the printed circuit board 205, the substrate pads 207 occupy an area occupied by the printed circuit board 205. It can be minimized. As a result, the planar area of the printed circuit board 205 can be minimized. Furthermore, since the planar area of the printed circuit board 205 is an important factor in determining the size of the multi-chip package, the size of the multi-chip package can be reduced.

다음으로, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기로 한다. Next, a multi-chip package according to another embodiment of the present invention will be described with reference to FIG. 4.

도 4를 참조하면, 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 복수개의 기판 패드들(307)을 갖는 인쇄회로기판(305)이 제공된다. 상기 인쇄회로기판(305)의 하부면에 기판 볼 구조체(306)가 제공될 수 있다. 상기 기판 볼 구조체(306)는 솔더 볼일 수 있다. 상기 기판 패드들(307)을 갖는 상기 인쇄회로기판(305)은 도 2를 참조하여 설명한 상기 기판 패드들(111)을 갖는 상기 인쇄회로기판(105)과 실질적으로 동일한 구조를 가질 수 있다. 상기 기판 패드들(307)에 인접하는 상기 인쇄회로기판(305) 상에 하부 칩(310)이 제공된다. 상기 하부 칩(310)은 상면에서 모서리들 중 상기 기판 패드들(307)의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들(307)에 인접하는 모서리를 따라 배열된 전극 패드들(312)을 포함한다. 상기 전극 패드들(312) 및 상기 기판 패드들(307)을 전기적으로 연결하는 기판 본딩 와이어들(320)이 제공된다. Referring to FIG. 4, a printed circuit board 305 having a substrate and a plurality of substrate pads 307 arranged along one edge on an upper surface of the substrate is provided. The substrate ball structure 306 may be provided on the lower surface of the printed circuit board 305. The substrate ball structure 306 may be a solder ball. The printed circuit board 305 having the substrate pads 307 may have substantially the same structure as the printed circuit board 105 having the substrate pads 111 described with reference to FIG. 2. A lower chip 310 is provided on the printed circuit board 305 adjacent to the substrate pads 307. The lower chip 310 may have electrode pads 312 arranged along a corner adjacent to the substrate pads 307 having a direction parallel to an array direction of the substrate pads 307 among the corners. Include. Substrate bonding wires 320 are provided to electrically connect the electrode pads 312 and the substrate pads 307.

상기 전극 패드들(312)에 인접하는 상기 하부 칩(310) 상에 상부 칩(315)이 제공된다. 상기 상부 칩(315) 하부에는 칩 볼 구조체(317)가 제공될 수 있다. 따라서, 상기 상부 칩(315) 및 상기 하부 칩(310)은 상기 칩 볼 구조체(317)에 의해 전기적으로 연결될 수 있다. An upper chip 315 is provided on the lower chip 310 adjacent to the electrode pads 312. A chip ball structure 317 may be provided under the upper chip 315. Therefore, the upper chip 315 and the lower chip 310 may be electrically connected by the chip ball structure 317.

한편, 도면에 도시되지 않았지만, 상기 상부 칩(315) 상에 적어도 하나 이상의 칩들이 적층될 수 있다. 상기 상부 칩(315) 상에 적층되는 칩들은 상기 상부 칩(315) 또는 상기 하부 칩(310)과 볼 구조체들 또는 본딩 와이어들에 의해 전기적 으로 연결될 수 있다.Although not shown, at least one chip may be stacked on the upper chip 315. Chips stacked on the upper chip 315 may be electrically connected to the upper chip 315 or the lower chip 310 by ball structures or bonding wires.

상기 인쇄회로기판(305) 상에 제공된 상기 하부 칩(310), 상기 기판 본딩 와이어들(320) 및 상기 상부 칩(315)은 외부 환경으로부터 보호하기 위해 에폭시 성형 화합물(330)로 덮여질 수 있다.The lower chip 310, the substrate bonding wires 320, and the upper chip 315 provided on the printed circuit board 305 may be covered with an epoxy molding compound 330 to protect from an external environment. .

다음으로, 도 5를 참조하여 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기로 한다. Next, a multi-chip package according to another embodiment of the present invention will be described with reference to FIG. 5.

도 5를 참조하면, 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 복수개의 기판 패드들(407)을 갖는 인쇄회로기판(405)이 제공된다. 상기 인쇄회로기판(405)의 하부면에 기판 볼 구조체(406)가 제공될 수 있다. 상기 기판 볼 구조체(406)는 솔더 볼일 수 있다. 상기 기판 패드들(407)을 갖는 상기 인쇄회로기판(405)은 도 2를 참조하여 설명한 상기 기판 패드들(111)을 갖는 상기 인쇄회로기판(105)과 실질적으로 동일한 구조를 가질 수 있다. 상기 기판 패드들(407)에 인접하는 상기 인쇄회로기판(405) 상에 하부 칩(410)이 제공된다. Referring to FIG. 5, a printed circuit board 405 having a substrate and a plurality of substrate pads 407 arranged along one edge on an upper surface of the substrate is provided. The substrate ball structure 406 may be provided on the lower surface of the printed circuit board 405. The substrate ball structure 406 may be a solder ball. The printed circuit board 405 having the substrate pads 407 may have a structure substantially the same as that of the printed circuit board 105 having the substrate pads 111 described with reference to FIG. 2. A lower chip 410 is provided on the printed circuit board 405 adjacent to the substrate pads 407.

상기 하부 칩(410) 상에 상부 칩(415)이 제공된다. 상기 상부 칩(415) 하부에는 칩 볼 구조체(417)가 제공될 수 있다. 따라서, 상기 상부 칩(415) 및 상기 하부 칩(410)은 상기 칩 볼 구조체(417)에 의해 전기적으로 연결될 수 있다. An upper chip 415 is provided on the lower chip 410. A chip ball structure 417 may be provided under the upper chip 415. Therefore, the upper chip 415 and the lower chip 410 may be electrically connected by the chip ball structure 417.

상기 상부 칩(415)은 상면에서 모서리들 중 상기 기판 패드들(407)의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들(407)에 인접하는 모서리를 따라 배열된 전극 패드들(416)을 포함한다. 상기 전극 패드들(416) 및 상기 기판 패드 들(407)을 전기적으로 연결하는 기판 본딩 와이어들(420)이 제공된다. 상기 인쇄회로기판(405) 상에 제공된 상기 하부 칩(410), 상기 상부 칩(415) 및 상기 기판 본딩 와이어들(420)은 외부 환경으로부터 보호하기 위해 에폭시 성형 화합물(430)로 덮여질 수 있다. The upper chip 415 may have electrode pads 416 arranged along a corner adjacent to the substrate pads 407 and having a direction parallel to an array direction of the substrate pads 407 among the corners. Include. Substrate bonding wires 420 are provided to electrically connect the electrode pads 416 and the substrate pads 407. The lower chip 410, the upper chip 415, and the substrate bonding wires 420 provided on the printed circuit board 405 may be covered with an epoxy molding compound 430 to protect from an external environment. .

상술한 바와 같이 본 발명의 실시예들에 따르면, 인쇄회로기판은 상면의 모서리들 중 하나의 모서리를 따라 배열된 기판 패드들을 구비한다. 따라서, 인쇄회회로기판의 크기를 최소화할 수 있다. 또한, 상기 인쇄회로기판 상에 하부 칩 및 상부 칩이 차례로 적층된 멀티 칩 패키지를 제공한다. As described above, according to embodiments of the present invention, the printed circuit board includes substrate pads arranged along one edge of one of the top edges. Therefore, the size of the printed circuit board can be minimized. The present invention also provides a multi-chip package in which a lower chip and an upper chip are sequentially stacked on the printed circuit board.

한편, 상기 인쇄회로기판, 상기 하부 칩 및 상기 상부 칩을 전기적으로 연결하는 본딩 와이어들은 서로 다른 영역에 제공되어 서로 중첩하지 않는다. 따라서, 본딩 와이어들 사이의 전기적 쇼트 발생을 억제할 수 있다. Meanwhile, the bonding wires electrically connecting the printed circuit board, the lower chip, and the upper chip are provided in different areas so that they do not overlap each other. Therefore, occurrence of electrical short between the bonding wires can be suppressed.

Claims (8)

기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 기판 패드들을 갖는 인쇄회로기판;A printed circuit board having a substrate and substrate pads arranged along one edge on an upper surface of the substrate; 상기 기판 패드들에 인접하는 상기 인쇄회로기판 상에 제공되되, 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들에 인접하는 모서리를 따라 배열된 전극 패드들을 갖는 하부 칩;A lower portion having an electrode pad provided on the printed circuit board adjacent to the substrate pads, the electrode pads having an orientation parallel to the arrangement direction of the substrate pads among the corners at an upper surface thereof, and arranged along edges adjacent to the substrate pads; chip; 상기 기판 패드들 및 상기 전극 패드들을 전기적으로 연결하는 기판 본딩 와이어들; 및Substrate bonding wires electrically connecting the substrate pads and the electrode pads; And 상기 전극 패드들을 갖는 하부 칩 상에 제공된 상부 칩을 포함하는 멀티 칩 패키지.And a top chip provided on a bottom chip having the electrode pads. 제 1 항에 있어서,The method of claim 1, 상기 하부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 수직인 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함하고,The lower chip may include lower pads arranged along at least one corner of the edges having a direction perpendicular to an arrangement direction of the substrate pads. 상기 상부 칩은 상면에서 모서리들 중 상기 하부 패드들의 배열 방향과 평행한 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.And the upper chip includes upper pads arranged along at least one corner having directionality parallel to an arrangement direction of the lower pads among the corners at an upper surface thereof. 제 2 항에 있어서,The method of claim 2, 상기 하부 패드들 및 상기 상부 패드들을 전기적으로 연결하는 칩 본딩 와이어들을 더 포함하는 멀티 칩 패키지.And a chip bonding wire electrically connecting the lower pads and the upper pads. 제 1 항에 있어서,The method of claim 1, 상기 상부 칩은 하부면에 볼 구조체를 갖는 플립 칩인 것을 특징으로 하는 멀티 칩 패키지.The upper chip is a multi-chip package, characterized in that the flip chip having a ball structure on the lower surface. 기판 및 상기 기판 상면에서 한쪽 모서리를 따라 배열된 기판 패드들을 갖는 인쇄회로기판;A printed circuit board having a substrate and substrate pads arranged along one edge on an upper surface of the substrate; 상기 기판 패드들에 인접하는 상기 인쇄회로기판 상에 제공된 하부 칩;A lower chip provided on the printed circuit board adjacent to the substrate pads; 상기 하부 칩 상에 제공되되, 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 평행한 방향성을 가지며 상기 기판 패드들에 인접하는 모서리를 따라 배열된 전극 패드들을 갖는 상부 칩;An upper chip provided on the lower chip, the upper chip having a direction parallel to an arrangement direction of the substrate pads among corners at an upper surface thereof, and having electrode pads arranged along edges adjacent to the substrate pads; 상기 기판 패드들 및 상기 전극 패드들을 전기적으로 연결하는 기판 본딩 와이어들을 포함하는 멀티 칩 패키지.And a plurality of substrate bonding wires electrically connecting the substrate pads and the electrode pads. 제 5 항에 있어서,The method of claim 5, wherein 상기 하부 칩은 상면에서 모서리들 중 상기 기판 패드들의 배열 방향과 수직인 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 하부 패드들을 포함하고,The lower chip may include lower pads arranged along at least one corner of the edges having a direction perpendicular to an arrangement direction of the substrate pads. 상기 상부 칩은 상면에서 모서리들 중 상기 하부 패드들의 배열 방향과 평행 한 방향성을 갖는 적어도 하나의 모서리를 따라 배열된 상부 패드들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.And the upper chip includes upper pads arranged along at least one corner having directionality parallel to an arrangement direction of the lower pads among the corners at an upper surface thereof. 제 6 항에 있어서,The method of claim 6, 상기 하부 패드들 및 상기 상부 패드들을 전기적으로 연결하는 칩 본딩 와이어들을 더 포함하는 멀티 칩 패키지.And a chip bonding wire electrically connecting the lower pads and the upper pads. 제 5 항에 있어서,The method of claim 5, wherein 상기 상부 칩은 하부면에 볼 구조체를 갖는 플립 칩인 것을 특징으로 하는 멀티 칩 패키지.The upper chip is a multi-chip package, characterized in that the flip chip having a ball structure on the lower surface.
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